專利名稱：不具有開關(guān)晶體管的差分讀出放大器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般而言涉及半導(dǎo)體存儲器，更特別地，涉及一種用于感測存儲在存儲器單元陣列的多個存儲器單元中的數(shù)據(jù)的讀出放大器(sense amplifier)。
背景技術(shù)：
半導(dǎo)體存儲器用于計算機(jī)、服務(wù)器、諸如移動電話等手持設(shè)備、打印機(jī)和許多其他電子設(shè)備和應(yīng)用。半導(dǎo)體存儲器在存儲器陣列中包括多個存儲器單元，每個存儲單元存儲信息的至少一位。動態(tài)隨機(jī)存取存儲器(DRAM)為這種半導(dǎo)體存儲器的實(shí)例。本發(fā)明優(yōu)選地具體表現(xiàn)為DRAM。因此，接下來的描述是參考作為非限制性示例的DRAM進(jìn)行的。讀出放大器用于通過被稱為位線的線對多個存儲器單元尋址。常規(guī)的讀出放大器更具體而言是差分放大器，所述差分放大器利用位線和用作參考線的互補(bǔ)位線來工作，以·檢測和放大一對位線上的電壓差。如圖I所示，常規(guī)的讀出放大器電路包括以體硅技術(shù)CMOS技術(shù)制造的i^一個晶體管 T21、T22、T31、T32、T10、T40、T50、T61、T62、T72、T71。讀出放大器用于感測和回寫存儲器單元中所存儲的數(shù)據(jù)，以及讀取所述數(shù)據(jù)并且在單元中寫入新的數(shù)據(jù)。通過字線WL對存儲器單元C尋址，所述字線WL控制單元存取晶體管Mc的柵極，所述單元存取晶體管Mc將單元C連接到位線BL。為了簡化起見，在讀出放大器的左手側(cè)從單元陣列只顯示了一條字線WL和一個存儲器單元C。常規(guī)的讀出放大器通常包括-第一CMOS反相器，其具有連接到位線BL的輸出端和連接到互補(bǔ)位線/BL的輸入端，-第二CMOS反相器，其具有連接到互補(bǔ)位線/BL的輸出端和連接到位線BL的輸入端，每個CMOS反相器包括-具有漏極和源極的上拉晶體管T21、T22，以及-具有漏極和源極的下拉晶體管T31、T32，每個CMOS反相器的上拉晶體管T21、T22和下拉晶體管T31、T32具有公共漏極。下拉晶體管T31、T32的源極連接到腳部開關(guān)晶體管(foot switch transistor)T40，腳部開關(guān)晶體管T40自身連接到提供低電源電壓V^ipply (通常為低電壓電平V·，其被稱為地GND)的下拉電壓源并且受腳部開關(guān)控制信號控制。低電源電壓'supply的地電平用作讀出放大器中的其他電壓電平的參考。在圖I所示的電路中，腳部開關(guān)晶體管Τ40為N-MOS晶體管。當(dāng)腳部開關(guān)控制信號為高時，腳部開關(guān)晶體管Τ40導(dǎo)通，地電壓被傳輸?shù)较吕w管Τ31、Τ32的公共源極節(jié)點(diǎn)。當(dāng)腳部開關(guān)控制信號為低時，腳部開關(guān)晶體管Τ40截止，下拉晶體管Τ31、Τ32的公共源極節(jié)點(diǎn)不被下拉。上拉晶體管Τ21、Τ22的源極連接到頭部開關(guān)晶體管(head switch transistor)T10，頭部開關(guān)晶體管TlO自身連接到提供高電源電壓Vllsupply (通常處于高電壓電平Vbui,例如VDD)的上拉電壓源并且被頭部開關(guān)控制信號控制。在圖I所示的電路中，頭部開關(guān)晶體管TlO為P-MOS晶體管。當(dāng)頭部開關(guān)控制/[目號Φ PSW為低時，頭部開關(guān)晶體管TlO導(dǎo)通，高電源電壓Vllsupply被傳輸?shù)缴侠w管T21、T22的源極。當(dāng)控制信號為高時，頭部開關(guān)晶體管TlO截止，上拉晶體管T21、T22的公共源極節(jié)點(diǎn)不被上拉，即上拉晶體管T21、T22的公共源極節(jié)點(diǎn)的電壓是懸空(floating)的。當(dāng)頭部開關(guān)晶體管TlO和腳部開關(guān)晶體管T40都被關(guān)閉時，即頭部開關(guān)控制信號 為高且腳部開關(guān)控制信號為低時，讀出放大器中的全部節(jié)點(diǎn)都是懸空的。讀出放大器還包括一對專用預(yù)充電晶體管Τ61、Τ62，其分別耦合到位線BL和互補(bǔ)位線/BL，并且被設(shè)置成將位線BL、/BL預(yù)充電到預(yù)充電電 壓VrcH，該預(yù)充電電壓Vpqi通常處于高電源電壓Vllsupply和低電源電壓V^pply之間的平均值。該平均值通常為高電源電壓Vssupply高值的一半，即VBm/2，因?yàn)榈碗娫措妷篤-pply的低電壓電平GND用作其他電壓的參考，高電源電壓Vllsupply和低電源電壓Vhipply則通常分別處于其高電壓電平和低電壓電平。預(yù)充電控制信號ΦΡεΗ被施加到所述預(yù)充電晶體管T61、T62的柵極。讀出放大器還包括均衡晶體管Τ50，其源極端/漏極端分別耦合到位線BL、/BL其中之一，其柵極被均衡控制信號ΦΕα控制。圖I所示的電路的均衡晶體管50為N-MOS型晶體管。讀出放大器還包括兩個專用傳輸門晶體管(pass-gate transistor)T71、T72,其柵極被譯碼控制信號Ydk控制。傳輸門晶體管T71、T72的每一個將位線BL、/BL其中之一連接到也被稱為輸入-輸出線(in-out line)的全局位線(global bit line)I0、/I0。傳輸門晶體管T71、T72用于在位線BL、/BL和全局位線10、/10之間傳遞數(shù)據(jù)。盡管讀出放大器在技術(shù)上是必需的，但是從經(jīng)濟(jì)的觀點(diǎn)看來，讀出放大器可被當(dāng)作存儲器陣列的服務(wù)電路，因此被當(dāng)作增加整個電路的面積、從而也增加其制造成本的支出。因此，不斷進(jìn)行努力以使這種讀出放大器的面積消耗最小化。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種簡化的魯棒存儲器讀出放大器。為此目的，根據(jù)第一方面，本發(fā)明提出一種差分讀出放大器，這種用于感測存儲器單元陣列的多個存儲器單元中存儲的數(shù)據(jù)的差分讀出放大器包括-第一CMOS反相器，其具有連接到第一位線的輸出端和連接到與所述第一位線互補(bǔ)的第二位線的輸入端，-第二CMOS反相器，其具有連接到第二位線的輸出端和連接到第一位線的輸入端，每個CMOS反相器包括-具有漏極和源極的上拉晶體管，以及-具有漏極和源極的下拉晶體管，每個CMOS反相器的上拉晶體管和下拉晶體管具有公共漏極，其中所述下拉晶體管的源極電耦合并連接到下拉電壓源，在所述下拉晶體管的源極與所述下拉電壓源之間不存在中間晶體管，或者所述上拉晶體管的源極電耦合并連接到上拉電壓源，在所述上拉晶體管的源極與所述上拉電壓源之間不存在中間晶體管。該讀出放大器的其他優(yōu)選但非限制性的方面如下所述上拉晶體管和所述下拉晶體管為至少具有第一控制柵和第二控制柵的多柵晶體管，以及其中〇所述上拉晶體管的第二控制柵被上拉第二控制信號驅(qū)動，〇所述下拉晶體管的第二控制柵被下拉第二控制信號驅(qū)動；-在包括通過絕緣層與基底襯底隔開的半導(dǎo)體材料薄層的絕緣體上半導(dǎo)體襯底上制造所述差分讀出放大器，以及其中所述第二控制柵為形成在絕緣層下方的基底襯底中的背控制柵；或者、
-所述晶體管為具有獨(dú)立雙柵的FinFET器件；-所述讀出放大器進(jìn)一步包括均衡晶體管，所述均衡晶體管的源極和漏極分別耦合到所述第一位線和第二位線其中之一；-所述均衡晶體管為至少具有連接到一起的第一控制柵和第二控制柵的多柵晶體管；-所述均衡晶體管為實(shí)際上設(shè)置在所述上拉晶體管之間的P-MOS型晶體管；-所述讀出放大器具有被設(shè)置為分別耦合到所述第一位線和第二位線的一對預(yù)充電晶體管，以便將所述第一位線和第二位線預(yù)充電到預(yù)充電電壓，其中所述預(yù)充電晶體管由所述上拉晶體管或所述下拉晶體管構(gòu)成；-所述讀出放大器具有一對傳輸門晶體管，該對傳輸門晶體管被設(shè)置成分別將所述第一位線和第二位線連接到第一全局位線和第二全局位線，以便分別在所述第一位線和第二位線與所述第一全局位線和第二全局位線之間傳遞數(shù)據(jù)，其中〇所述傳輸門晶體管由所述上拉晶體管構(gòu)成，以及〇所述下拉晶體管的源極電耦合并連接到下拉電壓源，在所述下拉晶體管的源極與所述下拉電壓源之間不存在中間晶體管；或者-所述讀出放大器具有一對傳輸門晶體管，該對傳輸門晶體管被設(shè)置成分別將所述第一位線和第二位線連接到第一全局位線和第二全局位線，以便分別在所述第一位線和第二位線與所述第一全局位線和第二全局位線之間傳遞數(shù)據(jù)，其中〇所述傳輸門晶體管由所述下拉晶體管構(gòu)成，以及〇所述上拉晶體管的源極電耦合并連接到上拉電壓源，在所述上拉晶體管的源極與所述上拉電壓源之間不存在中間晶體管。-所述讀出放大器進(jìn)一步包括一對預(yù)充電晶體管，其中所述預(yù)充電晶體管為至少具有連接到一起的第一控制柵和第二控制柵的多柵晶體管；-所述讀出放大器進(jìn)一步包括一對傳輸門晶體管，其中所述預(yù)充電晶體管為至少具有連接到一起的第一控制柵和第二控制柵的多柵晶體管。根據(jù)本發(fā)明的第二方面，本發(fā)明涉及一種用于控制根據(jù)本發(fā)明的第一方面的讀出放大器以執(zhí)行對位線預(yù)充電、感測和回寫存儲器單元陣列的多個存儲器單元中存儲的數(shù)據(jù)的操作的方法，其中為了改變所述差分讀出放大器所執(zhí)行的操作，改變所述上拉第二控制信號和/或所述下拉第二控制信號。該方法的其他優(yōu)選但非限制性的方面如下
-在預(yù)充電操作期間，低的上拉第二控制信號被施加到所述上拉晶體管的第二控制柵上，以使所述上拉晶體管導(dǎo)通，低的下拉第二控制信號被施加到所述下拉晶體管的第二控制柵上，以使所述下拉晶體管不導(dǎo)通；或者-在預(yù)充電操作期間，高的上拉第二控制信號被施加到所述上拉晶體管的第二控制柵上，以使所述上拉晶體管不導(dǎo)通，高的下拉第二控制信號被施加到所述下拉晶體管的第二控制柵上，以使所述下拉晶體管導(dǎo)通；-在感測操作期間，高的下拉第二控制信號被施加到所述下拉晶體管的第二控制柵上，以使所述下拉晶體管導(dǎo)通，高的上拉第二控制信號被施加到所述上拉晶體管的第二控制柵上，以使所述上拉晶體管不導(dǎo)通；或者-在感測操作期間，低的下拉第二控制信號被施加到所述下拉晶體管的第二控制柵上，以使所述下拉晶體管不導(dǎo)通，低的上拉第二控制信號被施加到所述上拉晶體管的第二控制柵上，以使所述上拉晶體管導(dǎo)通； -在回寫操作期間，低的上拉第二控制信號被施加到所述上拉晶體管的第二控制柵上，以使所述上拉晶體管導(dǎo)通，高的下拉第二控制信號被施加到所述下拉晶體管的第二控制柵上，以使所述下拉晶體管導(dǎo)通；-為了執(zhí)行讀取操作，高的下拉第二控制信號被施加到所述下拉晶體管的第二控制柵上，以使所述下拉晶體管切換到耗盡模式；或者-為了執(zhí)行讀取操作，低的上拉第二控制信號被施加到所述上拉晶體管的第二控制柵上，以使所述上拉晶體管切換到耗盡模式。根據(jù)本發(fā)明的第三方面，本發(fā)明涉及結(jié)合有包括至少一個根據(jù)本發(fā)明的第一方面的差分讀出放大器的存儲器單元陣列的半導(dǎo)體存儲器。


閱讀接下來作為非限制性示例給出且參考附圖進(jìn)行的本發(fā)明的優(yōu)選實(shí)施例的詳細(xì)描述，本發(fā)明的其他方面、目的和優(yōu)點(diǎn)將更加明顯，其中圖I是現(xiàn)有技術(shù)的讀出放大器的電路圖；圖2a和圖2b顯示了現(xiàn)有技術(shù)的讀出放大器上所施加的或者其中所產(chǎn)生的信號；圖3是根據(jù)本發(fā)明的第一方面的第一實(shí)施例的讀出放大器的電路圖；圖4a和圖4b顯示了根據(jù)第一實(shí)施例的讀出放大器上所施加的或者其中所產(chǎn)生的
信號;圖5是根據(jù)本發(fā)明的第一方面的第二實(shí)施例的讀出放大器的電路圖；圖6a和圖6b顯示了根據(jù)第二實(shí)施例的讀出放大器上所施加的或者其中所產(chǎn)生的
信號;圖7是根據(jù)本發(fā)明的第一方面的第三實(shí)施例的讀出放大器的電路圖；圖8a和圖Sb顯示了根據(jù)第三實(shí)施例的讀出放大器上所施加的或者其中所產(chǎn)生的
信號;圖9是根據(jù)本發(fā)明的第一方面的第四實(shí)施例的讀出放大器的電路圖；圖IOa和圖IOb顯示了根據(jù)第四實(shí)施例的讀出放大器上所施加的或者其中所產(chǎn)生的信號；
圖11是根據(jù)第四實(shí)施例的讀出放大器的可能的拓?fù)洌粓D12是根據(jù)第四實(shí)施例的讀出放大器的電路圖，其中均衡晶體管設(shè)置在全局位線之間；圖13顯示了根據(jù)本發(fā)明的第三方面的半導(dǎo)體存儲器。
具體實(shí)施例方式現(xiàn)在描述圖I所示的現(xiàn)有技術(shù)讀出放大器的操作過程。圖2a和圖2b顯示了當(dāng)現(xiàn)有技術(shù)的讀出放大器工作時電路上所施加的或者電路內(nèi)所產(chǎn)生的一些信號。所描繪的時序僅為例證性的。讀出存儲器單元之前的第一操作為均衡和預(yù)充電。首先通過將頭部開關(guān)控制信號?、柙O(shè)置到高電壓電平以及將腳部開關(guān)控制信號設(shè)置到低電壓電平來關(guān)閉讀出放大器。讀出放大器的全部內(nèi)部節(jié)點(diǎn)都變成懸空的。在該操作之前，即在時刻h之前，讀出放·大器是以鎖存狀態(tài)工作的，根據(jù)先前的操作在位線BL和互補(bǔ)位線/BL上提供互補(bǔ)的高電源電壓和低電源電壓。通過對均衡控制信號Φ Εα施加高電壓電平以開啟均衡晶體管T50來執(zhí)行均衡，從而使位線BL、/BL短路并且將其電壓電平設(shè)置在平均值Vbui/2。同時，通過預(yù)充電控制信號Φ ra開啟預(yù)充電晶體管T61、T62。在該示例中，預(yù)充電晶體管T61、T62為N-MOS型晶體管；因此通過對預(yù)充電控制信號ΦrcH施加高電壓電平來開啟預(yù)充電晶體管T61、T62。此處，預(yù)充電電壓Vpch為VBm/2。在圖2a和圖2b中，與均衡和預(yù)充電操作相對應(yīng)的相關(guān)時間間隔由h < t < I1給出。預(yù)充電操作補(bǔ)償可能的泄露或不平衡，該泄露或不平衡可能導(dǎo)致預(yù)充電電壓Vblh/2與通過均衡在位線BL、/BL處獲得的電壓之間的小偏差。在完成均衡和預(yù)充電之后，對應(yīng)于圖2a和2b中的時刻h，關(guān)閉預(yù)充電晶體管T61、T62和均衡晶體管T50。字線WL的電壓被切換到高電平Vwlh,從而激活單元存取晶體管Me。存儲器單元C和位線BL共享其充電(charges)。單元電容器和位線BL上都出現(xiàn)電壓變化，導(dǎo)致位線BL、/BL的電壓之間的電壓差。下式給出了與互補(bǔ)位線/BL上的參考電壓相比較的該變化的值A(chǔ)V = Vbl-V7bl = (Ccell/ Σ C)*(Vcell-Vblh/2)在該式中，Vcell為存儲器電容器上存儲的電壓，Σ C = CGELL+CBL+Cin,SA對應(yīng)于單元C的電容、位線BL的電容和讀出放大器Cin,SA的輸入電容的總和。該電壓變化也是位線BL、/BL之間的電壓差。取決于單元C中初始存儲的數(shù)據(jù)是邏輯“I”還是邏輯“0”，該電壓變化AV分別為正或負(fù)。相關(guān)時間間隔對應(yīng)于圖2a和圖2b中的t2 < t < t3。如果單元C內(nèi)存儲的是邏輯“1”，即單元C內(nèi)初始存儲的電壓為高電源電壓VHsupply，則位線BL的電壓略微增加，電壓變化Δν變成正的。圖2a顯示了這種情形。如果單元C內(nèi)存儲的是邏輯“0”，即單元C內(nèi)初始存儲的電壓為V·或GND，則位線BL的電壓略微降低，電壓變化AV變成負(fù)的。圖2b顯示了這種情形。在時刻t3，通過將腳部開關(guān)控制信號升高到高電壓電平以便開啟腳部開關(guān)晶體管T40來開始感測操作。從而將下拉晶體管T31、T32的公共源極節(jié)點(diǎn)下拉到下拉電壓源的低電源電壓'supply。由于位線BL、/BL上的電壓分別被設(shè)置到VBUI/2+A V和VBUI/2，并且由于這些電壓被施加到下拉晶體管T31、T32的柵極，因此下拉晶體管T31、T32晶體管被開
啟O兩個下拉晶體管T31、T32的交叉耦合連接以較低的漏極電壓賦予晶體管較高的柵極電壓，反之亦然。較高的柵極電壓使更多的電流被吸納到相關(guān)晶體管中，并且將已經(jīng)低于另一電壓的相應(yīng)的漏極電壓更快地下拉。因此放大了兩條位線BL、/BL之間的電壓差。相關(guān)時間間隔對應(yīng)于圖2a和圖2b中的t3 < t < t4。在時刻t4，為了使已被放大的差分信號飽和至滿(full)的高電源電壓Vllsupply，通過頭部開關(guān)控制信號開啟頭部開關(guān)晶體管T10，從而朝向上拉電壓源的高電源電壓Vssupply來上拉上拉晶體管T21、T22的公共源極。與下拉晶體管T31、T32的方式相同，上拉晶體管T21、T22的交叉耦合連接以較低絕對值的漏極到源極電壓賦予晶體管較高的柵極 過驅(qū)動電壓(overdrivevoltage)(絕對值)，反之亦然。該過程與對下拉晶體管T31、T32描述的過程相當(dāng)，但是此處獲得上拉過程，導(dǎo)致兩條位線BL、/BL之間的較大電壓差。與下拉過程相關(guān)的N溝道晶體管和與上拉過程相關(guān)的P溝道晶體管的組合導(dǎo)致位線BL、/BL之間的電壓差放大，直到達(dá)到滿的CMOS電壓電平。在圖2a所示的單元C中存儲的是邏輯“I”的情況下，初始正電壓變化AV所導(dǎo)致的位線BL、/BL之間的電壓差被放大，直到達(dá)到飽和為止，從而BL的電壓等于高電源電壓VHsuppiy,而互補(bǔ)位線/BL的電壓被下拉到低電源電壓'supply。在圖2b所示的單元C中存儲的是邏輯“O”的情況下，初始負(fù)電壓變化AV所導(dǎo)致的位線BL、/BL之間的電壓差被放大，從而所述位線BL、/BL的電壓最終穩(wěn)定在位線BL的電壓在低電源電壓V^ipply的電平且互補(bǔ)位線/BL的電壓在高電源電壓Vllsupply的電平。之后，由于字線WL仍被激勵，單元C的內(nèi)容恢復(fù)到其初始值。兩條位線BL、/BL飽和在CMOS電壓電平，避免任何電流通過讀出放大器。后續(xù)通過譯碼信號Ydec使傳輸門晶體管T71、T72導(dǎo)通，可以容易地通過所述傳輸門晶體管T71、T72將這些CMOS電平傳遞到全局位線10、/10。從圖2a和圖2b可以看出，相關(guān)時間間隔對應(yīng)于& < t < t5。在時刻t5，為了在單元C中保持?jǐn)?shù)據(jù)，通過將字線WL停止激勵(deactivated)，即通過對選擇信號Φι施加低電壓電平，關(guān)閉單元存取晶體管Me。在時刻t6，通過將腳部開關(guān)控制信號設(shè)置到低電壓電平來關(guān)閉腳部開關(guān)晶體管Τ40，從而使下拉晶體管Τ31、Τ32的公共源極節(jié)點(diǎn)與下拉電壓源絕緣。同時，通過將頭部開關(guān)控制信號設(shè)置在高電壓電平來關(guān)閉頭部開關(guān)晶體管T10，從而使上拉晶體管Τ21、Τ22的公共源極節(jié)點(diǎn)與上拉電壓源絕緣。因此上拉晶體管Τ21、Τ22和下拉晶體管Τ31、Τ32被停止激勵。在時刻t/，以上文所述的預(yù)充電和均衡操作來開始新的循環(huán)。為了將數(shù)據(jù)寫入單元C或者為了讀取存儲在單元C中的數(shù)據(jù)，在傳輸門晶體管T7UT72的柵極施加高電壓電平譯碼控制信號YDE。，從而開啟傳輸門晶體管T71、T72。接下來描述根據(jù)本發(fā)明的第一方面的讀出放大器的四個實(shí)施例以及當(dāng)通過根據(jù)本發(fā)明的第二方面的方法來控制時其相關(guān)操作過程。第一實(shí)施例無開關(guān)晶體管。
如圖3所示，根據(jù)本發(fā)明的第一實(shí)施例的讀出放大器包括用于反相器的四個晶體管M21、M22、M31、M32，還具有兩個額外的傳輸門晶體管M71、M72、兩個額外的預(yù)充電晶體管M6UM62和一個額外的均衡晶體管M50。與顯示現(xiàn)有技術(shù)讀出放大器的圖I中相同，為了簡化起見，在讀出放大器的左手側(cè)只顯示了一條字線WL和一個存儲器單元C。通過字線WL對單元C尋址，所述字線WL控制單元存取晶體管Mc的柵極，所述單元存取晶體管Mc將存儲器單元C連接到位線。根據(jù)第一實(shí)施例的用于感測存儲器單元陣列的多個存儲器單元C中存儲的數(shù)據(jù)的差分讀出放大器包括-第一CMOS反相器，其具有連接到第一位線BL的輸出端和連接到與第一位線BL互補(bǔ)的第二位線/BL的輸入端，-第二CMOS反相器，其具有連接到第二位線/BL的輸出端和連接到第一位線BL的輸入端，每個CMOS反相器包括-具有漏極和源極的上拉晶體管M21、M22，以及-具有漏極和源極的下拉晶體管M31、M32，每個CMOS反相器的上拉晶體管M21、M22和下拉晶體管M31、M32具有公共漏極。在圖3所示的實(shí)施例中，上拉晶體管M21、M22為P-MOS型晶體管，下拉晶體管M31、M32為N-MOS型晶體管。與上文所述的現(xiàn)有技術(shù)讀出放大器不同，上拉晶體管M21、M22和下拉晶體管M31、M32為至少具有第一控制柵和第二控制柵的多柵晶體管，其中第一控制柵和第二控制柵能夠被偏置以便相對于第一控制柵調(diào)制晶體管的閾值電壓。例如，第一控制柵可以是前控制柵，第二控制柵可以是背控制柵。不過現(xiàn)有技術(shù)讀出放大器的晶體管是以體硅CMOS技術(shù)制造的，根據(jù)本發(fā)明的讀出放大器的晶體管優(yōu)選是以絕緣體上半導(dǎo)體(SeOI)技術(shù)制造的。與體硅CMOS制造的晶體管相比，SeOI晶體管具有較低的隨機(jī)閾值電壓失配。隨機(jī)閾值電壓失配主要是由與晶體管的有效面積的平方根成正比的電壓偏差造成的。因此，使用SeOI晶體管可以使所述晶體管的尺寸小于體硅晶體管，同時具有可接受的隨機(jī)閾值電壓失配。與相對應(yīng)的傳統(tǒng)體硅讀出放大器相比，所得到的讀出放大器消耗更小的面積。此夕卜，由于較小的晶體管，可以減小互連的尺寸。在一優(yōu)選實(shí)施例中，在包括通過絕緣層與基底襯底隔開的半導(dǎo)體材料薄層的絕緣體上半導(dǎo)體襯底(例如絕緣體上硅襯底)上制造差分讀出放大器。第一控制柵為前控制柵，第二控制柵為形成在絕緣層下方的基底襯底中的背控制柵。晶體管可以是完全耗盡(FD)SOI晶體管?；蛘?，讀出放大器的晶體管為具有獨(dú)立的雙柵的FinFET型晶體管。FinFET型晶體管由形成有源溝道并且圍繞形成晶體管的柵極的控制電極的薄鰭組成。作為非限制性示例，在接下來的描述中，將參考均具有前控制柵和背控制柵的上拉晶體管和下拉晶體管。因此，每個上拉晶體管和下拉晶體管的第一控制柵為前控制柵，每個上拉晶體管和下拉晶體管的第二控制柵為背控制柵。因此，上拉第二控制信號為上拉背柵控制信號，下拉第二控制信號為下拉背柵控制信號。、
返回圖3，上拉晶體管M21、M22的背控制柵連接到上拉背柵控制信號所施加到的公共上拉背控制柵。上拉背柵控制信號小-可以取介于低電壓電平VPBa和高電壓電平Vpbch之間的范圍內(nèi)的電壓值。下拉晶體管M31、M32的背控制柵連接到下拉背柵控制信號小_所施加到的公共下拉背控制柵。下拉背柵控制信號小■可以取介于低電壓電平和高電壓電平Vnmi之間的范圍內(nèi)的電壓值。讀出放大器還包括一對預(yù)充電晶體管M61、M62，其分別耦合到第一位線BL和第二位線/BL，并且被設(shè)置成將第一位線BL和第二位線/BL預(yù)充電到預(yù)充電電壓VrcH，該預(yù)充電電壓Vrai通常處于高電源電壓Vllsupply和低電源電壓'supply之間的平均值。該平均值通常為高電源電壓Vllsupply高值的一半，即Vbui/2，因?yàn)榈碗娫措妷篤-pply的低電壓電平Vi用作其他電壓的參考，即= 0，高電源電壓Vllsupply和低電源電壓V—pply則通常分別處于其高電壓電平和低電壓電平。預(yù)充電控制信號0rcH被施加到所述預(yù)充電晶體管M61、M62的柵極。讀出放大器必須被關(guān)閉，以避免正常感測操作與均衡和預(yù)充電操作本身之間的任·何沖突。這在現(xiàn)有技術(shù)讀出放大器中是通過關(guān)閉頭部開關(guān)晶體管TlO和腳部開關(guān)晶體管T40來執(zhí)行的。根據(jù)本發(fā)明，省去了圖I的開關(guān)晶體管T10、T40，通過升高上拉晶體管M21、M22和下拉晶體管M31、M32的閾值電壓(對于P通道而言為絕對值)，從而所述晶體管對于在預(yù)充電操作期間所施加的電壓不處于導(dǎo)通狀態(tài)，由此來執(zhí)行讀出放大器關(guān)閉操作。通過上拉晶體管M21、M22和下拉晶體管M31、M32各自的背控制柵，相對于其前控制柵升高上拉晶體管M21、M22和下拉晶體管M31、M32的閾值電壓。在這種條件下，對于位線BL和/BL上的電壓的所有可能組合，全部四個晶體管都是斷開的，即為截止的。應(yīng)注意的是，盡管優(yōu)選的是將開關(guān)晶體管T10、T40都省去，但是可以只取消開關(guān)晶體管T10、T40其中之一。相應(yīng)地描述本發(fā)明。上拉晶體管M21、M22的源極直接連接到提供高電源電壓Vllsupply的上拉電壓源，在上拉晶體管M21、M22的源極與上拉電壓源之間不存在中間晶體管。與上文所述的現(xiàn)有技術(shù)讀出放大器相比，省去了頭部開關(guān)晶體管T10，從而得到更加節(jié)省面積的讀出放大器。下拉晶體管M31、M32的源極直接連接到提供低電源電壓V_ply的下拉電壓源，在下拉晶體管M31、M32的源極與下拉電壓源之間不存在中間晶體管。與上文所述的現(xiàn)有技術(shù)讀出放大器相比，省去了腳部開關(guān)晶體管T40，從而得到更加節(jié)省面積的讀出放大器。進(jìn)一步，在上拉電壓源和下拉電壓源之間串聯(lián)了兩個晶體管而不是四個晶體管，從而放松了電壓關(guān)系方面的限制。與現(xiàn)有技術(shù)電路的情況相同，可以通過均衡晶體管M50進(jìn)行均衡。為了補(bǔ)償可能導(dǎo)致期望預(yù)充電電壓與通過均衡在位線BL、/BL處獲得的電壓之間的小偏差的可能的泄露或不平衡，與上文所描述的現(xiàn)有技術(shù)電路的情況相同，也通過預(yù)充電晶體管M61、M62來執(zhí)行預(yù)充電操作。圖3的讀出放大器還包括兩個傳輸門晶體管M71、M72，其柵極由譯碼控制信號Ydec來控制，所述傳輸門晶體管M71、M72分別將第一位線BL和第二位線/BL連接到第一全局位線IO和第二全局位線/10。傳輸門晶體管M71、M72分別用于在第一位線BL和第二位線/BL與第一全局位線IO和第二全局位線/10之間傳遞數(shù)據(jù)。
第一全局位線IO和第二全局位線/10連接到用于處理數(shù)據(jù)的通常被稱為次級讀出放大器(SSA)的另一信號處理電路(未顯示)。圖3中的均衡晶體管M50、預(yù)充電晶體管M61、M62和傳輸門晶體管M71、M72未明確顯示為具有背控制柵的SOI器件。作為SOI集成電路的一部分，它們也優(yōu)選地被實(shí)現(xiàn)為SOI晶體管。其可以是至少具有第一控制柵和第二控制柵的多柵晶體管，其中第一控制柵和第二控制柵能夠被偏置，以便相對于其第一控制柵調(diào)制所述晶體管的閾值電壓?？梢栽诎ㄍㄟ^絕緣層與基底襯底隔開的半導(dǎo)體材料薄層的絕緣體上半導(dǎo)體襯底上制造均衡晶體管M50、預(yù)充電晶體管M61、M62和 傳輸門晶體管M71、M72，其中第二控制柵為形成在絕緣層下方的基底襯底中的背控制柵。它們各自的背控制電壓則被選擇在允許執(zhí)行其操作的值。可選地，它們各自的背控制柵以及它們各自的前控制柵也可以連接到一起，以獲得增大的跨導(dǎo)，導(dǎo)致讀出放大器的更快均衡、預(yù)充電和譯碼。無開關(guān)晶體管的讀出放大器的操作過程現(xiàn)在描述圖3所示的讀出放大器的操作過程。圖4a和圖4b中顯示了讀出放大器上所施加的或者其中所產(chǎn)生的信號。所描繪的時序僅為例證性的。由于功能是由互補(bǔ)N-MOS和P-MOS晶體管來實(shí)現(xiàn)的，讀出放大器的所有子功能可以從N-MOS到P-MOS側(cè)交換，反之亦然。例如，可以使用P溝道器件或N溝道器件來進(jìn)行位線BL、/BL的預(yù)充電或均衡。也可以通過上拉晶體管M21、M22或者由下拉晶體管M31、M32來執(zhí)行感測。在所顯示的該過程中，通過連接到提供低電源電壓'supply的低的下拉電壓源的下拉晶體管M31、M32進(jìn)行感測。在時刻h之前，讀出放大器是以鎖存狀態(tài)工作的，根據(jù)先前的操作為第一位線BL和第二位線/BL提供互補(bǔ)的高電源電壓和低電源電壓。在時刻h，上拉背柵控制信號ctPB(；被升高到高電壓電平VPBra，以便關(guān)閉上拉晶體管M21、M22。同時，下拉背柵控制信號被降低到低電壓電平Vma，以便關(guān)閉下拉晶體管M31、M32。在時刻tl，通過對均衡控制信號施加高電壓電平以開啟均衡晶體管M50來執(zhí)行均衡，從而使位線BL、/BL短路并且將其電壓電平設(shè)置在平均值Vbui/2。同時，通過預(yù)充電控制信號(j5rcH開啟預(yù)充電晶體管M61、M62。從而位線BL、/BL連接到被設(shè)置在Vbui/2的預(yù)充電電壓VrcH。相關(guān)時間間隔對應(yīng)于圖4a和圖4b中的A < t
<t2。預(yù)充電操作補(bǔ)償可能的泄露或不平衡，該泄露或不平衡可能導(dǎo)致處于Vbui/2的期望預(yù)充電電壓Vpqi與通過均衡在位線BL、/BL處獲得的電壓之間的小偏差。在時刻t2，在完成均衡和預(yù)充電之后，分別通過均衡控制信號和預(yù)充電控制信號ten來關(guān)閉均衡晶體管M50和預(yù)充電晶體管M61、M62。在時刻t3，施加到字線WL的選擇信號被設(shè)置在高電平Vm，從而激活單元存取晶體管Me。存儲器單元C和第一位線BL共享其充電(charges)。第一位線BL上出現(xiàn)電壓變化AV，導(dǎo)致第一位線BL和第二位線/BL之間的電壓差。該電壓變化AV的值取決于初始存儲在單元C中的數(shù)據(jù)，與上文對現(xiàn)有技術(shù)電路所描述的方式相同。取決于單元C中初始存儲的數(shù)據(jù)是邏輯“I”還是邏輯“0”，該電壓變化AV分別為正或負(fù)。相關(guān)時間間隔對應(yīng)于圖4a和圖4b中的t3 < t < t4。
如果單元C內(nèi)存儲的是邏輯“1”，即單元C內(nèi)初始存儲的電壓為高電源電壓VHsupply，則第一位線BL的電壓略微增加。圖4a顯示了這種情形。如果單元C內(nèi)存儲的是邏輯“0”，即單元C內(nèi)初始存儲的電壓為低電源電壓^supply，則第一位線BL的電壓略微降低。圖4b顯示了這種情形。在時刻t4，下拉背柵控制信號小■被升高到高電壓電平￥_，其開啟兩個下拉晶體管M31、M32。于是以與使用體硅CMOS技術(shù)的現(xiàn)有技術(shù)讀出放大器的情況類似的方式，通過兩個下拉晶體管M31、M32來放大電壓差。相關(guān)時間間隔對應(yīng)于圖4a和圖4b中的t4 < t
〈七5。在時刻t5，為了使已被放大的差分信號飽和至上拉電壓源所提供的高電源電壓Vssupply的滿的高電壓電平Vbui，上拉背柵控制信號Apm被降低到低電壓電平VPBa，從而開啟上拉晶體管M21、M22。、
下拉晶體管M31、M32和上拉晶體管M21、M22各自作用的組合使讀出放大器飽和，并且根據(jù)電壓變化的初始值A(chǔ)V(正或負(fù))將位線BL、/BL設(shè)置到上拉電壓源和下拉電壓源的各自的電壓。在圖4a所示的單元C中存儲的是邏輯“I”的情況下，第一位線BL上的正的初始電壓變化AV被放大到在上拉電壓源所提供的高電源電壓Vllsupply處飽和，同時第二位線/BL被下拉到下拉電壓源所提供的低電源電壓V-pply。在圖4b所顯示的單元C中存儲的是邏輯“0”的情況下，第一位線BL上的初始負(fù)電壓變化AV被下拉到下拉電壓源所提供的低電源電壓\supply，同時第二位線/BL飽和到上拉電壓源所提供的高電源電壓VHsupply。之后，由于字線WL仍被激勵，單元C的內(nèi)容恢復(fù)到其初始值。因此數(shù)據(jù)被回寫到存儲器單元C中。兩條位線BL、/BL飽和在CMOS電壓電平，避免任何電流通過讀出放大器。后續(xù)通過譯碼信號Ydec使傳輸門晶體管M71、M72導(dǎo)通，可以容易地通過所述傳輸門晶體管M7UM72將這些CMOS電壓電平傳遞到全局位線10、/10。從圖4a和圖4b可以看出，相關(guān)時間間隔對應(yīng)于t5 < t < t6。在時刻t6，為了在存儲器單元C中保持?jǐn)?shù)據(jù)，通過將字線WL停止激勵，即通過將選擇信號設(shè)置在低電壓電平V-，來關(guān)閉單元存取晶體管Me。為了將數(shù)據(jù)寫入單元C或者為了讀取存儲在單元C中的數(shù)據(jù)，在時刻t5和時刻t6之間，在傳輸門晶體管M71、M72的柵極施加高電壓電平譯碼控制信號Ydec,從而開啟傳輸門晶體管M71、M72。對應(yīng)于待寫入的數(shù)據(jù)的電壓被施加到全局位線10、/10上。在V，通過觸發(fā)切換下拉背柵控制信號0■和上拉背柵控制信號以便關(guān)閉讀出放大器來開始新的循環(huán)。在時刻V，均衡控制信號和預(yù)充電控制信號0PQI開始新的均衡和預(yù)充電操作。如上文所述,可以通過上拉晶體管M21、M22而不是通過下拉晶體管M31、M32來執(zhí)行感測操作。在這種情況下，以下背柵控制信號模式被施加到下拉晶體管M31、M32和上拉晶體管M21、M22。在感測操作期間，即在t4和t5之間，上拉背柵控制信號被設(shè)置在低電壓電平VPBa，從而開啟上拉晶體管M21、M22，同時下拉背柵控制信號小_被保持在低電壓電平VNBa，從而將下拉晶體管M31、M32保持在關(guān)閉狀態(tài)。通過已經(jīng)描述的控制信號來執(zhí)行其他操作。第二實(shí)施例無開關(guān)晶體管且無專用預(yù)充電晶體管
如圖5所示，根據(jù)本發(fā)明的第二實(shí)施例的讀出放大器包括用于反相器的四個晶體管M21、M22、M31、M32，還具有兩個額外的專用傳輸門晶體管M71、M72和一個額外的均衡晶體管M50。第二實(shí)施例類似于第一實(shí)施例，只是沒有專用預(yù)充電晶體管。因此，只描述兩個實(shí)施例之間的差異。與第一實(shí)施例相比，預(yù)充電操作是通過上拉晶體管M21、M22或者由下拉晶體管M31、M32來執(zhí)行的。因此，預(yù)充電晶體管由上拉晶體管M21、M22或者由下拉晶體管M31、M32構(gòu)成。因此，在該第二實(shí)施例中省去了圖3所顯示的專用預(yù)充電晶體管M61、M62，相應(yīng)的預(yù)充電控制信號0 PCH也被省去。無開關(guān)晶體管且無專用預(yù)充電晶體管的讀出放大器的操作過程 現(xiàn)在描述圖5所示的讀出放大器的操作過程。圖6a和圖6b中顯示了讀出放大器上所施加的或者其中所產(chǎn)生的信號。所描繪的時序僅為例證性的。圖6a顯示了單元C中初始存儲邏輯“I”時的情況，圖6b顯示了單元C中初始存儲邏輯“0”時的情況。只描述與第一實(shí)施例的操作過程的差異。進(jìn)一步，由于預(yù)充電晶體管優(yōu)選為上拉晶體管M21、M22，以上拉晶體管M21、M22作為預(yù)充電晶體管來表述該操作過程。與第一實(shí)施例的操作過程相比，預(yù)充電操作是通過上拉晶體管M21、M22來執(zhí)行的。因此在時刻h，上拉電壓源的高電源電壓￥_^被降低到所選擇的預(yù)充電電平，通常為VBUI/2，通過將上拉背柵控制信號設(shè)置到低電壓電平VPBa，上拉晶體管M21、M22都被轉(zhuǎn)成耗盡模式。從而上拉晶體管M21、M22被開啟，這樣允許電荷從上拉電壓源轉(zhuǎn)移到位線BL、/BL0該操作將位線BL、/BL設(shè)置在Vbui/2。在時刻t2，在均衡和預(yù)充電操作完成之后，上拉背柵控制信號被升高到高電壓電平VPBra，以便關(guān)閉上拉晶體管M21、M22。上拉電壓源被設(shè)回到其高電壓電平VBUI。以與第一實(shí)施例相同的方式執(zhí)行其他操作，直到在時刻V開始新的預(yù)充電操作。如上文所述，可以通過下拉晶體管M31、M32而不是通過上拉晶體管M21、M22來執(zhí)行預(yù)充電操作。在這種情況下，以下背柵控制信號模式被施加到下拉晶體管M31、M32和上拉晶體管M21、M22。在預(yù)充電操作期間，即在^和^之間，下拉背柵控制信號0■被設(shè)置在高電壓電平Vnmi，從而開啟下拉晶體管M31、M32，同時上拉背柵控制信號0PBe被設(shè)置在高電壓電平VPK；H，從而關(guān)閉上拉晶體管M21、M22。此外，下拉電壓源所提供的低電源電壓\supply被升高到期望預(yù)充電電壓，以便將位線BL、/BL預(yù)充電到所述預(yù)充電電平，通常為Vbui/2。在h和t2之間，低電源電壓'supply被設(shè)置在預(yù)充電電平VBUI/2，其他時間保持在低電壓電平V-。通過已經(jīng)描述的控制信號來執(zhí)行其他操作。第三實(shí)施例無開關(guān)晶體管且無專用傳輸門晶體管如圖7所示，根據(jù)本發(fā)明的第三實(shí)施例的讀出放大器包括用于反相器的四個晶體管M21、M22、M31、M32、兩個額外的專用預(yù)充電晶體管M61、M62和一個額外的均衡晶體管M50。第三實(shí)施例類似于第一實(shí)施例，只是不存在專用傳輸門晶體管。因此，只描述兩個實(shí)施例之間的差異。與第一實(shí)施例相比，讀取操作是通過上拉晶體管M21、M22或者由下拉晶體管M31、M32來執(zhí)行的。因此，傳輸門晶體管由上拉晶體管M21、M22或者由下拉晶體管M31、M32構(gòu)成。因此，在該第三實(shí)施例中省去了圖I所顯示的專用傳輸門晶體管171、172，相應(yīng)的譯碼控制信號Ydk也被省去。由上拉晶體管M21、M22或者下拉晶體管M31、M32構(gòu)成的傳輸門晶體管被設(shè)置成將第一位線BL和第二位線/BL連接到第一全局位線IO和第二全局位線/10，以便分別在第一和第二位線BL，/BL和第一和第二全局位線10、/10之間傳遞數(shù)據(jù)。如圖7所示，傳輸門晶體管(此處為上拉晶體管M21、M22)的源極分別直接連接到第一全局位線IO和第二全局位線/10。第一全局位線IO和第二全局位線/10則充當(dāng)上拉電壓源。如果傳輸門晶體管是由下拉晶體管M31、M32構(gòu)成，而不是由上拉晶體管M21、M22構(gòu)成，則下拉晶體管M31、M32分別直接連接到第一全局位線IO和第二全局位線/10，上拉晶體管M21、M22連接到提供高電源電壓Vllsupply的上拉電壓源，類似于上文所述的實(shí)施例。第一全局位線IO和第二全局位線/10則充當(dāng)下拉電壓源。
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無開關(guān)晶體管且無專用傳輸門晶體管的讀出放大器的操作過程現(xiàn)在描述圖7所示的讀出放大器的操作過程。只描述與第一實(shí)施例的操作過程的差異。進(jìn)一步，由于傳輸門晶體管優(yōu)選為上拉晶體管M21、M22，以上拉晶體管M21、M22作為傳輸門晶體管來描述該操作過程。圖8a和圖Sb中顯示了讀出放大器上所施加的或者其中所產(chǎn)生的信號。所描繪的時序僅為例證性的。圖8a顯示了單元C中初始存儲邏輯“I”時的情況，圖Sb顯示了單元C初始存儲邏輯“ 0 ”時的情況。與第一實(shí)施例的操作過程相比，傳輸門晶體管是由上拉晶體管M21、M22構(gòu)成的。與第一實(shí)施例中的操作過程相比，讀取操作之前的例如用于執(zhí)行預(yù)充電、均衡、感測等等的操作過程不發(fā)生變化。對于h和t6之間的時間間隔，信號可以是相同的。全局位線10、/10通常被設(shè)置在上拉電壓源的高電壓電平VBUI。但是，在預(yù)充電操作期間，即在和t2之間，全局位線10、/10可以被降低到預(yù)充電電壓，例如Vbui/2，以輔助關(guān)閉上拉晶體管M21、M22。以與第一實(shí)施例相同的方式執(zhí)行其他操作，其中全局位線10、/10充當(dāng)提供第一實(shí)施例的高電源電壓Vllsupply的上拉電壓源，直到時刻t6。在時刻t6，字線WL被停止激勵，即選擇信號小ffL被設(shè)置在低電平Vm，從而單元存取晶體管Mc被關(guān)閉。單元內(nèi)容被保護(hù)并且讀出放大器可以被尋址。同樣在時刻t6，兩條全局位線10、/10被保持在通常等于或略低于Vbui的高電壓電平，但是例如通過所謂的次級讀出放大器(未顯示)切換到比其之前的阻抗高的阻抗。通過圖8a和圖Sb中顯示的讀出放大器來執(zhí)行兩個讀取操作。第一讀取操作發(fā)生在扒和^之間，第二讀取操作發(fā)生在tA,和V之間。但是，讀出放大器可以根據(jù)需要將讀取操作執(zhí)行許多次。在時刻t6之后的時刻tA，下拉背柵控制信號被設(shè)置到高于其之前的高電壓電平Vnbot的電壓電平。該較高的電壓電平能夠?qū)⑾吕w管M31、M32都切換到耗盡模式。由于位線BL、/BL其中之一處于由全局位線10、/10構(gòu)成的上拉電壓源的高電壓Vbui，而另一位線BL、/BL處于低電源電壓Vlsupp1y的低電壓VBll，因此上拉晶體管M21、M22其中之一具有施加到其前柵的低電壓電平，而上拉晶體管M21、M22中的另一個具有施加到其前柵的高電壓電平。由于上拉晶體管M21、M22處于增強(qiáng)模式，因此在其前柵處具有低電壓電平的上拉晶體管處于開啟狀態(tài)，而另一上拉晶體管處于關(guān)閉狀態(tài)。如果第一位線BL的電壓處于高電壓電平Vbui，且第二位線/BL的電壓處于低電壓電平V-，即如果所訪問的單元存儲邏輯“1”，則其前柵連接到第二位線/BL的上拉晶體管M21將導(dǎo)通，另一上拉晶體管M22將截止。如果第一位線BL的電壓處于低電壓電平V-，且第二位線/BL的電壓處于高電壓電平Vbui，即如果所訪問的單元存儲邏輯“0”，則其前柵連接到第一位線BL的上拉晶體管M22將導(dǎo)通，另一上拉晶體管M21將截止。由于兩個下拉晶體管M31、M32都處于耗盡模式且上拉晶體管M21、M22其中之一處 于開啟狀態(tài)，取決于上拉晶體管M21、M22中哪一個導(dǎo)通，電流流過第一全局位線IO或者第二位線/10。如圖8a和圖Sb所示，在扒和tB之間以及在tA,和V之間，該電流產(chǎn)生與電流所流過的全局位線關(guān)聯(lián)的電壓降。所述電壓降被次級讀出放大器(未顯示)檢測，并且指示存儲器單元C中所存儲的數(shù)據(jù)。如果單元C中存儲的是邏輯“ I ”，則電壓降與第一全局位線IO關(guān)聯(lián)。如果單元C中存儲的是邏輯“0”，則電壓降與第二全局位線/10關(guān)聯(lián)。差分信號基于電流的一種替代方案是將第一全局位線IO和第二全局位線/10保持在低阻抗，并且檢測流過全局位線的電流。在V之后,在時刻1^,,通過觸發(fā)切換(toggling)下拉背柵控制信號4>NB(；和上拉背柵控制信號0PBe以便關(guān)閉讀出放大器來開始新的循環(huán)。全局位線10、/10被切換到其初始低阻抗。開始新的均衡和預(yù)充電操作。當(dāng)上拉晶體管M21、M22導(dǎo)通時，例如在丨5和t6之間，通過在全局位線10、/10上施加期望信號來在單元C中寫入數(shù)據(jù)。這可以在專用循環(huán)期間或者在上文所述的循環(huán)內(nèi)進(jìn)行。如上文所述，傳輸門晶體管可以是下拉晶體管M31、M32，而不是上拉晶體管M21、M22。在這種情況下，以下背柵控制信號模式被施加到下拉晶體管M31、M32和上拉晶體管M21、M22。在讀取操作期間，即在tA和tB之間或者在tA,和tB,之間，上拉背柵控制信號(j5PBe被設(shè)置到低于其之前的低電壓電平Vn^的電壓電平。該較低的電壓電平能夠?qū)⑸侠w管M2UM22都切換到耗盡模式。由于下拉晶體管M31、M32的源極連接到全局位線10、/10，全局位線通常處于充當(dāng)?shù)碗娫措妷旱牡碗妷弘娖絍■，流過全局位線10、/10其中之一的電流產(chǎn)生與所述全局位線關(guān)聯(lián)并且被次級讀出放大器檢測的電壓升高。通過已經(jīng)描述的控制信號來執(zhí)行其他操作。第四實(shí)施例無開關(guān)晶體管、無專用預(yù)充電晶體管且無專用傳輸門晶體管如圖9所示，根據(jù)本發(fā)明的第四實(shí)施例的讀出放大器包括用于反相器的四個晶體管M21、M22、M31、M32和一個額外的均衡晶體管M50。圖9的讀出放大器包括-第一CMOS反相器，其具有連接到第一位線BL的輸出端和連接到與第一位線BL互補(bǔ)的第二位線/BL的輸入端，-第二CMOS反相器，其具有連接到第二位線/BL的輸出端和連接到第一位線BL的輸入端，每個CMOS反相器包括-具有漏極和源極的上拉晶體管M21、M22，以及-具有漏極和源極的下拉晶體管M31、M32，每個CMOS反相器的上拉晶體管M21、M22和下拉晶體管M31、M32具有公共漏極。
在圖9所示的實(shí)施例中，上拉晶體管M21、M22為P-MOS型晶體管，下拉晶體管M31、M32為N-MOS型晶體管。與圖I的讀出放大器不同，上拉晶體管M21、M22和下拉晶體管M31、M32為至少具有第一控制柵和第二控制柵的多柵晶體管，其中第一控制柵和第二控制柵能夠被偏置以便相對于第一控制柵調(diào)制晶體管的閾值電壓。例如，第一控制柵可以是前控制柵，第二控制柵可以是背控制柵。不過現(xiàn)有技術(shù)讀出放大器的晶體管是以體硅CMOS技術(shù)制造的，根據(jù)本發(fā)明的讀出放大器的晶體管優(yōu)選是以絕緣體上半導(dǎo)體(SeOI)技術(shù)制造的。與體硅CMOS制造的晶體管相比，SeOI晶體管具有較低的隨機(jī)閾值電壓失配。隨機(jī)閾值電壓失配主要是由與成晶體管的有效面積的平方根成正比的電壓偏差造成的。因此，使用SeOI晶體管可以使所述晶體管的尺寸小于體硅晶體管，同時具有可接受的隨機(jī)閾值電壓失配。與相對應(yīng)的傳統(tǒng)體硅讀出放大器相比，所得到的讀出放大器消耗更小的面積。此外，由于較小的晶體管，可以減小互連的尺寸。在一優(yōu)選實(shí)施例中，在包括通過絕緣層與基底襯底隔開的半導(dǎo)體材料薄層的絕緣體上半導(dǎo)體襯底(例如絕緣體上硅襯底)上制造差分讀出放大器。第一控制柵為前控制柵，第二控制柵為形成在絕緣層下方的基底襯底中的背控制柵。晶體管可以是完全耗盡(FD)SOI晶體管?；蛘?，讀出放大器的晶體管為具有獨(dú)立的雙柵的FinFET型晶體管。FinFET型晶體管由形成有源溝道并且圍繞形成晶體管的柵極的控制電極的薄鰭組成。作為非限制性示例，在接下來的描述中，將參考均具有前控制柵和背控制柵的上拉晶體管和下拉晶體管。因此，每個上拉晶體管和下拉晶體管的第一控制柵為前控制柵，每個上拉晶體管和下拉晶體管的第二控制柵為背控制柵。因此，上拉第二控制信號為上拉背柵控制信號，下拉第二控制信號為下拉背柵控制信號。返回圖9，上拉晶體管M21、M22的背控制柵連接到上拉背柵控制信號所施加到的公共上拉背控制柵。上拉背柵控制信號小-可以取介于低電壓電平VPBa和高電壓電平Vpbch之間的范圍內(nèi)的電壓值。下拉晶體管M31、M32的背控制柵連接到下拉背柵控制信號所施加到的公共下拉背控制柵。下拉背柵控制信號可以取介于低電壓電平VNBa和高于高電壓電平Vnbot的電壓電平之間的范圍內(nèi)的電壓值。讀出放大器必須被關(guān)閉，以避免正常感測操作與均衡和預(yù)充電操作本身之間的任何沖突。這在現(xiàn)有技術(shù)讀出放大器中是通過關(guān)閉頭部開關(guān)晶體管TlO和腳部開關(guān)晶體管T40來執(zhí)行的。根據(jù)本發(fā)明，省去了圖I的開關(guān)晶體管T10、T40，通過升高上拉晶體管M21、M22和下拉晶體管M31、M32的閾值電壓(對于P通道而言為絕對值)，從而所述晶體管對于在預(yù)充電操作期間所施加的電壓不處于導(dǎo)通狀態(tài)，由此來執(zhí)行讀出放大器關(guān)閉操作。通過上拉晶體管M21、M22和下拉晶體管M31、M32各自的背控制柵，相對于其前控制柵升高上拉晶體管M21、M22和下拉晶體管M31、M32的閾值電壓。在這種條件下，對于位線BL和/BL上的電壓的所有可能組合，全部四個晶體管都是斷開的，即為截止的。應(yīng)注意的是，盡管優(yōu)選的是將開關(guān)晶體管T10、T40都省去，但是可以只取消開關(guān)晶體管T10、T40其中之一。相應(yīng)地描述本發(fā)明。上拉晶體管M21、M22的源極直接連接到第一全局位線IO和第二全局位線/10，不存在中間晶體管。全局位線10、/10充當(dāng)用于上拉晶體管的上拉電壓源。因此，全局位線10、/10的電壓充當(dāng)上拉電壓源所提供的高電源電壓。與上文所述的現(xiàn)有技術(shù)讀出放大器相比，省去了頭部開關(guān)晶體管T10，從而得到更加節(jié)省面積的讀出放大器。下拉晶體管M31、M32的源極直接連接到提供低電源電壓'supply的下拉電壓源，在下拉晶體管M31、M32的源極與下拉電壓源之間不存在中間晶體管。與上文所述的現(xiàn)有技術(shù)讀出放大器相比，省去了腳部開關(guān)晶體管T40，從而得到更加節(jié)省面積的讀出放大器。進(jìn)一步，在上拉電壓源和下拉電壓源之間串聯(lián)了兩個晶體管而不是四個晶體管，從而放松了晶體管之間的電壓關(guān)系方面的限制。與現(xiàn)有技術(shù)電路的情況相同，可以通過均衡晶體管M50進(jìn)行均衡。為了補(bǔ)償可能導(dǎo)致期望預(yù)充電電壓與通過均衡在位線BL、/BL處獲得的電壓之間的小偏差的可能的泄露或不平衡，還通過上拉晶體管M21、M22或者通過下拉晶體管M31、M32執(zhí)行預(yù)充電操作。因此，預(yù)充電晶體管由上拉晶體管M21、M22或者由下拉晶體管M31、M32構(gòu)成。因此省去了如圖I所示的專用預(yù)充電晶體管T61、T62和相應(yīng)的預(yù)充電控制信號(j5rcH。與現(xiàn)有技術(shù)讀出放大器相比，讀取操作是通過上拉晶體管M21、M22或者由下拉晶體管M31、M32來執(zhí)行的。因此，傳輸門晶體管由上拉晶體管M21、M22或者由下拉晶體管M31、M32構(gòu)成。因此，在該第四實(shí)施例中省去了圖I所顯示的專用傳輸門晶體管171、172，相應(yīng)的譯碼控制信號Ydk也被省去。由上拉晶體管M21、M22或者下拉晶體管M31、M32構(gòu)成的傳輸門晶體管M71、M72被設(shè)置成將第一位線BL和第二位線/BL連接到第一全局位線IO和第二全局位線/10，以便分別在第一和第二位線BL，/BL和第一和第二全局位線10、/10之間傳遞數(shù)據(jù)。進(jìn)一步，由于傳輸門晶體管優(yōu)選為上拉晶體管M21、M22，描述第四實(shí)施例時以上拉晶體管M21、M22作為傳輸門晶體管，因此上拉晶體管M21、M22連接到全局位線10、/10。應(yīng)注意的是，如果傳輸門晶體管由下拉晶體管M31、M32構(gòu)成，則改由下拉晶體管M3U M32連接到全局位線10、/10。全局位線10、/10連接到用于處理數(shù)據(jù)的通常被稱為次級讀出放大器(SSA)的另一信號處理電路(未顯示)。次級讀出放大器特別用于檢測和利用讀取操作期間在全局位線10、/10上產(chǎn)生的差分信號。圖9中的均衡晶體管M50未被明確地顯示為具有背控制柵的SOI器件。作為SOI集成電路的一部分，均衡晶體管M50也優(yōu)選為SOI晶體管。可以在包括通過絕緣層與基底襯底隔開的半導(dǎo)體材料薄層的絕緣體上半導(dǎo)體襯底上制造均衡晶體管M50，其中第二控制柵為形成在絕緣層下方的基底襯底中的背控制柵。其背控制電壓則被選擇在允許執(zhí)行其操作的值?？蛇x地，其背控制柵及其前控制柵也可以連接到一起，以獲得增大的跨導(dǎo)，導(dǎo)致讀出放大器的更快均衡。無開關(guān)晶體管、無專用預(yù)充電晶體管、也無專用傳輸門晶體管的讀出放大器的操作過程現(xiàn)在描述圖9所示的讀出放大器的操作過程。圖IOa和圖IOb中顯示了讀出放大器上所施加的或者其中所產(chǎn)生的信號。所描繪的時序僅為例證性的。圖IOa和圖IOb中顯示了讀出放大器的優(yōu)選操作過程。由于功能是通過互補(bǔ)N-MOS和P-MOS晶體管來實(shí)現(xiàn)的，讀出放大器的所有子功能可以從N-MOS到P-MOS側(cè)交換，反之亦然。例如，可以使用P溝道器件或N溝道器件來進(jìn)行位線BL、/BL的預(yù)充電或均衡。也可以通過上拉晶體管M21、M22或者由下拉晶體管M31、M32來執(zhí)行感測。在所顯示的該過程中，通過連接到提供低電源電壓V^ipply的下拉源電壓的下拉晶體管M31、M32進(jìn)行感測。在時刻h，下拉背柵控制信號小■被降低到低電壓電平Vma，從而關(guān)閉下拉晶體管M31、M32，上拉背柵控制信號CKbs被設(shè)置到低電壓電平VPBa，從而將上拉晶體管M21、M22轉(zhuǎn)到耗盡模式。因此，上拉晶體管M21、M22被關(guān)閉?？蛇x地，在&之前，例如在tQ關(guān)閉上拉晶體管M21、M22和下拉晶體管M31、M32，以便確保它們在均衡和預(yù)充電操作開始之前被關(guān)閉。同樣在時刻h，均衡控制信號被升高到高電平，以開啟均衡晶體管M50，以便如上文所述初始化均衡操作。同時，全局位線信號ctIQ、ct/IQ被設(shè)置到期望預(yù)充電電壓，通常為Vbui/2。從而位線BL、/BL被設(shè)置到預(yù)充電電壓，此處為Vbui/2。相關(guān)時間間隔對應(yīng)于圖IOa和圖IOb中的
< t < t2o在時刻t2，在均衡和預(yù)充電操作完成之后，通過將均衡控制信號設(shè)置在低電平來關(guān)閉均衡晶體管M50，并且通過將上拉背柵控制信號設(shè)置在高電壓電平Vpbot來關(guān)閉上拉晶體管M21、M22。全局位線10、/10被設(shè)回到高電壓電平，通常為VBUI。在時刻t3，施加到字線WL的選擇信號被設(shè)置在高電平Vm，從而激活單元存取晶體管Me。存儲器單元C和第一位線BL共享其充電(charges)。第一位線BL上出現(xiàn)電壓變化AV，導(dǎo)致第一位線BL和第二位線/BL之間的電壓差。該電壓變化AV的值取決于初始存儲在單元C中的數(shù)據(jù)，與上文對現(xiàn)有技術(shù)電路所描述的方式相同。取決于單元C中初始存儲的數(shù)據(jù)是邏輯“I”還是邏輯“0”，該電壓變化AV分別為正或負(fù)。相關(guān)時間間隔對應(yīng)于圖IOa和圖IOb中的t3 < t < t4。如果單元C內(nèi)存儲的是邏輯“1”，即單元C內(nèi)初始存儲的電壓處于由全局位線10、/10構(gòu)成的上拉電壓源的電壓的高電壓電平Vbui，則第一位線BL的電壓略微增力卩。圖IOa顯示了這種情形。如果單元C內(nèi)存儲的是邏輯“0”，即單元C內(nèi)初始存儲的電壓處于下拉電壓源所提供的電源電壓A^supply的低電壓電平V■，則第一位線BL的電壓略微降低。圖IOb顯示了這種情形。在時刻t4，下拉背柵控制信號小■被升高到高電壓電平Vnbot，其開啟兩個下拉晶體管M31、M32。于是以與現(xiàn)有技術(shù)讀出放大器情況類似的方式，通過這兩個下拉晶體管M3U M32來放大位線BL、/BL之間的電壓差。在時刻t5，上拉背柵控制信號小-被降低到中間電壓電平V■，其開啟上拉晶體、管M21、M22，但是將其保持在增強(qiáng)模式。下拉晶體管M31、M32和上拉晶體管M21、M22各自作用的組合使讀出放大器飽和，并且根據(jù)電壓變化的初始值A(chǔ)V(正或負(fù))將位線BL、/BL各自的電壓設(shè)置到上拉電壓源的高電壓電平Vbui和下拉電壓源的低電壓電平V-。該操作類似于現(xiàn)有技術(shù)的情況。如果單元C內(nèi)存儲的是邏輯“1”，即單元C內(nèi)初始存儲的電壓V■處于高電壓電平Vbui,則第一位線BL的電壓被上拉到全局位線10、/10的高電壓電平Vbui,同時第二位線/BL的電壓降低到低電源電壓Isupply的低電壓電平V—。圖IOa顯示了這種情形。如果單元C內(nèi)存儲的是邏輯“0”，即單元C內(nèi)初始存儲的電壓V■對應(yīng)于低電源電壓'supply，則第一位線BL的電壓被下拉到低電源電壓 'supply，同時第二位線/BL的電壓被上拉到全局位線10、/10的高電壓電平VBUI。圖IOb顯示了這種情形。圖IOa和圖IOb中的相應(yīng)時間間隔為t5 < t < t6。于是單元C的內(nèi)容被恢復(fù)到其初始值，因?yàn)樽志€WL仍然被激勵，因此單元存取晶體管Mc仍然導(dǎo)通，從而通過第一位線BL將存儲器單元C連接到讀出放大器。兩條位線BL、/BL飽和在CMOS電壓電平，避免任何電流通過讀出放大器。因此數(shù)據(jù)被回寫到存儲器單元C中。在時刻t6，字線WL被停止激勵，即選擇信號被設(shè)置在低電平Vm，從而單元存取晶體管Mc被關(guān)閉。單元內(nèi)容被保護(hù)并且讀出放大器可以被尋址。通過在全局位線10、/10上產(chǎn)生差分信號來執(zhí)行讀取操作，根據(jù)所述次級讀出放大器的特性，所述信號被次級讀出放大器使用，以便讀取數(shù)據(jù)。例如，如果次級讀出放大器將全局位線10、/10設(shè)置在相對較高的阻抗，則差分信號為與全局位線其中之一關(guān)聯(lián)的電壓降。這是在下文中描述且在圖IOa和圖IOb中顯示的示例。或者，如果次級讀出放大器將全局位線10、/10設(shè)置在低阻抗，則差分信號為流過全局位線其中之一的電流。因此，在所描繪的示例中，在時刻丨6，兩條全局位線10、/10被保持在通常等于或略低于Vbui的高電壓電平，但是例如通過所謂的次級讀出放大器(未顯示)切換到比其之前的阻抗高的阻抗。通過圖IOa和圖IOb中顯示的讀出放大器來執(zhí)行兩個讀取操作。第一讀取操作發(fā)生在、和&之間，第二讀取操作發(fā)生在tA,和V之間。但是，讀出放大器可以根據(jù)需要將讀取操作執(zhí)行許多次。在時刻t6之后的時刻tA，下拉背柵控制信號被設(shè)置到高于其之前的高值Vbui的值。該較高的電壓電平能夠?qū)⑾吕w管M31、M32都切換到耗盡模式。由于位線BL、/BL其中之一處于由全局位線10、/10構(gòu)成的上拉電壓源的高電壓Vbui，而另一位線BL、/BL處于低電源電壓Vlsupp1y的低電壓VBll，因此上拉晶體管M21、M22其中之一具有施加到其前柵的低電壓電平，而上拉晶體管M21、M22中的另一個具有施加到其前柵的高電壓電平。由于上拉晶體管M21、M22處于增強(qiáng)模式，因此在其前柵處具有低電壓電平的上拉晶體管處于開啟狀態(tài)，而另一上拉晶體管處于關(guān)閉狀態(tài)。如果第一位線BL的電壓處于高電壓電平Vbui，且第二位線/BL的電壓處于低電壓電平V-，即如果所訪問的單元存儲邏輯“1”，則其前柵連接到第二位線/BL的上拉晶體管M21將導(dǎo)通，另一上拉晶體管M22將截止。如果第一位線BL的電壓處于低電壓電平V-，且第二位線/BL的電壓處于高電壓電平Vbui，即如果所訪問的單元存儲邏輯“0”，則其前柵連接到第一位線BL的上拉晶體管M22將導(dǎo)通，另一上拉晶體管M21將截止。由于兩個下拉晶體管M31、M32都處于耗盡模式且上拉晶體管M21、M22其中之一處于開啟狀態(tài)，取決于上拉晶體管M21、M22中哪一個導(dǎo)通，電流流過第一全局位線IO或者第二位線/10。如圖IOa和圖IOb所示，在扒和tB之間以及在tA,和tB,之間，該電流產(chǎn)生與電流所流過的全局位線關(guān)聯(lián)的電壓降。所述電壓降被次級讀出放大器(未顯示)檢測，并且指示存儲器單元C中所存儲的數(shù)據(jù)。如果單元C中存儲的是邏輯“I”，則電壓降與第一全局位線IO關(guān)聯(lián)。如果單元C中存儲的是邏輯“0”，則電壓降與第二全局位線/10關(guān)聯(lián)。、差分信號基于電流的一種替代方案是將第一全局位線IO和第二全局位線/10保持在低阻抗，并且檢測流過全局位線的電流。在V之后，在時刻V，通過觸發(fā)切換下拉背柵控制信號0■和上拉背柵控制信號^PBe以便關(guān)閉讀出放大器來開始新的循環(huán)。全局位線10、/10被切換到其初始低阻抗。開始新的均衡和預(yù)充電操作。當(dāng)上拉晶體管M21、M22導(dǎo)通時，例如在丨5和t6之間，通過在全局位線10、/10上施加期望信號來在單元C中寫入數(shù)據(jù)。這可以在專用循環(huán)期間或者在上文所述的循環(huán)內(nèi)進(jìn)行。如上文所述，可以通過下拉晶體管M31、M32而不是通過上拉晶體管M21、M22來執(zhí)行預(yù)充電操作。在這種情況下，以下背柵控制信號模式被施加到下拉晶體管M31、M32和上拉晶體管M21、M22。在預(yù)充電操作期間，即在^和^之間，下拉背柵控制信號0■被設(shè)置在高電壓電平Vnmi，從而開啟下拉晶體管M31、M32，同時上拉背柵控制信號0PBe被設(shè)置在高電壓電平VPK；H，從而關(guān)閉上拉晶體管M21、M22。必須在下拉晶體管M31、M32的源極施加期望預(yù)充電電壓，以便將位線BL、/BL預(yù)充電到所述預(yù)充電電平，通常為Vbui/2。在h和t2之間與下拉晶體管M31、M32的源極節(jié)點(diǎn)連接的下拉電壓源的電壓被設(shè)置在預(yù)充電電平，例如VBUI/2，其他時間被保持在低電壓電平
Vbll。通過已經(jīng)描述的控制信號來執(zhí)行其他操作。如上文所述，可以通過上拉晶體管M21、M22而不是通過下拉晶體管M31、M32來執(zhí)行感測操作。在這種情況下，以下背柵控制信號模式被施加到下拉晶體管M31、M32和上拉晶體管M21、M22。在感測操作期間，即在t4和t5之間，上拉背柵控制信號被設(shè)置在低電壓電平VPBa，從而開啟上拉晶體管M21、M22，同時下拉背柵控制信號小_被保持在低電壓電平VNBa，從而將下拉晶體管M31、M32保持在關(guān)閉狀態(tài)。通過已經(jīng)描述的控制信號來執(zhí)行其他操作。如上文所述，傳輸門晶體管可以是下拉晶體管M31、M32，而不是上拉晶體管M21、M22。在這種情況下，以下背柵控制信號模式被施加到下拉晶體管M31、M32和上拉晶體管M21、M22。在讀取操作期間，即在tA和tB之間或者在tA,和tB,之間，上拉背柵控制信號(j5PBe被設(shè)置到低于其之前的低電壓電平Vn^的電壓電平。該較低的電壓電平能夠?qū)⑸侠w管M2UM22都切換到耗盡模式。由于下拉晶體管M31、M32的源極連接到全局位線10、/10，全局位線通常處于充當(dāng)?shù)碗娫措妷旱牡碗妷弘娖絍■，與全局位線其中之一關(guān)聯(lián)的差分信號如上文所述被次級讀出放大器檢測和利用。通過已經(jīng)描述的控制信號來執(zhí)行其他操作。實(shí)際上設(shè)置在上拉晶體管之間的均衡晶體管在本發(fā)明的四個上述實(shí)施例中，均衡晶體管M50為N-MOS型晶體管，均衡控制信號4)EQl被相應(yīng)地控制。如上文所述，通過互補(bǔ)N-MOS和P-MOS晶體管來實(shí)現(xiàn)功能。因此，讀出放大器的全部子功能可以被交換到相反類型的晶體管。例如，可以使用P溝道器件或N溝道器件來進(jìn)行位線BL、/BL的均衡。
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在一優(yōu)選實(shí)施例中，均衡晶體管M50為P-MOS晶體管。如圖11所示，P-MOS均衡晶體管M50則可以實(shí)際上設(shè)置在兩個P-MOS型上拉晶體管M21、M22之間。換言之，均衡晶體管M50的溝道設(shè)置在兩個上拉晶體管M21、M22的漏極之間。因此不需要除讀出放大器的兩個CMOS反相器所占用的面積以外的額外面積，就可以提供均衡晶體管M50。進(jìn)一步，均衡晶體管M50可以是至少具有第一控制柵和第二控制柵的多柵晶體管，所述第一控制柵和第二控制柵連接在一起，以便獲得更大的跨導(dǎo)，導(dǎo)致更快的均衡操作。設(shè)置在全局位線10、/10之間的均衡晶體管可以將均衡晶體管設(shè)置在全局位線10、/10之間，而不是設(shè)置在第一位線BL和第二位線/BL之間。在第四實(shí)施例的情況下，圖12顯示了這種情形。均衡晶體管M50因此對全局位線10、/10執(zhí)行均衡，而不是對位線BL、/BL執(zhí)行均衡。因此，相同的均衡晶體管M50可以對共享相同的全局位線10、/10的所有讀出放大器執(zhí)行均衡。此外，均衡晶體管M50不再涉及特殊的讀出放大器，并且可以是驅(qū)動全局位線10、/10的上層電路(upper hierarchical circuit)的一部分。因此，均衡晶體管M50可以根據(jù)設(shè)計方便來設(shè)置，優(yōu)選地設(shè)置在重復(fù)讀出放大器組(repetitive sense amplifierbank)的外部。由于均衡晶體管M50不再設(shè)置在讀出放大器電路內(nèi)，因此可以為均衡晶體管M50選擇P-MOS器件或者N-MOS器件。此外，讀出放大器可以更小。因此，位線BL、/BL沒有被任何均衡晶體管直接短路。均衡發(fā)生在全局位線10、/IO之間，并且通過傳輸門晶體管傳播到位線BL、/BL0在均衡和預(yù)充電操作期間，全局位線10、/10被設(shè)置到期望預(yù)充電電壓。在第一和第二實(shí)施例中，通過選擇信號Yde。使專用傳輸門晶體管M71、M72導(dǎo)通。在均衡和預(yù)充電操作完成之后，傳輸門晶體管M71、M72被關(guān)閉。在第三和第四實(shí)施例中，傳輸門晶體管由上拉或下拉晶體管M21、M22、M31、M32構(gòu)成。傳輸門晶體管通過其背控制柵的各自的電壓切換到耗盡模式。在完成均衡和預(yù)充電之后，由上拉或下拉晶體管M21、M22、M31、M32構(gòu)成的傳輸門晶體管通過其背控制柵返回到增強(qiáng)模式。事實(shí)上，由于傳輸門晶體管的柵極和其源極之間沒有信號，因此傳輸門晶體管被關(guān)閉。其他操作與在第三和第四實(shí)施例中描述的相同。包括多個存儲器單元的半導(dǎo)體存儲器
根據(jù)本發(fā)明的第三方面，圖13中顯示了結(jié)合有存儲器單元陣列122和至少一個根據(jù)本發(fā)明的第一方面的讀出放大器的半導(dǎo)體存儲器120。所顯示的存儲器單元陣列122在其兩個相對側(cè)具有根據(jù)本發(fā)明的第一方面的讀出放大器的組124。存儲器單元陣列122的第三側(cè)具有行譯碼器126。優(yōu)選地，該半導(dǎo)體存儲器120為動態(tài)隨機(jī)存取存儲器(DRAM)，但是也可以是任意 其他類型的存儲器，例如靜態(tài)隨機(jī)存取存儲器(SRAM)。
權(quán)利要求
1.一種用于感測存儲器單元陣列的多個存儲器単元(C)中存儲的數(shù)據(jù)的差分讀出放大器，包括 第一 CMOS反相器，其具有連接到第一位線(BL)的輸出端和連接到與所述第一位線互補(bǔ)的第二位線(/BL)的輸入端， 第二 CMOS反相器，其具有連接到所述第二位線(/BL)的輸出端和連接到所述第一位線(BL)的輸入端， 每個CMOS反相器包括 具有漏極和源極的上拉晶體管(M21，M22)，以及 具有漏極和源極的下拉晶體管(M31，M32)， 每個CMOS反相器的上拉晶體管(M21，M22)和下拉晶體管(M31，M32)具有公共漏極， 其特征在干， 所述下拉晶體管(M31，M32)的源極電耦合并連接到下拉電壓源，在所述下拉晶體管(M31, M32)的源極與所述下拉電壓源之間不存在中間晶體管，或者 所述上拉晶體管(M21，M22)的源極電耦合并連接到上拉電壓源，在所述上拉晶體管(M2LM22)的源極與所述上拉電壓源之間不存在中間晶體管；以及 其中所述上拉晶體管(M21，M22)和所述下拉晶體管(M31，M32)為至少具有第一控制柵和第二控制柵的多柵晶體管，以及其中 所述上拉晶體管(M21，M22)的第二控制柵被上拉第二控制信號(小-)驅(qū)動， 所述下拉晶體管(M31，M32)的第二控制柵被下拉第二控制信號(￠-)驅(qū)動。
2.根據(jù)權(quán)利要求I所述的用于感測存儲器單元陣列的多個存儲器単元(C)中存儲的數(shù)據(jù)的差分讀出放大器，其中在包括通過絕緣層與基底襯底隔開的半導(dǎo)體材料薄層的絕緣體上半導(dǎo)體襯底上制造所述差分讀出放大器，以及其中所述第二控制柵為形成在絕緣層下方的基底襯底中的背控制柵。
3.根據(jù)權(quán)利要求I所述的用于感測存儲器單元陣列的多個存儲器単元(C)中存儲的數(shù)據(jù)的差分讀出放大器，其中所述晶體管為具有獨(dú)立雙柵的FinFET器件。
4.根據(jù)權(quán)利要求I至3中任一項(xiàng)所述的用于感測存儲器單元陣列的多個存儲器單元(C)中存儲的數(shù)據(jù)的差分讀出放大器，進(jìn)ー步包括均衡晶體管(M50)，所述均衡晶體管(M50)的源極和漏極分別耦合到所述第一位線和第二位線(BL，/BL)其中之一。
5.根據(jù)權(quán)利要求4所述的用于感測存儲器單元陣列的多個存儲器単元(C)中存儲的數(shù)據(jù)的差分讀出放大器，其中所述均衡晶體管(M50)為至少具有連接到一起的第一控制柵和第二控制柵的多柵晶體管。
6.根據(jù)權(quán)利要求4至5中任一項(xiàng)所述的用于感測存儲器單元陣列的多個存儲器単元(C)中存儲的數(shù)據(jù)的差分讀出放大器，其中所述均衡晶體管(M50)為實(shí)際上設(shè)置在所述上拉晶體管(M21，M22)之間的P-MOS型晶體管。
7.根據(jù)權(quán)利要求I至6中任一項(xiàng)所述的用于感測存儲器單元陣列的多個存儲器單元(C)中存儲的數(shù)據(jù)的差分讀出放大器，所述差分讀出放大器具有被設(shè)置為分別耦合到所述第一位線和第二位線(BL，/BL)的一對預(yù)充電晶體管，以便將所述第一位線和第二位線(BL，/BL)預(yù)充電到預(yù)充電電壓，其中所述預(yù)充電晶體管由所述上拉晶體管(M21，M22)或所述下拉晶體管(M31，M32)構(gòu)成。
8.根據(jù)權(quán)利要求I至7中任一項(xiàng)所述的用于感測存儲器單元陣列的多個存儲器単元(C)中存儲的數(shù)據(jù)的差分讀出放大器，具有一對傳輸門晶體管，該對傳輸門晶體管被設(shè)置成將所述第一位線和第二位線(BL，/BL)連接到第一全局位線和第二全局位線(10，/10)，以便分別在所述第一位線和第二位線(BL，/BL)與所述第一全局位線和第二全局位線(10，/10)之間傳遞數(shù)據(jù),其中 所述傳輸門晶體管由所述上拉晶體管(M21，M22)構(gòu)成，以及 所述下拉晶體管(M31，M32)的源極電耦合并連接到下拉電壓源，在所述下拉晶體管(M31, M32)的源極與所述下拉電壓源之間不存在中間晶體管。
9.根據(jù)權(quán)利要求I至7中任一項(xiàng)所述的用于感測存儲器單元陣列的多個存儲器単元(C)中存儲的數(shù)據(jù)的差分讀出放大器，具有一對傳輸門晶體管，該對傳輸門晶體管被設(shè)置成將所述第一位線和第二位線(BL，/BL)連接到第一全局位線和第二全局位線(10，/10)，以便分別在所述第一位線和第二位線(BL，/BL)與所述第一全局位線和第二全局位線(10，/10)之間傳遞數(shù)據(jù),其中 所述傳輸門晶體管由所述下拉晶體管(M31，M32)構(gòu)成，以及 所述上拉晶體管(M21，M22)的源極電耦合并連接到上拉電壓源，在所述上拉晶體管(M21, M22)的源極與所述上拉電壓源之間不存在中間晶體管。
10.根據(jù)權(quán)利要求I至6中任一項(xiàng)所述的用于感測存儲器單元陣列的多個存儲器単元(C)中存儲的數(shù)據(jù)的差分讀出放大器，進(jìn)ー步包括一對預(yù)充電晶體管(M61，M62)，其中所述預(yù)充電晶體管(M61，M62)為至少具有連接到一起的第一控制柵和第二控制柵的多柵晶體管。
11.根據(jù)權(quán)利要求I至7中任一項(xiàng)所述的用于感測存儲器單元陣列的多個存儲器単元(C)中存儲的數(shù)據(jù)的差分讀出放大器，進(jìn)ー步包括一對傳輸門晶體管(M71，M72)，其中所述預(yù)充電晶體管(M71，M72)為至少具有連接到一起的第一控制柵和第二控制柵的多柵晶體管。
12.一種用于控制根據(jù)權(quán)利要求I至9中任一項(xiàng)所述的差分讀出放大器以執(zhí)行對位線(BL，/BL)預(yù)充電、感測和回寫存儲器單元陣列的多個存儲器単元(C)中存儲的數(shù)據(jù)的操作的方法， 其中為了改變所述差分讀出放大器所執(zhí)行的操作，改變所述上拉第二控制信號(^PBe)和/或所述下拉第二控制信號(￠-)。
13.根據(jù)權(quán)利要求12所述的方法，其中在預(yù)充電操作期間，低的上拉第二控制信號(^pbg)被施加到所述上拉晶體管(M21，M22)的第二控制柵上，以使所述上拉晶體管(M21，M22)導(dǎo)通，低的下拉第二控制信號(￠-)被施加到所述下拉晶體管(M31，M32)的第二控制柵上，以使所述下拉晶體管(M31，M32)不導(dǎo)通。
14.根據(jù)權(quán)利要求12所述的方法，其中在預(yù)充電操作期間，高的上拉第二控制信號(^pbg)被施加到所述上拉晶體管(M21，M22)的第二控制柵上，以使所述上拉晶體管(M21，M22)不導(dǎo)通，高的下拉第二控制信號(￠-)被施加到所述下拉晶體管(M31，M32)的第二控制柵上，以使所述下拉晶體管(M31，M32)導(dǎo)通。
15.根據(jù)權(quán)利要求12至14中任一項(xiàng)所述的方法，其中在感測操作期間，高的下拉第二控制信號(￠-)被施加到所述下拉晶體管(M31，M32)的第二控制柵上，以使所述下拉晶體管(M31，M32)導(dǎo)通，高的上拉第二控制信號(￠-)被施加到所述上拉晶體管(M21，M22)的第二控制柵上，以使所述上拉晶體管(M21，M22)不導(dǎo)通。
16.根據(jù)權(quán)利要求12至14中任一項(xiàng)所述的方法，其中在感測操作期間，低的下拉第二控制信號(￠-)被施加到所述下拉晶體管(M31，M32)的第二控制柵上，以使所述下拉晶體管(M31，M32)不導(dǎo)通，低的上拉第二控制信號(小-)被施加到所述上拉晶體管(M21，M22)的第二控制柵上，以使所述上拉晶體管(M21，M22)導(dǎo)通。
17.根據(jù)權(quán)利要求12至16中任一項(xiàng)所述的方法，其中在回寫操作期間，低的上拉第二控制信號(^PBe)被施加到所述上拉晶體管(M21，M22)的第二控制柵上，以使所述上拉晶體管(M21，M22)導(dǎo)通，高的下拉第二控制信號(￠-)被施加到所述下拉晶體管(M31，M32)的第二控制柵上，以使所述下拉晶體管(M31，M32)導(dǎo)通。
18.一種用于控制根據(jù)權(quán)利要求8所述的差分讀出放大器以執(zhí)行讀取操作的方法，其中高的下拉第二控制信號被施加到所述下拉晶體管(M31，M32)的第二控制柵上，以使所述下拉晶體管(M31，M32)切換到耗盡模式。
19.一種用于控制根據(jù)權(quán)利要求9所述的差分讀出放大器以執(zhí)行讀取操作的方法，其中低的上拉第二控制信號(^pbc)被施加到所述上拉晶體管(M21，M22)的第二控制柵上，以使所述上拉晶體管(M21，M22)切換到耗盡模式。
20.一種結(jié)合有存儲器單元陣列(122)的半導(dǎo)體存儲器(120)，其特征在于，所述半導(dǎo)體存儲器(120)包括至少ー個根據(jù)權(quán)利要求I至11中任一項(xiàng)所述的差分讀出放大器。
全文摘要
本發(fā)明涉及一種不具有開關(guān)晶體管的差分讀出放大器，這種用于感測存儲器單元陣列的多個存儲器單元(C)中存儲的數(shù)據(jù)的差分讀出放大器包括第一CMOS反相器，其具有連接到第一位線(BL)的輸出端和連接到與所述第一位線互補(bǔ)的第二位線(/BL)的輸入端；第二CMOS反相器，其具有連接到所述第二位線(/BL)的輸出端和連接到所述第一位線(BL)的輸入端，每個CMOS反相器包括上拉晶體管(M21，M22)和下拉晶體管(M31，M32)，其中所述上拉晶體管(M21，M22)或者所述下拉晶體管(M31，M32)的源極電耦合并連接到上拉電壓源或者下拉電壓源，在所述晶體管的源極與所述電壓源之間不存在中間晶體管。
文檔編號G11C7/06GK102760472SQ201210124228
公開日2012年10月31日 申請日期2012年4月25日 優(yōu)先權(quán)日2011年4月26日
發(fā)明者R·特維斯, R·費(fèi)朗 申請人:Soitec公司