專利名稱：：靜態(tài)隨機存取存儲器裝置及其存取方法
技術(shù)領(lǐng)域：
：本發(fā)明有關(guān)于靜態(tài)隨機存取存儲器，尤其涉及能夠防止產(chǎn)生穩(wěn)定性問題的靜態(tài)隨機存取存儲器，例如防止寫操作時產(chǎn)生靜態(tài)噪聲容限(noisemargin)問題。
背景技術(shù)：
：當前在半導體和電子エ業(yè)中傾向于制作更小、更快且消耗更少電力的存儲器裝置。這些傾向的ー個原因是生產(chǎn)相對更小巧且便攜的個人裝置有賴于電池電力。此外，為了更小巧且便攜，個人裝置也需要増加內(nèi)存及更強的計算能力與更快的計算速度。鑒于所有這些傾向，在エ業(yè)中有ー個不斷増加的要求，即要求利用更小巧、更快且更低電力功耗的存儲器単元和晶體管提供存儲器裝置的核心功能。例如半導體存儲器可以劃分為易失性隨機存取存儲器(RandomAccessMemories,RAM)或非易失性只讀存儲器(ReadOnlyMemories,ROM),其中RAM可以是靜態(tài)隨機存取存儲器(SRAM)或動態(tài)隨機存取存儲器(DRAM)，主要不同在于它們存儲位狀態(tài)(state)的方式。舉例來說，對于ー個SRAM，每個存儲器單元包括實現(xiàn)雙穩(wěn)鎖存器(bistablelatch)的基于晶體管(transistor-based)的電路,雙穩(wěn)鎖存器有賴于晶體管増益及正反饋(例如加強)以便其能夠只假設(shè)兩個可能的狀態(tài)中的ー個，也就是開(狀態(tài)I)或關(guān)(狀態(tài)2)。僅能通過利用電壓或其它外部刺激(stimuli)程序化鎖存器或引發(fā)(induce)鎖存器從ー個狀態(tài)改變?yōu)榱愆`個狀態(tài)。由于寫入到存儲器単元中的狀態(tài)將被保留直到對存儲器単元再程序化，因此這樣的措施可以滿足存儲器単元的需要。另ー方面，DRAM實現(xiàn)ー電容器，充電或放電該電容器以儲存單元的開(狀態(tài)I)或關(guān)(狀態(tài)2)。然而隨著電容器放電，必須周期性地更新DRAM。并且，一般來說，雙穩(wěn)鎖存器在兩個狀態(tài)之間的切換比對電容器充電或放電所花費的時間快得多。SRAM是可以滿足特定應用類型的ー種存儲器類型。
發(fā)明內(nèi)容為了解決存儲器単元的邏輯狀態(tài)因半導體エ藝改變而產(chǎn)生穩(wěn)定性的問題，本發(fā)明提出靜態(tài)隨機存取存儲器裝置及其存取方法。本發(fā)明還掲示了一種靜態(tài)隨機存取存儲器裝置，包括存儲器単元，耦接于讀字線、寫字線、讀位線、寫位線及互補寫位線；以及復用単元，耦接于所述讀位線、所述寫位線及所述互補寫位線，當來自數(shù)據(jù)驅(qū)動器的輸入信號未選擇所述存儲器單元以寫入而所述讀字線被觸發(fā)時，將第一邏輯電壓和第二邏輯電壓分別應用至所述寫位線與所述互補寫位線，其中所述第一邏輯電壓和所述第二邏輯電壓代表來自所述存儲器単元中儲存的邏輯狀態(tài)，其中所述第一邏輯電壓與所述第二邏輯電壓相反。本發(fā)明還掲示了一種靜態(tài)隨機存取存儲器裝置的存取方法，其中所述靜態(tài)隨機存取存儲器裝置包括存儲器単元，所述存儲器単元耦接于讀字線、寫字線、讀位線、寫位線及互補寫位線，所述方法包括在第一時間間隔內(nèi)觸發(fā)所述讀字線；在所述第ー時間間隔內(nèi)，將第一邏輯電壓與第二邏輯電壓分別應用至所述寫位線與所述互補寫位線，其中所述第一邏輯電壓與所述第二邏輯電壓代表來自數(shù)據(jù)驅(qū)動器的輸入信號；以及在所述第一時間間隔內(nèi)觸發(fā)所述寫字線，以將所述寫位線上的所述第一邏輯電壓與所述互補寫位線上的所述第ニ邏輯電壓寫入所述存儲器単元。通過利用字線驅(qū)動單元首先觸發(fā)讀字線，繼而觸發(fā)寫字線，從而使得存儲器単元中的邏輯狀態(tài)不會因半導體エ藝的改變而失真。圖I是SRAM的一個實施例的示意圖。圖2是SRAM的另ー個實施例的圖示。圖3是根據(jù)本發(fā)明說明SRAM的讀周期的時序圖。圖4是根據(jù)本發(fā)明說明SRAM的寫周期的時序圖。圖5是SRAM的另ー個實施例的示意圖。圖6是SRAM的另ー個實施例的示意圖。具體實施例方式說明書后續(xù)描述為實施本發(fā)明的較佳實施方式，但是該描述為說明本發(fā)明之一般原則為目的，并非用以限定本發(fā)明的范圍。本發(fā)明的保護范圍當視前附權(quán)利要求所界定者為準。圖I是SRAM100A的一個實施例的示意圖，SRAM100A主要包括存儲器單元BCl和BC2、寫位線(bitline)WBLl和WBL2、互補(complementary)寫位線_11和ゅ7〗/.2、讀位線RBLl和RBL2、讀字線RWL、寫字線WffL及字線驅(qū)動單元10。每個存儲器單元BCl(也稱第一存儲器単元)和存儲器単元BC2(也稱第二存儲器単元)能夠儲存一位的邏輯狀態(tài)，其中存儲器單元BCl包括晶體管MfM8，存儲器単元BC2包括晶體管M9M16，且存儲器単元BCl和BC2還可作為8TSRAM存儲器單元。晶體管Ml包括第一端、第二端及控制端，其中第一端耦接于寫位線WBLl(也稱第一寫位線)，第二端耦接于節(jié)點NI，控制端耦接于寫字線WWL。晶體管M2包括第一端、第二端及控制端，其中第一端耦接于電源電壓Vdd，第二端耦接于節(jié)點NI，控制端耦接于節(jié)點N2。晶體管M3包括第一端、第二端及控制端，其中第一端耦接于節(jié)點NI，第二端耦接于接地電壓Gnd,控制端I禹接于節(jié)點N2。晶體管M4包括弟一端、弟_■端及控制端，其中弟一端I禹接于電源電壓Vdd，第二端耦接于節(jié)點N2，控制端耦接于節(jié)點NI。晶體管M5包括第一端、第二端及控制端，其中第一端耦接于節(jié)點N2，第二端耦接于接地電壓Gnd，控制端耦接于節(jié)點NI。晶體管M6包括第一端、第二端及控制端，其中第一端耦接于節(jié)點N2，第二端耦接于互補寫位線_(也稱第一互補寫位線)，控制端耦接于寫字線WWL。連接晶體管M2M5實施ー鎖存器以儲存一位的狀態(tài)。晶體管M7包括第一端、弟~■端及控制端，其中弟一端f禹接于晶體管M8,弟_■端I禹接于接地電壓Gnd,控制端I禹接于節(jié)點N2。晶體管M8包括第一端、第二端及控制端，其中第一端耦接于讀位線RBLl(也稱第一讀位線)，第二端耦接于晶體管M7，控制端耦接于讀字線RWL。例如，晶體管M2和M3實現(xiàn)一反相器(inverter)，晶體管M4和M5實現(xiàn)另一反相器，且晶體管M2M5可作為鎖存器。晶體管M9包括第一端、第二端及控制端，其中第一端耦接于寫位線WBL2(也稱第ニ寫位線)，第二端耦接于節(jié)點N3，控制端耦接于寫字線WWL。晶體管MlO包括第一端、第~■端及控制端，其中弟一端f禹接于電源電壓Vdd,弟_■端I禹接于節(jié)點N3,控制端I禹接于節(jié)點N4。晶體管Mll包括第一端、第二端及控制端，其中第一端耦接于節(jié)點N3，第二端耦接于接地電壓Gnd,控制端I禹接于節(jié)點N4。晶體管Ml2包括弟一端、弟_■端及控制端，其中弟一端耦接于電源電壓Vdd，第二端耦接于節(jié)點N4，控制端耦接于節(jié)點N3。晶體管M13包括第一端、第二端及控制端，其中第一端耦接于節(jié)點N4，第二端耦接于接地電壓Gnd，控制端耦接于節(jié)點N3。晶體管M14包括第一端、第二端及控制端，其中第一端耦接于節(jié)點N4，第二端耦接于互補寫位線^ZI(也稱第二互補寫位線)，控制端耦接于寫字線WWL。連接晶體管Μ1(ΓΜ13實施ー鎖存器以儲存一位的狀態(tài)。晶體管Μ15包括第一端、弟~■端及控制端，其中弟一端f禹接于晶體管M16,弟_■端I禹接于接地電壓Gnd,控制端奉禹接于節(jié)點N4。晶體管M16包括第一端、第二端及控制端，其中第一端耦接于讀位線RBL2(也稱第二讀位線)，第二端耦接于晶體管M15，控制端耦接于讀字線RWL。例如，晶體管MlO和Mll實現(xiàn)一反相器，晶體管M12和M13實現(xiàn)另一反相器，且晶體管Μ1(ΓΜ13可作為鎖存器。如下論述在讀周期中存儲器單元BCl的運作。首先,觸發(fā)(activate)讀字線RWL,例如將讀字線RWL拉至邏輯高(即電源電壓Vdd)，根據(jù)儲存在鎖存器(即晶體管M2M5)中的狀態(tài)，將讀位線RBLl保持在邏輯高或拉至邏輯低(即接地電壓Gnd)。例如，當存儲器單元BCl中儲存的邏輯狀態(tài)是邏輯高時(即節(jié)點NI上的邏輯電壓等級是在邏輯高且節(jié)點N2上的邏輯電壓等級在邏輯低)，則讀位線RBLl保持在邏輯高。反之，當存儲器単元BCl中儲存的邏輯狀態(tài)是邏輯低時(即節(jié)點NI上的邏輯電壓等級在邏輯低且節(jié)點N2上的邏輯電壓等級在邏輯高)，則讀位線RBLl被拉至邏輯低。存儲器単元BC2與存儲器単元BCl在讀周期中的運作相似，此處為簡潔不再贅述。如下論述在寫周期中存儲器単元BCl的運作。首先，將寫位線WBLl和互補寫位線_分別拉至邏輯高和邏輯低，之后字線驅(qū)動単元10觸發(fā)寫字線WffL(即將寫字線WffL拉至邏輯高)。相應地，導通晶體管Ml和M6，且將節(jié)點NI和節(jié)點N2分別拉至邏輯高和邏輯低，即由晶體管M215構(gòu)成的鎖存器儲存一位的邏輯“I”。反之，當寫位線WBLl和互補寫位線尿分別拉至邏輯低和邏輯高時，節(jié)點NI和節(jié)點Ν2分別拉至邏輯低和邏輯高，即由晶體管Μ2Μ5構(gòu)成的鎖存器儲存一位的邏輯“O”。由于在觸發(fā)寫字線WffL寫入存儲器單元BCl期間，存儲器單元BC2的WffL也被觸發(fā)，而寫位線WBL2和互補寫位線拉至邏輯高，因此儲存在存儲器単元BC2中的邏輯狀態(tài)可能會因半導體エ藝改變(processvariation)而失真(即穩(wěn)定性問題，比如靜態(tài)噪聲容限問題)。圖2是SRAM的另ー個實施例的圖示。如圖所示，SRAM100B與圖I中所示的SRAM100A相似,不同之處僅在于所增加的兩個復用(multiplexing)單元MUAl和MUA2,用于防止寫操作導致的穩(wěn)定性問題。存儲器単元BCl和BC2的組件和連接與圖I中所示相似，此處為簡潔不再贅述。復用單元MUAl(也稱第一復用單元)耦接于寫位線WBL1、互補寫位線WIJTl、讀位線RBLl和選擇信號SEL1，且復用単元MUA2(也稱第二復用單元)耦接于寫位線WBL2、互補寫位線'·7/.2、讀位線RBL2和選擇信號SEL2。復用單元MUAl將寫位線WBLl和互補寫位線·保持在相反的邏輯電壓等級，同理，復用單元MUA2將寫位線WBL2和互補寫位線保持在相反的邏輯電壓等級。此外，復用單元MUAl根據(jù)輸入信號DINl或者存儲器単元BCl中儲存的邏輯狀態(tài)決定寫位線WBLl和互補寫位線·的邏輯電壓等級，其中輸入信號DINl代表來自另ー數(shù)據(jù)驅(qū)動器(圖中未示)的邏輯狀態(tài)。相似地，復用單元MUA2根據(jù)輸入信號DIN2或者存儲器単元BC2儲存的邏輯狀態(tài)決定寫位線WBL2和互補寫位線的邏輯電壓等級，其中輸入信號DIN2代表來自ー個數(shù)據(jù)驅(qū)動器(圖中未示)的邏輯狀態(tài)。圖3是根據(jù)本發(fā)明說明SRAM的讀周期的時序圖。如下ー并參照圖2和圖3論述SRAM100B的詳細運作。在讀周期RC期間，字線驅(qū)動單元10(如圖I和圖2所示)觸發(fā)(即拉高)讀字線RWL，之后根據(jù)存儲器単元BCl中儲存的邏輯狀態(tài)將讀位線RBLl保持在邏輯高或拉至邏輯低，且根據(jù)存儲器単元BC2中儲存的邏輯狀態(tài)將讀位線RBL2保持在邏輯高或拉至邏輯低。例如，觸發(fā)讀字線RWL之后，當存儲器単元BCl中所儲存的邏輯狀態(tài)為邏輯低(即節(jié)點NI的邏輯電壓等級為邏輯低且節(jié)點N2的邏輯電壓等級為邏輯高)且存儲器単元BC2中所儲存的邏輯狀態(tài)為邏輯高時(即節(jié)點N3的邏輯電壓等級為邏輯高且節(jié)點N4的邏輯電壓等級為邏輯低)，則將讀位線RBLl拉至邏輯低且讀位線RBL2保持在邏輯高，如圖3所示。另ー種情況，當存儲器単元BCl中所儲存的邏輯狀態(tài)為邏輯高(即節(jié)點NI的邏輯電壓等級為邏輯高且節(jié)點N2的邏輯電壓等級為邏輯低)且存儲器単元BC2中所儲存的邏輯狀態(tài)為邏輯低時(即節(jié)點N3的邏輯電壓等級為邏輯低且節(jié)點N4的邏輯電壓等級為邏輯高)，將讀位線RBLl保持在邏輯高且讀位線RBL2拉至邏輯低。而且，若讀位線RBLl和RBL2均保持在邏輯高，則存儲器単元BCl和BC2中所儲存的邏輯狀態(tài)均為邏輯高。此外，若讀位線RBLl和RBL2均被拉至邏輯低，則存儲器単元BCl和BC2中所儲存的邏輯狀態(tài)均為邏輯低。圖4是根據(jù)本發(fā)明說明SRAM的寫周期的時序圖。如下ー并參照圖2和圖4論述SRAM100B的詳細運作。在寫入存儲器單元BC2的寫周期WC期間，字線驅(qū)動單元10則于第一時間間隔內(nèi)觸發(fā)讀字線RWL，且字線驅(qū)動單元10接著在第一時間間隔中的第二時間間隔內(nèi)觸發(fā)寫字線WWL，以將輸入信號DIN2寫入存儲器単元BC2。當分別觸發(fā)和撤消(deactivate)選擇信號SELl和SEL2吋，復用單元MUAl根據(jù)存儲器單元BCl中儲存的邏輯狀態(tài)決定寫位線WBLl和互補寫位線·ヒ的邏輯電壓等級，且復用単元MUA2根據(jù)輸入信號DIN2決定寫位線WBL2和互補寫位線上的邏輯電壓等級。特定地，字線驅(qū)動単元10在寫周期WC期間首先觸發(fā)讀字線RWL，當存儲器単元BCl中儲存的邏輯狀態(tài)為邏輯低時，將讀位線RBLl拉至邏輯低，且復用単元MUAl相應地將寫位線WBLl和互補寫位線_分別拉至邏輯低和邏輯高。反之，若存儲器単元BCl中儲存的邏輯狀態(tài)為邏輯高，則復用単元MUAl將寫位線WBLl和互補寫位線_分別拉至邏輯高和邏輯低。也就是，當存儲器単元BCl中儲存的邏輯狀態(tài)為邏輯低吋，寫位線WBLl會被拉至邏輯低，且當存儲器單元BCl中儲存的邏輯狀態(tài)為邏輯高時，寫位線WBLl會被拉至邏輯高，也就是說，復用単元MUAl將第一邏輯電壓(即存儲器単元BCl中儲存的邏輯狀態(tài))輸出至讀位線RBL1，且復用單元將讀位線RBLl上的第一邏輯電壓反饋至寫位線WBL1，且將與寫位線WBLl相反的邏輯電壓(即第二邏輯電壓)應用至互補寫位線·i,也就是根據(jù)RBLl的邏輯狀態(tài)保持BCl中儲存的邏輯狀態(tài)。同時，由于觸發(fā)了選擇信號SEL2,因此當輸入信號DIN2代表低邏輯狀態(tài)時，復用単元MUA2分別將寫位線WBL2和互補寫位線拉至邏輯低和邏輯高，也就是說，寫位線WBL2的邏輯狀態(tài)(即第三邏輯電壓)和互補寫位線:^的邏輯狀態(tài)(即第四邏輯電壓)代表來自料驅(qū)動器的輸入信號DIN2。反之，若輸入信號DIN2代表高邏輯狀態(tài)，復用單元MUA2則將寫位線WBL2和互補寫位線分別拉至邏輯高和邏輯低。接著，字線驅(qū)動單元10觸發(fā)寫字線WWL，導通晶體管M9和M14，將節(jié)點N3和N4分別拉至邏輯高和邏輯低，即輸入信號DIN2代表寫入存儲器単元BC2的高邏輯狀態(tài)，也就是說，寫位線WBL2上的第三邏輯電壓邏輯高(邏輯高)和互補寫位線上的第四邏輯電壓邏輯低(邏輯低)被寫入至存儲器単元BC2。當觸發(fā)寫字線WffL吋，導通晶體管Ml和M6，由于寫位線WBLl和互補寫位線WT分別為邏輯低和邏輯高且節(jié)點NI和節(jié)點N2分別為邏輯低和邏輯高，因此存儲器単元BCl中儲存的邏輯狀態(tài)保持在邏輯低，也就是說，存儲器単元BCl中儲存的低邏輯狀態(tài)由寫位線WBLl上的第三邏輯電壓(邏輯低)和互補寫位線上的第四邏輯電壓(邏輯高)所保持。然后，字線驅(qū)動単元10依次撤消(即拉低)寫字線WffL及讀字線RWL，以及接著撤消選擇信號SEL2。在寫周期WC結(jié)束之前，讀位線RBLl和RBL2均被拉至邏輯高，于是復用単元MUAl將寫位線WBLl和互補寫位線HIi分別拉至邏輯高和邏輯低，且復用単元MUA2將寫位線WBL2和互補寫位線分別拉至邏輯高和邏輯低。相似地，在存儲器単元BCl的寫周期WC內(nèi)，當分別觸發(fā)和撤消選擇信號SELl和SEL2吋，復用單元MUAl根據(jù)輸入信號DINl決定寫位線WBLl和互補寫位線·上的電壓等級，且復用単元MUA2根據(jù)存儲器単元BC2中儲存的邏輯狀態(tài)決定寫位線WBL2和互補寫位線^Ζ上的電壓等級。SRAM100Β在寫入存儲器單元BCl與寫入存儲器單元BC2的寫周期WC內(nèi)的詳細運作相似，此處為簡潔不再贅述。也就是說，當由輸入信號選擇存儲器單元BC1/BC2以寫入時，則由相應的復用單元將未選擇的存儲器單元BC2/BC1中儲存的邏輯狀態(tài)保持住，其中輸入信號代表來自數(shù)據(jù)驅(qū)動器的邏輯狀態(tài)。因此，儲存在未選擇的存儲器単元BC2/BC1中的邏輯狀態(tài)不會因半導體エ藝改變而失真。需要注意的是，由于復用単元MUAl和MUA2能夠防止在寫周期內(nèi)的半導體エ藝改變而導致的失真，因此，字線驅(qū)動単元10通過利用電源電壓Vdd或高于電源電壓Vdd的電壓觸發(fā)寫字線WWL，由此提高寫入的寫速度和成功率。圖5是SRAM的另ー個實施例的示意圖。如圖所示，SRAM100C與圖2中的SRAM100Β相似,不同之處僅在于復用單元MUBl由反相器INVl和兩個三態(tài)(tri-state)緩沖器TRBl和TRB2實現(xiàn)，且復用單元MUB2由反相器INV4和兩個三態(tài)緩沖器TRB3和TRB4實現(xiàn)。反相器INVl包括輸入端和輸出端，其中輸入端耦接于互補寫位線·^，輸出端耦接于寫位線WBLl。三態(tài)緩沖器TRBl包括輸入端、輸出端和控制端，其中輸入端耦接于讀位線RBL1，輸出端耦接于互補寫位線·且控制端耦接于選擇信號SEL1。三態(tài)緩沖器TRB2包括輸入端、輸出端和控制端，其中輸入端耦接于輸入信號DIN1，輸出端耦接于互補寫位線_且控制端耦接于選擇信號SEL1，其中輸入信號DINl代表數(shù)據(jù)驅(qū)動器的邏輯狀態(tài)。當輸入信號DINl未選擇存儲器單元BCl以寫入?yún)?，則分別使能(enable)和禁用(disable)三態(tài)緩沖器TRBl與三態(tài)緩沖器TRB2，且輸入信號DINl選擇存儲器單元BCl以寫入時，則分別禁用和使能三態(tài)緩沖器TRBl與三態(tài)緩沖器TRB2。反相器INV4包括輸入端和輸出端，其中輸入端耦接于互補寫位線研^，輸出端耦接于寫位線WBL2。三態(tài)緩沖器TRB3包括輸入端、輸出端和控制端，其中輸入端耦接于讀位線RBL2，輸出端耦接于互補寫位線JF5Z2且控制端耦接于選擇信號SEL2。三態(tài)緩沖器TRB4包括輸入端、輸出端和控制端，其中輸入端耦接于輸入信號DIN2，輸出端耦接于互補寫位線兩^且控制端耦接于選擇信號SEL2。SRAM100C與圖2中所示的SRAM100B在讀周期RC內(nèi)的詳細運作是相似的，此處為簡潔不再贅述。如下參考圖4和圖5論述在寫周期中SRAM100C的詳細運作。首先，字線驅(qū)動単元10(如圖I和圖2所示)在寫周期WC內(nèi)觸發(fā)讀字線RWL，且當撤消選擇信號SELl時，禁用復用單元MUBl中的三態(tài)緩沖器TRB2，以根據(jù)存儲器單元BCl中儲存的邏輯狀態(tài)決定寫位線WBLl和互補寫位線_的電壓等級。例如，當存儲器単元BCl中儲存的邏輯狀態(tài)為邏輯低時將讀位線RBLl拉至邏輯低。因此，三態(tài)緩沖器TRBl將互補寫位線_Ζ拉至邏輯高且反相器INVl將寫位線WBLl拉至邏輯低。反之，若存儲器単元BCl中儲存的邏輯狀態(tài)為邏輯高，則三態(tài)緩沖器TRBl將互補寫位線_拉至邏輯低且反相器INVl將寫位線WBLl拉至邏輯高。同時，由于觸發(fā)了選擇信號SEL2，因此禁用復用單元MUB2中的三態(tài)緩沖器TRB3，以便根據(jù)輸入信號DIN2決定寫位線WBL2和互補寫位線的電壓等級。例如，當輸入信號DIN2為邏輯低吋，三態(tài)緩沖器TRB4將互補寫位線拉至邏輯高且反相器INV4將寫位線WBL2拉至邏輯低。反之，若輸入信號DIN2為邏輯高，則三態(tài)緩沖器TRB4將互補寫位線]拉至邏輯低且反相器INV4將寫位線WBL2拉至邏輯高。接著，字線驅(qū)動単元10觸發(fā)寫字線WWL，導通存儲器單元BC2中的晶體管M9和M14，將節(jié)點N3和N4分別拉至邏輯高和邏輯低，即輸入信號DIN2寫入存儲器単元BC2。同吋，當觸發(fā)寫字線WWL吋，導通存儲器單元BCl中的晶體管Ml和M6。由于寫位線WBLl和互補寫位線分別為邏輯低和邏輯高且節(jié)點NI和節(jié)點N2分別為邏輯低和邏輯高，因此存儲器單元BCl中儲存的邏輯狀態(tài)保持在邏輯低。然后，字線驅(qū)動単元10依次撤消(即拉低)寫字線WffL及讀字線RWL，以及接著撤消選擇信號SEL2且將讀位線RBLl和RBL2均拉至邏輯高。此時，由于選擇信號SELl和SEL2均被撤消且讀位線RBLl和RBL2均被拉至邏輯高，因此，三態(tài)緩沖器TRBl和TRB3將互補寫位線兩而和Fぬ拉至邏輯低，且反相器INVl和INV4將寫位線WBLl和WBL2拉至邏輯高。當分別觸發(fā)和撤消選擇信號SELl和SEL2吋，SRAM100C在寫周期WC內(nèi)的詳細運作和前述相似，此處為簡潔不再贅述。因此，當由輸入信號選擇存儲器單元BC1/BC2寫入時，則由相應的復用單元將未選擇的存儲器単元BC2/BC1中儲存的邏輯狀態(tài)保持住。于是，儲存在未選擇的存儲器単元BC2/BC1中的邏輯狀態(tài)不會因半導體エ藝改變而失真。圖6是SRAM的另ー個實施例的示意圖。如圖所示，SRAM100D與圖2中的SRAM100B相似，不同之處僅在于復用單元MUCl由晶體管M17M26實現(xiàn)且復用單元MUC2由晶體管M27136實現(xiàn)。晶體管M17和M18形成反相器，且晶體管M19M26形成兩個三態(tài)緩沖器。晶體管M17包括第一端、第二端及控制端，其中第一端耦接于電源電壓Vdd，第二端耦接于寫位線WBLl，控制端耦接于互補寫位線:^Ζ。晶體管Μ18包括第一端、第二端及控制端，其中第一端稱接于寫位線WBL1,第二端稱接于接地電壓Gnd,控制端稱接于互補寫位線灰。晶體管Μ19包括第一端、第二端及控制端，其中第一端耦接于電源電壓Vdd，第二端耦接于晶體管M20，控制端耦接于選擇信號YSELl。晶體管M20包括第一端、第二端及控制端，其中第一端耦接于晶體管M19的第二端，第二端耦接于互補寫位線照？Zl,控制端耦接于讀位線RBL1。晶體管M21包括第一端、第二端及控制端，其中第一端耦接于互補寫位線WBL\，第二端耦接于晶體管M22，控制端耦接于讀位線RBLl。晶體管M22包括第一端、第二端及控制端，其中弟一端I禹接于晶體管M21的弟_■端，弟_■端I禹接于接地電壓Gnd,控制端耦接于選擇信號YSELl的互補信號^!。晶體管M23包括第一端、第二端及控制端，其中第一端耦接于電源電壓Vdd，第二端耦接于晶體管M24，控制端耦接于互補信號^TI。晶體管M24包括第一端、第二端及控制端，其中第一端耦接于晶體管M23的第二端，第二端耦接于互補寫位線胃，控制端耦接于輸入信號DIN1。晶體管M25包括第一端、第二端及控制端，其中第一端耦接于互補寫位線涵，第二端耦接于晶體管M26，控制端耦接于輸入信號DINl。晶體管M26包括第一端、第~■端及控制端，其中弟一端f禹接于晶體管M25的弟_■端，弟_■端I禹接于接地電壓Gnd,控制端耦接于選擇信號YSELl。晶體管M27包括第一端、第二端及控制端，其中第一端耦接于電源電壓Vdd，第二端耦接于寫位線WBL2，控制端耦接于互補寫位線晶體管Μ28包括第一端、第二端及控制端，其中弟一端f禹接于與位線WBL2,弟_■端I禹接于接地電壓Gnd,控制端I禹接于互補與位線WBL2。晶體管M29包括第一端、第二端及控制端，其中第一端耦接于電源電壓Vdd，第二端耦接于晶體管M30，控制端耦接于選擇信號YSEL2。晶體管M30包括第一端、第二端及控制端，其中第一端耦接于晶體管M29的第二端，第二端耦接于互補寫位線,控制端耦接于讀位線RBL2。晶體管M31包括第一端、第二端及控制端，其中第一端耦接于互補寫位線WBUl,第二端耦接于晶體管M32，控制端耦接于讀位線RBL2。晶體管M32包括第一端、第二端及控制端，其中弟一端I禹接于晶體管M31的弟_■端，弟_■端I禹接于接地電壓Gnd,控制端耦接于選擇信號YSEL2的互補信號！^,晶體管M33包括第一端、第二端及控制端，其中第一端耦接于電源電壓Vdd，第二端耦接于晶體管M34，控制端耦接于互補信號^^。晶體管M34包括第一端、第二端及控制端，其中第一端耦接于晶體管M33的第二端，第二端耦接于互補寫位線，控制端耦接于輸入信號DIN2。晶體管M35包括第一端、第二端及控制端,其中第一端稱接于互補寫位線WBL2，第二端耦接于晶體管M36，控制端耦接于輸入信號DIN2。晶體管M36包括第一端、第~■端及控制端，其中弟一端f禹接于晶體管M35的弟_■端，弟_■端I禹接于接地電壓Gnd,控制端耦接于選擇信號YSEL2。SRAM100D與圖2中所示的SRAM100B在讀周期RC內(nèi)的詳細運作是相似的，此處為簡潔不再贅述。如下論述SRAM100D在寫入存儲器単元BC2的寫周期WC中的詳細運作。首先，字線驅(qū)動単元10(如圖I和圖2所示)在寫周期WC內(nèi)觸發(fā)讀字線RWL，且由于選擇信號YSELl及其互補信號分別為邏輯低和邏輯高(即撤消選擇信號YSEL1)，因此禁用晶體管M23126所形成的三態(tài)緩沖器，以根據(jù)存儲器単元BCl中儲存的邏輯狀態(tài)決定寫位線WBLl和互補寫位/レfi/ZlNI電壓等級。例如，當存儲器単元BCl中儲存的邏輯狀態(tài)(即節(jié)點NI的電壓等級)為邏輯低吋，將讀位線RBLl拉至邏輯低，因此，晶體管M19和M20將互補寫位線_拉至邏輯高且晶體管M18將寫位線WBLl拉至邏輯低。也就是說，復用單元MUCl將讀位線RBLl的邏輯狀態(tài)反饋至寫位線WBL1。反之，若存儲器単元BCl中儲存的邏輯狀態(tài)為邏輯高，則晶體管M21和M22將互補寫位線^I拉至邏輯低且晶體管M17將寫位線WBLl拉至邏輯高。也就是說，復用単元MUCl將讀位線RBLl的邏輯狀態(tài)反饋至寫位線WBLl。同吋，由于選擇信號YSEL2及其互補信號^TI分別為邏輯高和邏輯低(即觸發(fā)選擇信號YSEL2)，因此禁用晶體管M29132所形成的三態(tài)緩沖器，以根據(jù)輸入信號DIN2決定寫位線WBL2和互補寫位線的電壓等級。例如，當輸入信號DIN2代表邏輯低狀態(tài)時，晶體管Μ33和Μ34將互補寫位線拉至邏輯高且晶體管Μ28將寫位線WBL2拉至邏輯低。反之，若輸入信號DIN2代表邏輯高狀態(tài)，晶體管Μ35和Μ36將互補寫位線瓦ぬ拉至邏輯低且晶體管Μ27將寫位線WBL2拉至邏輯高。接著，字線驅(qū)動単元10觸發(fā)寫字線WWL，導通存儲器單元BC2中的晶體管Μ9和Μ14，將節(jié)點Ν3和Ν4分別拉至邏輯高和邏輯低，即輸入信號DIN2代表寫入存儲器単元BC2的邏輯低狀態(tài)。同吋，當觸發(fā)寫字線WWL吋，導通存儲器單元BCl中的晶體管Ml和Μ6，由于節(jié)點NI和節(jié)點Ν2分別為邏輯低和邏輯高且寫位線WBLl和互補寫位線_分別為邏輯低和邏輯高，因此存儲器単元BCl中儲存的邏輯狀態(tài)保持在邏輯低。然后，字線驅(qū)動単元10依次觸發(fā)寫字線WffL及讀字線RWL，以及接著將選擇信號YSEL2拉至邏輯低且將互補信號]^拉至邏輯高(即撤消選擇信號YSEL2)，且讀位線RBLl和RBL2均被拉至邏輯高。此時，由于選擇信號SELl和SEL2均被撤消且讀位線RBLl和RBL2均被拉至邏輯高，因此，晶體管Μ21和Μ22將互補寫位線_拉至邏輯低，晶體管M31和Μ32將互補寫位線拉至邏輯低，晶體管Μ17將寫位線WBLl拉至邏輯高，且晶體管Μ27將寫位線WBL2拉至邏輯高。當分別觸發(fā)和撤消選擇信號SELl和SEL2吋，SRAM100C在寫周期WC內(nèi)的詳細運作和前述相似，此處為簡潔不再贅述。因此，當由輸入信號選擇存儲器單元BC1/BC2寫入時，則由相應的復用單元將未選擇的存儲器単元BC2/BC1中儲存的邏輯狀態(tài)保持住，于是，儲存在未選擇的存儲器単元BC2/BC1中的邏輯狀態(tài)不會因半導體エ藝在寫周期WC內(nèi)改變而失真。本發(fā)明還掲示了SRAM的存取方法。如下參照圖2和圖3論述存取方法的讀取操作。在讀周期RC期間，字線驅(qū)動単元10觸發(fā)讀字線RWL(即將讀字線RWL拉至邏輯高)，接著根據(jù)存儲器単元BCl和BC2中儲存的邏輯狀態(tài)將讀位線RBLl保持在邏輯高或拉至邏輯低。例如，觸發(fā)讀字線RWL之后，若讀位線RBLl和RBL2分別被拉至邏輯低和保持在邏輯高，存儲器単元BCl中所儲存的邏輯狀態(tài)為邏輯低且存儲器単元BC2中所儲存的邏輯狀態(tài)為邏輯高。另ー種情況，若讀位線RBLl和RBL2分別保持在邏輯高和拉至邏輯低，則存儲器単元BCl中所儲存的邏輯狀態(tài)為邏輯高且存儲器単元BC2中所儲存的邏輯狀態(tài)為邏輯低。而且，若讀位線RBLl和RBL2均保持在邏輯高，則存儲器單元BCl和BC2中所儲存的邏輯狀態(tài)均為邏輯高。此外，若讀位線RBLl和RBL2均被拉至邏輯低，則存儲器単元BCl和BC2中所儲存的邏輯狀態(tài)均為邏輯低。如下參照圖2和圖4論述存取方法的寫入操作。在寫周期WC期間，當撤消與存儲器單元BC2對應的選擇信號SEL2以及其它選擇信號(如SEL1)吋，則由輸入信號DIN2(即來自數(shù)據(jù)驅(qū)動器的邏輯狀態(tài))選擇存儲器單元寫入。接著，字線驅(qū)動単元10觸發(fā)讀字線RWL,以便與未選擇的存儲器單元(如BCl)對應的復用單元MUAl根據(jù)存儲器單元BCl中儲存的邏輯狀態(tài)決定寫位線WBLi和互補寫位線·的電壓等級，且與已選擇的存儲器単元BC2對應的復用單元MUA2根據(jù)輸入信號DIN2決定寫位線WBL2和互補寫位線的電壓等級。例如，當存儲器単元BCl中儲存的邏輯狀態(tài)為邏輯低時，將讀位線RBLl拉至邏輯低，且復用単元MUAl將寫位線WBLl和互補寫位線涵分別拉至邏輯低和邏輯高。反之，若存儲器単元BCl中儲存的邏輯狀態(tài)為邏輯高，則復用単元MUAl將寫位線WBLl和互補寫位線MZI分別拉至邏輯高和邏輯低。同吋，當輸入信號DIN2為邏輯低吋，復用單元MUA2將寫位線WBL2和互補寫位線分別拉至邏輯低和邏輯高。反之，若輸入信號DIN2為邏輯高，復用單元MUA2則將寫位線WBL2和互補寫位線分別拉至邏輯高和邏輯低。接著，字線驅(qū)動單元10觸發(fā)寫字線WWL，導通晶體管Μ9和Μ14，將節(jié)點Ν3和Ν4分別拉至邏輯高和邏輯低，即輸入信號DIN2代表寫入選擇的存儲器単元BC2的邏輯低狀態(tài)。同吋，當觸發(fā)寫字線WWL吋，導通晶體管Ml和Μ6，由于節(jié)點NI和節(jié)點Ν2分別為邏輯低和邏輯高且寫位線WBLl和互補寫位線_分別為邏輯低和邏輯高，因此未選擇的存儲器單元BCl中儲存的邏輯狀態(tài)保持在邏輯低。然后，字線驅(qū)動単元10依次觸發(fā)寫字線WffL及讀字線RWL，以及接著撤消選擇信號SEL2且將讀位線RBLl和RBL2拉至邏輯高。最終，由于讀位線RBLl和RBL2均被拉至邏輯高，因此，復用單元MUAl和MUA2將寫位線WBLl和WBL2拉至邏輯高以及將互補寫位線兩ΖΙ和拉至邏輯低。需要注意的是，在觸發(fā)寫字線WffL之前觸發(fā)讀字線RWL，在撤消寫字線WffL之后撤消讀字線RWL。也就是說，在第一周期(第一時間間隔)內(nèi)觸發(fā)讀字線RWL且在第一時間間隔中的第二時間間隔內(nèi)觸發(fā)寫字線WWL。在一些實施例中，可同時撤消讀字線RWL與寫字線WffL0由于在觸發(fā)寫字線WffL之前復用單元MUAl將邏輯電壓(代表存儲器単元BCl中儲存的邏輯狀態(tài))反饋至寫位線WBLl和互補寫位線,因此在存儲器單元BC2的寫周期WC內(nèi)保持存儲器単元BCl中儲存的邏輯狀態(tài)。也就是說，當來自數(shù)據(jù)驅(qū)動器的輸入信號選擇特定的存儲器単元寫入?yún)?，由于已選擇的存儲器單元由相應的復用単元所保持，因此，未選擇的存儲器單元中儲存的邏輯狀態(tài)與相同的寫字線有夫。于是，儲存在未選擇的存儲器単元中的邏輯狀態(tài)不會因半導體エ藝在寫周期內(nèi)的改變而失真。雖然說明的是關(guān)于圖4、圖5和圖6所示的單端ロ(singleport)SRAM的存取方法的操作，但是此存取方法同樣可應用于雙端ロSRAM。在說明書及后續(xù)的申請專利范圍當中使用了某些詞匯來指稱特定的組件。所屬領(lǐng)域技術(shù)人員應可理解，電子裝置制造商可能會用不同的名詞來稱呼同一個組件。本說明書及前附的權(quán)利要求并不以名稱的差異來作為區(qū)分組件的方式，而是以組件在功能上的差異來作為區(qū)分的準則。雖然本發(fā)明已就較佳實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬
技術(shù)領(lǐng)域：
中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的變更和潤飾。因此，本發(fā)明的保護范圍當視之前的權(quán)利要求書所界定為準。權(quán)利要求1.一種靜態(tài)隨機存取存儲器裝置，其特征在于，包括存儲器單元，耦接于讀字線、寫字線、讀位線、寫位線及互補寫位線；以及復用單元，耦接于所述讀位線、所述寫位線及所述互補寫位線，當來自數(shù)據(jù)驅(qū)動器的輸入信號未選擇所述存儲器單元以寫入而所述讀字線被觸發(fā)時，將第一邏輯電壓和第二邏輯電壓分別應用至所述寫位線與所述互補寫位線，其中所述第一邏輯電壓和所述第二邏輯電壓代表來自所述存儲器單元中儲存的邏輯狀態(tài)，且所述第一邏輯電壓與所述第二邏輯電壓相反。2.如權(quán)利要求I所述的靜態(tài)隨機存取存儲器裝置，其特征在于，當觸發(fā)所述讀字線時，所述第一邏輯電壓輸出至所述讀位線，且所述復用單元相應地產(chǎn)生所述第二邏輯電壓且將所述第一邏輯電壓與所述第二邏輯電壓分別應用至所述寫位線與所述互補寫位線。3.如權(quán)利要求I所述的靜態(tài)隨機存取存儲器裝置，其特征在于，當來自所述數(shù)據(jù)驅(qū)動器的所述輸入信號選擇所述存儲器單元以寫入時，所述復用單元將第三邏輯電壓和第四邏輯電壓分別應用至所述寫位線與所述互補寫位線，其中所述第三邏輯電壓和所述第四邏輯電壓代表所述輸入信號。4.如權(quán)利要求3所述的靜態(tài)隨機存取存儲器裝置，其特征在于，當觸發(fā)所述寫位線時，將分別位于所述寫位線與所述互補寫位線上的所述第三邏輯電壓與第四邏輯電壓儲存至所述存儲器單元。5.如權(quán)利要求I所述的靜態(tài)隨機存取存儲器裝置，其中所述復用單元包括第一反相器，耦接于所述寫位線與所述互補寫位線之間；第一三態(tài)緩沖器，耦接于所述互補寫位線與所述讀位線之間；以及第二三態(tài)緩沖器，耦接于所述互補寫位線與來自所述數(shù)據(jù)驅(qū)動器的所述邏輯狀態(tài)之間。6.如權(quán)利要求5所述的靜態(tài)隨機存取存儲器裝置，其中當來自所述數(shù)據(jù)驅(qū)動器的所述輸入信號未選擇所述存儲器單元以寫入時，則分別使能和禁用所述第一三態(tài)緩沖器與所述第二三態(tài)緩沖器，且其中當來自所述數(shù)據(jù)驅(qū)動器的所述輸入信號選擇所述存儲器單元以寫入時，則分別禁用和使能所述第一三態(tài)緩沖器與所述第二三態(tài)緩沖器。7.一種靜態(tài)隨機存取存儲器裝置的存取方法，其中所述靜態(tài)隨機存取存儲器裝置包括存儲器單元，所述存儲器單元耦接于讀字線、寫字線、讀位線、寫位線及互補寫位線，所述方法包括在第一時間間隔內(nèi)觸發(fā)所述讀字線；在所述第一時間間隔內(nèi)，將第一邏輯電壓與第二邏輯電壓分別應用至所述寫位線與所述互補寫位線，其中所述第一邏輯電壓與所述第二邏輯電壓代表來自數(shù)據(jù)驅(qū)動器的輸入信號；以及在所述第一時間間隔內(nèi)觸發(fā)所述寫字線，以將所述寫位線上的所述第一邏輯電壓與所述互補寫位線上的所述第二邏輯電壓寫入所述存儲器單元。全文摘要本發(fā)明提供靜態(tài)隨機存取存儲器裝置及其存取方法，其中靜態(tài)隨機存取存儲器裝置包括存儲器單元，耦接于讀字線、寫字線、讀位線、寫位線及互補寫位線；以及復用單元，耦接于讀位線、寫位線及互補寫位線，當來自數(shù)據(jù)驅(qū)動器的輸入信號未選擇存儲器單元以寫入而讀字線被觸發(fā)時，將第一邏輯電壓和第二邏輯電壓分別應用至寫位線與互補寫位線，其中第一邏輯電壓和第二邏輯電壓代表來自存儲器單元中儲存的邏輯狀態(tài)，且第一邏輯電壓與第二邏輯電壓相反。通過利用字線驅(qū)動單元首先觸發(fā)讀字線，繼而觸發(fā)寫字線，從而使得存儲器單元中的邏輯狀態(tài)不會因半導體工藝的改變而失真。文檔編號G11C11/419GK102820053SQ201210305790公開日2012年12月12日申請日期2009年6月16日優(yōu)先權(quán)日2008年10月13日發(fā)明者王嘉維申請人:聯(lián)發(fā)科技股份有限公司