一種低開銷配置長(zhǎng)表項(xiàng)的方法
【專利摘要】本發(fā)明公開一種低開銷配置長(zhǎng)表項(xiàng)的方法，屬于計(jì)算機(jī)網(wǎng)絡(luò)配置領(lǐng)域，將上位機(jī)的表項(xiàng)字段依次通過(guò)cpu的接口傳入FPGA中，利用 FPGA運(yùn)算速度遠(yuǎn)超cpu接口傳輸速度的特征，使FPGA在接收表項(xiàng)字段的同時(shí)，實(shí)現(xiàn)表項(xiàng)字段運(yùn)算和分配，全部字段接收完畢后，F(xiàn)PGA將表項(xiàng)字段同步輸出給內(nèi)存，完成表項(xiàng)的配置；本發(fā)明提出了一種低開銷配置長(zhǎng)表項(xiàng)方法，可將字段一次性的寫入內(nèi)存中，而無(wú)需考慮地址劃分的開銷，不僅分配的地址同步輸出，而且減少了上位機(jī)進(jìn)行字段與地址分配的開銷，尤其適用于上位機(jī)cpu計(jì)算資源緊張的場(chǎng)合。
【專利說(shuō)明】一種低開銷配置長(zhǎng)表項(xiàng)的方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明公開一種低開銷配置長(zhǎng)表項(xiàng)的方法，屬于計(jì)算機(jī)網(wǎng)絡(luò)配置領(lǐng)域，具體地說(shuō) 是一種低開銷配置長(zhǎng)表項(xiàng)的方法。

【背景技術(shù)】
[0002] FPGA，F(xiàn)ield Programmable Gate Array,現(xiàn)場(chǎng)可編程邏輯門陣列，是一個(gè)含有可 編輯元件的半導(dǎo)體設(shè)備，可供使用者現(xiàn)場(chǎng)程序化的邏輯門陣列元件。它是在PAL、GAL、CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種 半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限 的缺點(diǎn)。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。FPGA采用了邏輯單元陣列 LCA (Logic Cell Array)，內(nèi)部包括可配置邏輯模塊 CLB (Configurable Logic Block)、輸 出輸入模塊IOB (Input Output Block)和內(nèi)部連線（Interconnect)三個(gè)部分?，F(xiàn)場(chǎng)可 編程門陣列（FPGA)是可編程器件。FPGA利用小型查找表（16X1RAM)來(lái)實(shí)現(xiàn)組合邏輯，每 個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)1/0,由此構(gòu) 成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用 金屬連線互相連接或連接到1/0模塊。FPGA的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù) 據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊 與1/0間的聯(lián)接方式，并最終決定了 FPGA所能實(shí)現(xiàn)的功能，F(xiàn)PGA允許無(wú)限次的編程。
[0003] 在網(wǎng)絡(luò)交換設(shè)備中，報(bào)文的轉(zhuǎn)發(fā)、根據(jù)策略執(zhí)行對(duì)應(yīng)操作都是通過(guò)查表實(shí)現(xiàn)的。對(duì) 三層交換架構(gòu)來(lái)說(shuō)，現(xiàn)有的查表方法是五元組hash查表法，具體方法是提取出IP報(bào)文的五 元組（SIP/DIP/PR0T0C0L/SP0RT/DP0RT)，做hash運(yùn)算，將hash運(yùn)算的結(jié)果作為存放轉(zhuǎn)發(fā)策 略的表項(xiàng)地址。這種查表法雖然速度較快，能夠滿足線速轉(zhuǎn)發(fā)的要求，在交換設(shè)備中大量使 用，但此查表法配置表項(xiàng)時(shí)較為繁瑣，表項(xiàng)內(nèi)容較多，需要將表項(xiàng)根據(jù)cpu位寬，切割成數(shù) 個(gè)字段依次寫入內(nèi)存中。為解決傳統(tǒng)的配置查找表項(xiàng)的方法，cpu開銷大，在配置表項(xiàng)時(shí)需 要較長(zhǎng)時(shí)間的問(wèn)題，本發(fā)明提出了一種低開銷配置長(zhǎng)表項(xiàng)方法，利用FPGA可將字段一次性 的寫入內(nèi)存中，而無(wú)需考慮地址劃分的開銷，不僅分配的地址同步輸出，而且減少了上位機(jī) 進(jìn)行字段與地址分配的開銷，尤其適用于上位機(jī)cpu計(jì)算資源緊張的場(chǎng)合。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明針對(duì)現(xiàn)有技術(shù)存在的不足和問(wèn)題，為解決傳統(tǒng)的配置查找表項(xiàng)的方法，CPU 開銷大，在配置表項(xiàng)時(shí)需要較長(zhǎng)時(shí)間的問(wèn)題，本發(fā)明提出了一種低開銷配置長(zhǎng)表項(xiàng)方法，尤 其適用于上位機(jī)CPU計(jì)算資源緊張的場(chǎng)合。
[0005] 提出的具體方案是： 一種低開銷配置長(zhǎng)表項(xiàng)的方法，將上位機(jī)的表項(xiàng)字段依次通過(guò)cpu的接口傳入FPGA 中，利用FPGA運(yùn)算速度遠(yuǎn)超cpu接口傳輸速度的特征，使FPGA在接收表項(xiàng)字段的同時(shí)，實(shí) 現(xiàn)表項(xiàng)字段運(yùn)算和分配，全部字段接收完畢后，F(xiàn)PGA將表項(xiàng)字段同步輸出給內(nèi)存，完成表項(xiàng) 的配置。
[0006] 所述表項(xiàng)字段依次通過(guò)cpu的接口傳入FPGA中，cpu的接口包括配置寄存器，跳 變寄存器，單脈沖發(fā)生電路，總線耦合電路。
[0007] 所述的表項(xiàng)字段包括網(wǎng)絡(luò)協(xié)議代碼，表項(xiàng)地址，管理距離，串口編號(hào)。
[0008] 所述FPGA使用Verilog實(shí)現(xiàn)表項(xiàng)字段運(yùn)算。
[0009] 本發(fā)明的有益之處是：本發(fā)明提供一種低開銷配置長(zhǎng)表項(xiàng)方法，利用FPGA運(yùn)算速 度遠(yuǎn)大于CPU接口傳輸速度的特點(diǎn)，設(shè)置上位機(jī)將表項(xiàng)字段依次通過(guò)cpu的接口傳入FPGA 中，由FPGA同步進(jìn)行地址分配處理，F(xiàn)PGA接收完畢后，分配的地址同步輸出，將字段一次性 的寫入內(nèi)存中，不僅分配的地址同步輸出，而且減少了上位機(jī)地址與字段分配的開銷，尤其 適用于上位機(jī)cpu計(jì)算資源緊張的場(chǎng)合。

【專利附圖】

【附圖說(shuō)明】
[0010] 圖1傳統(tǒng)配置表項(xiàng)方法示意圖； 圖2本發(fā)明低開銷配置表現(xiàn)方法示意圖。

【具體實(shí)施方式】
[0011] 下面結(jié)合【專利附圖】

【附圖說(shuō)明】。
[0012] 圖1表示傳統(tǒng)配置表項(xiàng)方法，查表方法是五元組hash查表法，具體方法是提取出 IP報(bào)文的五元組（SIP/DIP/PR0T0C0L/SP0RT/DP0RT)，做hash運(yùn)算，將hash運(yùn)算的結(jié)果作 為存放轉(zhuǎn)發(fā)策略的表項(xiàng)地址，圖中4個(gè)字段，被分配成高位和低位，再由CPU接口發(fā)送地址、 數(shù)據(jù)，每個(gè)地址都帶有數(shù)據(jù)。
[0013] 圖2表示本發(fā)明低開銷配置表現(xiàn)方法，上位機(jī)將表項(xiàng)字段依次通過(guò)cpu的接口傳 入FPGA中，因 FPGA運(yùn)算速度遠(yuǎn)超cpu接口傳輸速度，因此FPGA在接收表項(xiàng)字段的同時(shí)，可 以實(shí)現(xiàn)表項(xiàng)地址的運(yùn)算和分配，全部字段接收完畢后，表項(xiàng)地址可以同步輸出給內(nèi)存，從而 減少了上位機(jī)進(jìn)行字段與地址分配的開銷，通過(guò)圖2可以看出，同樣4個(gè)字段通過(guò)cpu接口 發(fā)送給FPGA，F(xiàn)PGA根據(jù)字段計(jì)算內(nèi)存地址，地址0后跟字段1至字段4。
[0014] 具體地步驟為： 一種低開銷配置長(zhǎng)表項(xiàng)的方法，將上位機(jī)的表項(xiàng)字段，包括網(wǎng)絡(luò)協(xié)議代碼，表項(xiàng)地址， 管理距離，串口編號(hào)等，通過(guò)cpu的接口傳入FPGA中，利用FPGA運(yùn)算速度遠(yuǎn)超cpu接口傳 輸速度的特征，使FPGA在接收表項(xiàng)字段的同時(shí)，實(shí)現(xiàn)表項(xiàng)字段運(yùn)算和分配，全部字段接收 完畢后，F(xiàn)PGA將表項(xiàng)字段同步輸出給內(nèi)存，完成表項(xiàng)的配置。
[0015] cpu的接口包括配置寄存器，跳變寄存器，單脈沖發(fā)生電路，總線耦合電路。
[0016] 配置寄存器主要響應(yīng)AHB總線的地址，數(shù)據(jù)和讀寫控制信號(hào)； 跳變寄存器主要做為配置寄存器的功能擴(kuò)展，總線某一比特為1時(shí)，對(duì)應(yīng)的寄存器某 位發(fā)生翻轉(zhuǎn)，翻轉(zhuǎn)動(dòng)作送到單脈沖發(fā)生電路，產(chǎn)生單脈沖； 單脈沖發(fā)生電路主要采集信號(hào)跳變，單脈沖的產(chǎn)生需要跳變寄存器和單脈沖發(fā)生電路 聯(lián)合動(dòng)作實(shí)現(xiàn)，其實(shí)現(xiàn)代碼如下：

【權(quán)利要求】
1. 一種低開銷配置長(zhǎng)表項(xiàng)的方法，其特征是將上位機(jī)的表項(xiàng)字段依次通過(guò)CPU的接口 傳入FPGA中，利用FPGA運(yùn)算速度遠(yuǎn)超CPU接口傳輸速度的特征，使FPGA在接收表項(xiàng)字段 的同時(shí)，實(shí)現(xiàn)表項(xiàng)字段運(yùn)算和分配，全部字段接收完畢后，F(xiàn)PGA將表項(xiàng)字段同步輸出給內(nèi) 存，完成表項(xiàng)的配置。
2. 根據(jù)權(quán)利要求1所述的一種低開銷配置長(zhǎng)表項(xiàng)的方法，其特征是所述表項(xiàng)字段依次 通過(guò)CPU的接口傳入FPGA中，CPU的接口包括配置寄存器，跳變寄存器，單脈沖發(fā)生電路， 總線禪合電路。
3. 根據(jù)權(quán)利要求2所述的一種低開銷配置長(zhǎng)表項(xiàng)的方法，其特征是所述的表項(xiàng)字段包 括網(wǎng)絡(luò)協(xié)議代碼，表項(xiàng)地址，管理距離，串口編號(hào)。
4. 所述FPGA使用Verilog實(shí)現(xiàn)表項(xiàng)字段運(yùn)算。
【文檔編號(hào)】G06F13/16GK104461965SQ201410791460
【公開日】2015年3月25日 申請(qǐng)日期:2014年12月19日 優(yōu)先權(quán)日:2014年12月19日
【發(fā)明者】畢研山, 于治樓, 姜?jiǎng)P 申請(qǐng)人:浪潮集團(tuán)有限公司