專利名稱：具有改善的電壓電平變換器電路的顯示裝置的制作方法
背景技術(shù)：
本發(fā)明涉及顯示裝置，具體地說，涉及具有制作在顯示板的基片上用于驅(qū)動像素的驅(qū)動電路的有源矩陣型顯示裝置。
顯示板具有夾在一對基片之間的電光材料層。在本說明書中，術(shù)語“電光材料”是指其光學性質(zhì)諸如光的傳輸、發(fā)射、折射率和吸收在電場或電流的影響下變化的材料。例如，所述電光材料包括液晶材料和場致發(fā)光材料。
作為例子，將考慮有源矩陣型液晶顯示器。
在有源矩陣型液晶顯示器中，每一個像素區(qū)是由排列在y軸方向并在x軸方向延伸的多根柵極信號線的2根相鄰線和排列在x軸方向并在y軸方向延伸的多根漏極信號線的2根相鄰線圍繞而成的，所述各信號線制造在夾著液晶層的一對基片之一的液晶層側(cè)的表面上。每一個像素區(qū)配備有由來自于柵極信號線之一的掃描信號驅(qū)動的薄膜晶體管和經(jīng)由薄膜晶體管從漏極信號線之一接收視頻信號的像素電極。
例如，像素電極在它和制造在所述一對基片的另一基片上的對電極之間產(chǎn)生電場，以便該電場控制通過二電極之間的液晶層的光透射。液晶顯示器配備有用于供應(yīng)掃描信號到每一柵極信號線的掃描信號驅(qū)動電路以及用于供應(yīng)視頻信號到每一漏極信號線的視頻信號線驅(qū)動電路。
掃描信號驅(qū)動電路和視頻信號線驅(qū)動電路由大量具有類似于制作在像素區(qū)上的薄膜晶體管結(jié)構(gòu)的MIS(金屬絕緣體半導體)晶體管構(gòu)成，因此可以知道由多晶硅(p-Si)制像素區(qū)上的薄膜晶體管的半導體層的技術(shù)，以及掃描信號驅(qū)動電路和視頻信號線驅(qū)動電路與所述像素同時制造在一對基片之一上的技術(shù)。這些電路包括由多晶硅制造的晶體管，所以它們的輸出信號電平低點，因此，輸出信號本身有時不足于驅(qū)動像素。為了解決這個問題，電壓電平變換器結(jié)合到液晶顯示器中，用于轉(zhuǎn)換電壓，如將脈沖從低電平轉(zhuǎn)換到較高電平。通常使用如

圖16和17所示的電壓電平變換器。
當電壓電平變換器包括多晶硅MOS晶體管時，已經(jīng)指出由于多晶硅MOS晶體管中充電-載流子遷移率小于單晶的MOS晶體管，當它由外部小電壓輸入脈沖進行柵極控制時它的供電能力進一步減小，因此為了達到足于控制MOS晶體管的電流通斷的電壓值所需的時間增加了，從而上述的直通電流增加了。
本發(fā)明用于解決上述問題，本發(fā)明的一個目的是提供具有電壓電平變換器的顯示裝置，充分抑制了上述的直通電流。
以下將簡短地說明具有代表性的本發(fā)明。
根據(jù)本發(fā)明的實施例提供的顯示裝置包括；一對基片；夾在該對基片之間的電光材料層；形成于該對基片之間的多個像素；以及設(shè)置在該對基片之一上用于驅(qū)動多個像素的驅(qū)動電路，該驅(qū)動電路包括電平變換器電路，后者包括具有用多晶硅制造的半導體層的MISTFT(金屬絕緣體半導體薄膜晶體管)，該電平變換器電路包括一對第一NMISTFT(N溝道型金屬絕緣體半導體薄膜晶體管)和第一PMISTFT(P溝道型金屬絕緣體半導體薄膜晶體管)，第一NMISTFT和第一PMISTFT中的每一個的柵極端子和第一端子都連接到用于經(jīng)由第一電容接收輸入脈沖的輸入端；一對第二NMISTFT和第二PMISTFT，第二NMISTFT和第二PMISTFT中的每一個的第二端子經(jīng)由第二電容連接到輸入端；第三PMISTFT，其柵極端子連接到第一NMISTFT和第一PMISTFT的柵極端子和第一端子；第三NMISTFT，其柵極端子連接到第二NMISTFT和第二PMISTFT的第二端子；第三PMISTFT的第一端子、第一NMISTFT的第二端子、以及第一PMISTFT的第二端子連接到高壓電源線；第三NMISTFT的第二端子、第二NMISTFT的柵極端子和第一端子、第二PMISTFT的柵極端子和第一端子連接到低壓電源線，以及第三PMISTFT的第二端子和第三NMISTFT的第一端子之間的第一接合點連接到電平變換器電路的輸出端。
根據(jù)本發(fā)明的另一個實施例提供的顯示裝置包括一對基片；夾在該對基片之間的電光材料層；形成于該對基片之間的多個像素以及設(shè)置在該對基片之一上用于驅(qū)動多個像素的驅(qū)動電路，該驅(qū)動電路包括電平變換器電路，后者包括具有用多晶硅制造的半導體層的MISTFT(金屬絕緣體半導體薄膜晶體管)，該電平變換器電路具有串聯(lián)配置的多個級，每個級包括一對第一NMISTFT(N溝道型金屬絕緣體半導體薄膜晶體管)和第一PMISTFT(P溝道型金屬絕緣體半導體薄膜晶體管)，第一NMISTFT和第一PMISTFT中每一個的第一端子和柵極端子都連接到用于經(jīng)由第一電容接收輸入脈沖的輸入端；一對第二NMISTFT和第二PMISTFT，第二NMISTFT和第二PMISTFT中每一個的第二端子經(jīng)由第二電容連接到輸入端；第三PMISTFT，具有連接到第一NMISTFT和第一PMISTFT的柵極端子和第一端子的柵極端子；第三NMISTFT，具有連接到第二NMISTFT和第二PMISTFT的第二端子的柵極端子；第三PMISTFT的第一端子、第一NMISTFT的第二端子、以及第一PMISTFT的第二端子連接到高壓電源線；第三NMISTFT的第二端子、第二NMISTFT的柵極端子和第一端子、第二PMISTFT的柵極端子和第一端子連接到低壓電源線，以及第三PMISTFT的第二端子和第三NMISTFT的第一端子之間的第一接合點連接到輸出端。
根據(jù)本發(fā)明的另一個實施例提供的顯示裝置包括一對基片；夾在該對基片之間的電光材料層；形成于該對基片之間的多個像素；以及設(shè)置在該對基片之一上用于驅(qū)動多個像素的驅(qū)動電路；該驅(qū)動電路包括電平變換器電路，后者包括相同導電類型并具有用多晶硅制造的半導體層的MISTFT(金屬絕緣體半導體薄膜晶體管)，該電平變換器電路包括第一MISTFT；第二MISTFT；以及第三MISTFT；第一MISTFT和第二MISTFT的第一端子連接到用于接收輸入脈沖的輸入端；第一MISTFT和第二MISTFT的柵極端子連接到固定電壓值電源線路；第一MISTFT的第二端子連接到第三MISTFT的柵極端子和電容器的第一端子；第三MISTFT的第二端子連接到高壓電源線；第三MISTFT的第一端子連接到第二MISTFT的第二端子；以及第二MISTFT的第二端子、第三MISTFT的第一端子和電容器的第二端子的接合點連接到電平變換器的輸出端。
根據(jù)本發(fā)明的另一個實施例提供的顯示裝置包括一對基片；夾在該對基片之間的電光材料層；形成于該對基片之間的多個像素以及設(shè)置在該對基片之一上用于驅(qū)動多個像素的驅(qū)動電路，該驅(qū)動電路包括電平變換器電路，后者包括相同導電類型并具有用多晶硅制造的半導體層的MISTFT(金屬絕緣體半導體薄膜晶體管)，該電平變換器電路包括第一MISTFT、第二MISTFT、以及第三MISTFT；第一MISTFT和第二MISTFT的第一端子連接到用于接收輸入脈沖的輸入端；第一MISTFT的柵極端子連接到固定電壓值電源線路；第二MISTFT的柵極端子接收與輸入脈沖幅度相同、相位相反的脈沖；第一MISTFT的第二端子連接到第三MISTFT的柵極端子和電容器的第一端子；第三MISTFT的第一端子連接到高壓電源線；以及第二MISTFT的第二端子、第三MISTFT的第二端子和電容器的第二端子的接合點連接到電平變換器的輸出端。
根據(jù)本發(fā)明的另一個實施例提供的顯示裝置包括一對基片；夾在該對基片之間的電光材料層，形成于該對基片之間的多個像素；以及設(shè)置在該對基片之一上用于驅(qū)動多個像素的驅(qū)動電路；該驅(qū)動電路包括電平變換器電路，后者包括相同導電類型并具有用多晶硅制造的半導體層的MISTFT(金屬絕緣體半導體薄膜晶體管)，該電平變換器電路具有串聯(lián)配置的多個級，每個級包括第一MISTFT；第二MISTFT；以及第三MISTFT；第一MISTFT和第二MISTFT的第一端子連接到用于接收輸入脈沖的輸入端；第一MISTFT的柵極端子連接到固定電壓值電源線路；第二MISTFT的柵極端子接收與輸入脈沖幅度相同、相位相反的脈沖；第一MISTFT的第二端子連接到第三MISTFT的柵極端子和電容器的第一端子；第三MISTFT的第一端子連接到高壓電源線；以及第二MISTFT的第二端子、第三MISTFT的第二端子和電容器的第二端子的接合點連接到輸出端。
圖14A是根據(jù)本發(fā)明的另一個實施例，制作在液晶顯示器上的電壓電平變換器的電路圖，圖14B圖解說明圖14A的電壓電平變換器中輸入脈沖和四個結(jié)點上信號的波形，圖14C更詳細地圖解說明圖14A的結(jié)點N1和N2的電勢的變化，而圖14D更詳細地圖解說明圖14A的結(jié)點N3和N4的電勢的變化；圖15A是根據(jù)本發(fā)明的另一個實施例，制作在液晶顯示器上的電壓電平變換器的電路圖，圖15B圖解說明圖15A的電壓電平變換器中輸入脈沖和四個結(jié)點上信號的波形，圖15C更詳細地圖解說明圖15A的結(jié)點N1和N2的電勢的變化，而圖15D更詳細地圖解說明圖15A的結(jié)點N3和N4的電勢的變化；圖16是一般傳統(tǒng)的電壓電平變換器的一個例子的電路圖；以及圖17是一般傳統(tǒng)的電壓電平變換器的另一個例子的電路圖。
最佳實施例的詳細說明下面將參考附圖詳細說明根據(jù)本發(fā)明的顯示裝置的各實施例。
為了明確起見，我們將假定說明書中自始至終把液晶材料層用作顯示裝置中的電光材料層。在下面的實施例中，不用說除了液晶材料層的電光材料層以外，可以使用如場致發(fā)光材料層代替。
圖2表明由玻璃制成透明基片SUB1是夾著液晶層的一對相對的透明基片之一。在透明基片SUB1的液晶層側(cè)表面的中心區(qū)(顯示區(qū)AR)，除了其周邊以外，有排列在y軸方向并在x軸方向延伸的多根柵極信號線GL和排列在x軸方向并在y軸方向延伸的多根漏極信號線DL。
每一個像素區(qū)由2根相鄰柵極信號線GL以及2根相鄰漏極信號線DL圍繞的區(qū)域形成。每一個像素區(qū)配備有由來自于2根柵極信號線GL之一的掃描信號驅(qū)動的薄膜晶體管TFT和經(jīng)由薄膜晶體管TFT從漏極信號線DL之一接收視頻信號的像素電極PX。
掃描信號(電壓信號)在圖2中從上到下按順序連續(xù)地提供給柵極信號線GL，并且該掃描信號將薄膜晶體管TFT導通。與此同步，像素電極PX經(jīng)由處于接通狀態(tài)的相應(yīng)的薄膜晶體管TFT從相應(yīng)的漏極信號線DL接收視頻信號(電壓信號)。
每一個像素電極PX在它和對電極(未顯示)之間產(chǎn)生電場以便該電場控制通過液晶層的光透射，所述對電極是與透明基片SUB1相對的另一個透明基片的液晶層側(cè)表面上所有像素區(qū)共用的電極。
每一個柵極信號線GL在其一端(圖2的右手側(cè))連接到連續(xù)供應(yīng)掃描信號給該柵極信號線GL的像素-驅(qū)動移位寄存器1。每一漏極信號線DL在其一端按次序(朝著圖2上部的方向)連接到D-A變換器電路2、內(nèi)存3、數(shù)據(jù)輸入電路4、和水平地址譯碼器5。垂直地址譯碼器6和內(nèi)存-驅(qū)動移位寄存器7連接到內(nèi)存3。
提供給這種配置的液晶顯示器的信息包括觸發(fā)脈沖時鐘信號、像素數(shù)據(jù)、水平像素地址以及垂直像素地址。觸發(fā)脈沖時鐘信號提供給內(nèi)存-驅(qū)動移位寄存器7以及像素-驅(qū)動移位寄存器1，水平像素地址提供給水平地址譯碼器5，像素數(shù)據(jù)提供給數(shù)據(jù)輸入電路4，以及垂直像素地址提供給垂直地址譯碼器6。
在上述電路配置中，電壓電平變換器VLC配置在需要電壓電平變換的位置。在圖2中，電壓電平變換器VLC與水平地址譯碼器5的輸入端串聯(lián)、用于接收水平像素地址，與數(shù)據(jù)輸入電路4的輸入端串聯(lián)、用于接收像素數(shù)據(jù)，附加在內(nèi)存3和D-A變換器電路2之間，以及附加在像素-驅(qū)動移位寄存器1和柵極信號線GL之間。
在制作于透明基片SUB1表面上的顯示區(qū)AR和它的外圍的電路上，利用光刻技術(shù)，有選擇地蝕刻成指定圖案的各導電層、各半導體層和各絕緣層的疊層形成薄膜晶體管(金屬絕緣體半導體薄膜晶體管，以下稱MISTFTS)，并且設(shè)置蝕刻成指定圖案的像素電極、信號線等。半導體層例如由多晶硅(p-Si)構(gòu)成。--電平變換器電路-圖1A是電平變換器VLC的實施例的電路圖。沒有必要在圖2指出的所有位置使用電平變換器VLC，可以在僅僅需要他們的位置或其他位置使用電平變換器VLC。
在圖1A中，用于接收輸入脈沖VIN的輸入端經(jīng)由第一電容C1連接到N溝道型MOS晶體管NMOS1的柵極端子和第一端子(源極端子和漏極端子之一)以及P溝道型MOS晶體管PMOS1的柵極端子和第一端子(源極端子和漏極端子之一)。用于接收輸入脈沖VIN的所述輸入端還經(jīng)由第二電容C2連接到N溝道型MOS晶體管NMOS2的第二端子(源極端子和漏極端子中的另一個)以及P溝道型MOS晶體管PMOS2的第二端子(源極端子和漏極端子中的另一個)。
N溝道型MOS晶體管NMOS1和P溝道型MOS晶體管PMOS1兩者的柵極端子和第一端子都連接到P溝道型MOS晶體管PMOS3的柵極端子。N溝道型MOS晶體管NMOS2和P溝道型MOS晶體管PMOS2的兩者第二端子都連接到N溝道型MOS晶體管NMOS3的柵極端子。N溝道型MOS晶體管NMOS1和P溝道型MOS晶體管PMOS1兩者的第二端子，以及P溝道型MOS晶體管PMOS3的第一端子都連接到高壓電源線VDD。
N溝道型MOS晶體管NMOS2以及P溝道型MOS晶體管PMOS2的柵極端子和第一端子，以及N溝道型MOS晶體管NMOS3的第二端子都連接到低壓電源線VSS。
下文中，參考字符VDD和VSS將不僅表示線路而且指定該線路上的電壓。
P溝道型MOS晶體管PMOS3和N溝道型MOS晶體管NMOS3構(gòu)成互補MOS晶體管(CMOS)，并且P溝道型MOS晶體管PMOS3的第二端子和N溝道型MOS晶體管NMOS3的第一端子之間的接合點形成輸出端。
以下說明上述配置的電壓電平變換器VLC的操作。圖1B圖解說明在圖1A指出的結(jié)點N2到N4上的輸入脈沖VIN和信號的波形。輸入脈沖VIN分別經(jīng)由電容C1和C2容性連接到結(jié)點N2和N3，并且輸入脈沖VIN的電壓變化±ΔV在結(jié)點N2和N3上分別引起電壓變化±ΔV(N2)和±ΔV(N3)。電壓變化±ΔV(N2)和±ΔV(N3)可以分別由以下方程式(1)和(2)近似表示ΔV(N2)＝C1×ΔV/(C1+C1S)(1)ΔV(N3)＝C2×ΔV/(C2+C2S)(2)，其中C1S和C2S就是所謂的分別形成于結(jié)點N2和N3上的寄生電容，分別等于形成于各自結(jié)點N2、N3的總電容減去正常電容C1、C2。
下文中，N溝道型MOS晶體管用NMOSb表示，b是用于識別的序號，P溝道型MOS晶體管用PMOSb表示，b是用于識別的序號。
以下的說明是基于假定為以下方程式(3)、(4)、(5a)和(5b)選定了電路參數(shù)ΔV(N2)＝Vth(NMOS1)+|Vth(PMOS1)|+V1eff(3)ΔV(N3)＝Vth(NMOS2)+|Vth(PMOS2)|+V2eff(4)V1eff＞0 (5a)V2eff＞0 (5b)，其中Vth(aMOSb)表示一個a(a＝p或n)溝道型MOS晶體管b(b＝用于識別的序號)的閾電壓，以及Vceff義為施加于MOS晶體管的柵極端子并具有足夠使MOS晶體管導通的電壓值減去MOS晶體管的閾電壓，被認為是操作電壓，c是用于識別的序號。
假定輸入脈沖VIN輸入到結(jié)點N1(看圖1A)，并且用于電路的電源在圖1B的t0和t1之間的時間通電。結(jié)點N2的電壓比高壓電源電壓VDD低大約|Vth(PMOS1)|，結(jié)點N3的電壓比低壓電源電壓VSS高大約|Vth(PMOS2)|。PMOS3接收結(jié)點N2的電壓作為它的柵極電壓，而NMOS3接收結(jié)點N3的電壓作為它的柵極電壓。在這時串聯(lián)的PMOS3和NMOS3有可能都處于它們的微弱傳導(導通)狀態(tài)，因此，存在這樣的危險直通電流通過PMOS3和NMOS3從高壓電源線VDD流到低壓電源線VSS，引起結(jié)點N4的信號電壓的不穩(wěn)定，視直通電流的數(shù)值而定。通過在上電時或上電后立即改變輸入脈沖VIN的電壓以便截止PMOS3和NMOS3之一，這個問題可以解決。
當輸入脈沖VIN從低電平(下文中簡稱“L”)到高電平(下文中簡稱“H”)變化+ΔV時，由于與電容C1和C2的電容耦合，結(jié)點N2和N3的電壓分別提高了ΔV(N2)和ΔV(N3)。
在這種情況下，結(jié)點N2的電壓V(N2)通過如下所示的方程式(3)獲得。
V(N2)＝VDD+ΔV(N2)-|Vth(PMOS1)|＝VDD+Vth(NMOS1)+V1eff (6)這表明PMOS3被驅(qū)動到它的高度絕緣(截止)狀態(tài)。
結(jié)點N3的電壓V(N3)通過如下所示的方程式(4)獲得。
V(N3)＝VSS+ΔV(N3)+|Vth(PMOS2)|＝VSS+Vth(NMOS2)+2|Vth(PMOS2)|+V2eff (7)這表明NMOS3處于它的導通狀態(tài)。
結(jié)果，當輸入脈沖VIN的電壓變化+ΔV時，幾乎同時引起PMOS3的截止狀態(tài)和NMOS3的導通狀態(tài)。
在從t1到t2期間，V(N2)＝VDD+Vth(NMOS1)+V1eff，因此NMOS導通并且V(N2)降低，而當V(N2)接近等于VDD+Vth(NMOS1)的電壓時，NMOS1截止。這時PMOS3的柵極電壓是V(N2)，等于VDD+Vth(NMOS1)，而源電壓為電壓VDD，因此PMOS維持截止狀態(tài)。
同樣，由于V(N3)＝VSS+Vth(NMOS2)+2|Vth(PMOS2)|+V2eff，所以PMOS2導通，并且V(N3)降低，但當V(N3)接近等于VSS+|Vth(PMOS2)|的電壓時，PMOS2截止。
在這種情況下，如果|Vth(PMOS2)|≥Vth(NMOS3)，則NMOS3保持它的導通狀態(tài)，但如果|Vth(PMOS2)|＜Vth(NMOS3)，則NMOS3截止并且進入截止狀態(tài)。
以下將討論|Vth(PMOS2)|≥Vth(NMOS3)的情況。因為PMOS3保持它的截止狀態(tài)，所以，如果NMOS3可以將存儲在結(jié)點N4的電荷C(N4)×(VINT-VSS)放電到線路VSS，可以使結(jié)點N4的電壓V(N4)等于線路VSS的電壓。C(N4)表示結(jié)點N4形成的電容，并且VINT表示在t1時刻結(jié)點N4的電壓。
當NMOS3的柵極電壓V(N2)變成等于VSS+|Vth(PMOS2)|時，供應(yīng)的電流可以通過以下表示法(8)表示I(NMOS3，Vth(PMOS2))(8)如果選擇電路參數(shù)以滿足至少以下不等式(9)，則可以使V(N4)在結(jié)點N4的電壓等于VSSI(NMOS3，Vth(PMOS2))×(t2-t1)≥C(N4)×(VINT-VSS) (9)并且如果滿足以下不等式(10)|Vth(PMOS2)|＜Vth(NMOS3) (10)，則當V(N2)變成等于Vth(NMOS3)時，NMOS3截止。
令teff1為從t1開始NMOS3截止所需的時間。PMOS3處于截止狀態(tài)，因此NMOS3的放電電荷Q′(1)可以通過對t1與(t1+teff1)之間的I(t)進行積分的下式表示Q′(1)＝∫I(t)dt (11)其中，令β＝NMOS3的電流轉(zhuǎn)換因子，Q(t)＝結(jié)點N4在時間t的充電的數(shù)值C(N4)＝形成于結(jié)點N4的電容，則(a)如果Q(t)/C(N4)＜V(N3)(t)-Vth(NMOS2)，
則I(t)＝β((v(N3)(t)-Vth(NMOS2))(Q(t)/C(N4))-(Q(t)/C(N4))×(Q(t)/C(N4))/2，并且(b)如果Q(t)/C(N4)≥(V(N3)(t)-Vth(NMOS2))，則I(t)＝β(V(N3)(t)-Vth(NMOS2))×((V(N3)(t)-Vth(NMOS2))/2.
如果Q′(1)＝Q(t＝t1)，則結(jié)點4的電壓V(N4)變成等于低壓電源電壓VSS。反之，通過令上述方程式(11)的Q′(1)＝Q(t＝t1)，則從該方程式(11)獲得積分時間tx，并且如果積分時間tx滿足不等式tx≤teff1，則可以使結(jié)點N4的電壓V(N4)等于VSS。
如上所述，當輸入脈沖VIN在t2從“H”變化-ΔV到“L”時，由于與電容C1和C2的電容耦合，在t2之前結(jié)點N2和N3的電壓立即從對應(yīng)電壓分別下降了ΔV(N2)和ΔV(N3)。這里，結(jié)點N3的電壓V(N3)可以通過從上述方程式(4)等獲得的以下方程式(12)表示V(N3)＝VSS+|Vth(PMOS2)|-ΔV(N3)＝VSS-Vth(NMOS2)-V2eff (12)結(jié)果，結(jié)點N3的電壓V(N3)即NMOS3的柵極電壓變成比NMOS3的源電壓VSS低Vth(NMOS2)+V1eff，因此NMOS3進入截止狀態(tài)。
結(jié)點N2的電壓V(N2)通過從上述方程式(3)等獲得的以下方程式(13)表示V(N2)＝VDD+|Vth(NMOS1)|-ΔV(N2)＝VDD-|Vth(PMOS1)|-V1eff (13)從而，結(jié)點N2的柵極電壓V(N2)即NMOS3的柵極電壓變成比NMOS3的源柵極電壓VDD低|Vth(NMOS2)|+V1eff，因此NMOS3進入導通狀態(tài)。
在t2到t3期間，如果Vth(NMOS2)≥|Vth(PMOS2)|+V1eff，則NMOS2進入導通狀態(tài)，結(jié)點N3的電壓V(N3)持續(xù)上升，但當它變成接近電壓VSS-|Vth(PMOS1)|時，NMOS2截止，因此NMOS3保持截止狀態(tài)。
在t2，正如從方程式(6)可以明顯看出，PMOS1的柵極電壓V(N2)比PMOS1的源電壓VDD低|vth(PMOS1)|+V1eff，PMOS進入導通狀態(tài)，并且結(jié)點N2的電壓V(N2)變高，但當電壓V(N2)接近Vth(PMOS1)時，PMOS1截止并進入截止狀態(tài)。
結(jié)果，如果滿足以下不等式(14)|Vth(PMOS1)|≥|Vth(PMOS3)|(14)，則PMOS3保持導通狀態(tài)。
因為NMOS3保持截止狀態(tài)，如果PMOS3可以將存儲在結(jié)點N4的電荷C(N4)×(VDD-VSS)放電到高壓電源線VDD，則可以使結(jié)點N4的電壓V(N4)等于VDD。
當PMOS3的柵極電壓V(N2)等于VDD-|Vth(PMOS2)|時，通過PMOS3的電流可以通過以下表示法(15)表示I(PMOS3，Vth(PMOS1)) (15)如果選擇電路參數(shù)以便至少滿足以下不等式(16)，則可以使結(jié)點N4的電壓V(N4)等于VDDI(PMOS3，Vth(PMOS1))×(t3-t2)≥C(N4)×(VDD-VSS)(16).
并且，如果|Vth(PMOS1)|＜|Vth(PMOS3)|，則PMOS3截止。
令teff2為從t2開始PMOS3截止所需的時間。NMOS3處于截止狀態(tài)，因此PMOS3的放電電荷Q′(2)可以通過對I(t)t2與(t2+teff2)之間進行積分的下式(17)表示Q′(2)＝∫I(t)dt (17)其中，令βP＝PMOS3的電流轉(zhuǎn)換因子，Q(t)＝結(jié)點N4在時間t的電荷量C(N4)＝形成于結(jié)點N4的電容，并且(a)如果Q(t)/C(N4)＜V(N3)(t)-|Vth(PMOS1)|，則流過PMOS3的電流，I(t)＝βP{(V(N3)(t)-|Vth(PMOS1)|)(Q(t)/C(N4))}-(Q(t)/C(N4))×(Q(t)/C(N4))/2}，并且(b)如果Q(t)/C(N4)≥(V(N3)(t)-|Vth(PMOS1)|)，流過PMOS3的電流，I(t)＝βP(V(N3)(t)-Vth(NMOS2))×(V(N3)(t)-Vth(NMOS2))/2。
如果Q′(2)＝Q(t＝t2)，則結(jié)點4的電壓V(N4)等于低壓電源電壓VSS。反之，通過使上述方程式(17)的Q′(2)＝Q(t＝t2)，從方程式(17)獲得積分時間tx，如果積分時間tx滿足不等式tx≤teff2，則可以使結(jié)點N4的電壓V(N4)等于VSS。
如上所述，當輸入脈沖VIN在t3又從“L”變化+ΔV到“H”時，由于與電容C1和C2的電容耦合，在t3之前結(jié)點N2和N3的電壓立即從對應(yīng)的電壓分別提高了ΔV(N2)和ΔV(N3)。這里，結(jié)點N2的電壓V(N2)通過從上述方程式(3)等獲得的以下方程式(18)表示V(N2)＝VDD-|Vth(PMOS1)|+ΔV(N2)＝VDD+Vth(NMOS1)+V1eff (18)結(jié)果，PMOS3進入完全截止狀態(tài)，結(jié)點N3的電壓V(N3)可以通過從上述方程式(4)等獲得的以下方程式(19)表示V(N3)＝VSS-|Vth(PMOS2)|+ΔV(N3)＝VSS+Vth(NMOS2)+V2eff (19)因此NMOS3進入導通狀態(tài)。
在t3 to t4期間，由于V(N2)＝VDD+Vth(NMOS1)+V1eff，所以NMOS1進入導通狀態(tài)，并且V(N2)下降，但當V(N2)接近電壓VDD+Vth(NMOS1)時NMOS1截止。這時，PMOS3的柵極電壓V(N2)等于VDD+Vth(NMOS1)，而PMOS3的源電壓為電壓VDD，因此PMOS3維持截止狀態(tài)。
同樣，如果|Vth(PMOS2)|≤Vth(NMOS2)+V2eff，則PMOS2進入導通狀態(tài)，結(jié)點N3的電壓V(N3)下降，但當電壓V(N3)接近電壓VSS+|Vth(PMOS2)|時，PMOS2截止。
這時，如果|Vth(PMOS2)|≥Vth(NMOS3)，則NMOS3維持導通狀態(tài)，但如果|Vth(PMOS2)|＜Vth(NMOS3)，則當V(N3)下降到VSS+Vth(NMOS3)時，NMOS3截止并進入截止狀態(tài)。
這里|Vth(PMOS2)|和Vth(NMOS3)之間的關(guān)系與聯(lián)系t1和t2期間的操作所解釋的相同。
重復上述操作序列，以便對輸入脈沖VIN進行電壓-電平變換、使其變?yōu)槊}沖V(N4)，波形具有圖1B所示的幅度(VDD-VSS)。
多個圖1A配置的電路可以自由地級聯(lián)，取決于應(yīng)用及其他必須考慮的實際問題。
這里，為簡單起見，圖1A的電路的操作中，在不等式(9)中用VDD取代VINT。不等式(9)假定一個狀態(tài)，使V(N4)等于VSS，并且不等式(16)假定一個狀態(tài)，使V(N4)等于VDD。
首先，從不等式(9)和(16)分別獲得以下不等式(20)和(21)I(NMOS3，Vth(PMOS2))×(t2-t1)≥{C(N4)+CL}×(VDD-VSS) (20)，I(PMOS3，Vth(PMOS1))×(t3-t2)≥{C(N4)+CL}×(VDD-VSS) (21).
對于負載電容CL求解不等式(20)和(21)，產(chǎn)生以下不等式(22)和(23)CL≤{I(NMOS3，Vth(PMOS2))×(t2-t1)}/(VDD-VSS)-C(N4) (22)CL≤{I(PMOS3，Vth(PMOS1))}×(t3-t2))/(VDD-VSS)-C(N4) (23)對于時間求解不等式(20)和(21)，產(chǎn)生以下不等式(24)和(25)(t2-t1)≥{C(N4)+CL}×(VDD-VSS)/I(NMOS3，Vth(PMOS2))(24)(t3-t2)≥{C(N4)+CL}×(VDD-VSS)/I(PMOS3，Vth(PMOS1)) (25)對于電流求解不等式(20)和(21)，產(chǎn)生以下不等式(26)和(27)I(NMOS3，Vth(PMOS2))≥{C(N4)+CL}×(VDD-VSS)/(t2-t1)(26)I(PMOS3，Vth(PMOS1))≥{C(N4)+CL}×(VDD-VSS)/(t3-t2) (27)這里，當每一個上述不等式(20)到(27)的右邊假定為定值時，不等式(22)和(23)限制負載電容，不等式(24)和(25)限制最高頻率，而不等式(26)和(27)限制MOS晶體管的電流，即它們的柵極的大小。這意味著必須隨它的負荷(負載電容)個別地選擇或校驗本實施例的電壓電平變換器電路的電路參數(shù)。
圖4A是根據(jù)本發(fā)明，考慮到上述需求變更的電壓電平變換器的另一個實施例的電路圖，而圖4B圖解說明圖4A的電壓電平變換器在四個結(jié)點的輸入脈沖和信號的脈沖波形。
圖4A是類似于圖3的電路圖，除了增加了CMOS反相器之外，后者的輸入端連接到結(jié)點N4，而其輸出端、結(jié)點N5連接到負載電容CL。設(shè)置有其第一端子連接到高壓電源線VDD的P溝道型MOS晶體管PMOS4和其第二端子連接到低壓電源線VSS的N溝道型MOS晶體管NMOS4。
P溝道型MOS晶體管PMOS4和N溝道型MOS晶體管NMOS4的柵極端子連接到P溝道型MOS晶體管PMOS3的第二端子和N溝道型MOS晶體管NMOS4的第一端子的接合點。P溝道型MOS晶體管PMOS4的第二端子和N溝道型MOS晶體管NMOS4的第一端子的接合點形成輸出端，并且電容CL連接在輸出端和低壓電源線VSS之間。
在該電路的操作中，電壓VIN、V(N2)、V(N3)以及V(N4)的隨時間的變化與實施例1中的情況相同。電壓V(N4)作為輸入脈沖提供給由PMOS4和NMOS4組成的CMOS反相器，如圖4B所示，結(jié)點N5的電壓V(N5)隨時間而變，并且脈沖電壓對負載電容CL充電。這里，在本電路中放電負載電容限于寄生電容，例如包括PMOS4和NMOS4的CMOS反相器的柵電容和結(jié)點N4的接線電容C4。通常，可以使寄生電容小于負載電容CL，因此可以使電路元件的設(shè)計參數(shù)成為實際值。此外，例如，具有同樣電路參數(shù)的本實施例的電壓電平變換器與實施例1相比較有更廣泛的應(yīng)用。
圖5的電路圖與圖4A的電路圖的不同點在于，增加了由P溝道型MOS晶體管PMOS5和N溝道型MOS晶體管NMOS5構(gòu)成的另一個CMOS級，并且負載電容CL連接在它的輸出端和低壓電源線VSS之間。圖5中，參考字符C5表示寄生電容，例如在結(jié)點N5的接線電容，并且結(jié)點N6形成輸出端。本配置的電壓電平變換器有利于大的負載電容的情況。
必須說明，為了更進一步增加本實施例的有益的效果，還可以增加包括P溝道型MOS晶體管PMOS6和N溝道型MOS晶體管NMOS6的另一個CMOS級，負載電容CL連接在它的輸出端和低壓電源線VSS之間，如圖6所示。圖6中，參考字符C6表示寄生電容，例如在結(jié)點N6的接線電容，并且結(jié)點N7形成輸出端。
在圖7A中，電壓電平變換器包括多個(本實施例中為兩個)級，這些級包含級聯(lián)連接的上述電壓電平變換器VLC。詳細地說，第一級由圖1A所示電路配置形成，繼第一級之后的第二級由圖4A所示電路配置形成，并且包括PMOS4和NMOS4的CMOS插入其間而將第一和第二級連接在一起。結(jié)點N9形成本實施例的電壓電平變換器的輸出端。
圖7B圖解說明圖7A的電壓電平變換器的輸入脈沖VIN以及在結(jié)點N2到N8的電壓V(N2)到V(N8)的波形。在上述電路的操作中，電壓VIN、V(N2)、V(N3)、V(N4)及V(N5)的波形與關(guān)于實施例2所說明的相同。
圖7A中，參考字符C11、C12、C11S、以及C12S分別表示對應(yīng)于電容C1、C2、C1S以及C2S的電容，并且參考字符C8表示形成于結(jié)點N8的寄生電容。
當電壓V(N2)和V(N3)響應(yīng)輸入脈沖VIN而隨著時間變化時，同樣地，結(jié)點N6和N7的電壓V(N6)、V(N7)分別響應(yīng)結(jié)點N5的電壓V(N5)而隨著時間變化，并且就上述方程式(1)、(2)、(3)、(4)及(5)得到滿足而言，下列不等式(28)通?？梢缘玫綕M足VIN＜＜VDD(28)，下列方程式(29)和(30)也同時得到滿足V(N5)max＝VDD (29)V(N5)min＝VSS (30)例如，如果一對PMOS13和NMOS13與一對PMOS3和NMOS3的參數(shù)相同，可以獲得更有效的柵極(峰值)電壓和MOS晶體管截止所需的更長的時間teff。
因此，更大的負載，即可以驅(qū)動具有更大驅(qū)動能力的CMOS反相器(包括PMOS14和NMOS14)，從而可以驅(qū)動更大的負載電容CL。
本實施例中，當電壓V(N6)和V(N7)分別超過PMOS13和NMOS13的閥電壓時，這對晶體管完全在通和斷之間切換，從而，與普通的CMOS反相器相比，脈沖信號可以在更短的延遲時間的情況下傳送到下一級。
因此，可以采取圖1A的電路配置，N溝道型MOS晶體管NMOS1可以用二極管D1替代，后者的陰極連接到高電壓供電線路VDD，如圖8A所示。
在上述每一個實施例中，電容C2和N溝道型MOS晶體管NMOS2的串聯(lián)組合連接于用于接收輸入脈沖VIN的輸入端和低壓電源線VSS之間，N溝道型MOS晶體管NMOS2起二極管的作用。
因此，可以采取圖1A的電路配置，N溝道型MOS晶體管NMOS2可以用二極管D2替代，后者的陽極連接到低電壓供電線路VDD，如圖8B所示。
此外，不必說，例如，可以采取圖1A的電路配置，N溝道型MOS晶體管NMOS1和NMOS2可以分別用陰極連接到高壓電源線VDD的二極管D1和陽極連接到低壓電源線VSS的二極管D2替代，如圖8C所示。
此外，上述實施例中，P溝道型MOS晶體管PMOS1和PMOS2可以分別用電阻R1和二極管D3的串聯(lián)組合以及電阻R2和二極管D4的串聯(lián)組合替代，如圖8D所示。不用說，在這種情況下，僅僅P溝道型MOS晶體管PMOS1和PMOS2中的一個可以用電阻R1和二極管D3的串聯(lián)組合替代。
此外，在圖1A的電路配置中，例如，NMOS2和PMOS2的柵極端子連接到低壓電源線VSS。然而，如圖9A所示，NMOS2和PMOS2的柵極端子可以不連接到低壓電源線VSS，而是連接到NMOS2和PMOS2的其他對應(yīng)的端子。
此外，圖1A的電路配置中，NMOS1和PMOS1的柵極端子不是連接到高壓電源線VDD，而是連接到NMOS1和PMOS1的對應(yīng)端子。然而，如圖9B所示，NMOS1和PMOS1的柵極端子可以連接到高壓電源線VDD。
不用說，可以使用關(guān)于圖9A和9B所說明的兩個上述特征，如圖9C所示。
在圖10A中，用于接收輸入脈沖VIN的輸入端連接到N溝道型MOS晶體管NMOS1和NMOS2的第一端子，固定偏壓VBIAS提供給N溝道型MOS晶體管NMOS1和NMOS2的柵極端子。N溝道型MOS晶體管NMOS1的第二端子連接到N溝道型MOS晶體管NMOS3的柵極端子和電容CB的第一端子。N溝道型MOS晶體管NMOS3的第二端子連接到高壓電源線VDD，而晶體管NMOS3的第一端子連接到N溝道型MOS晶體管NMOS2的第二端子。N溝道型MOS晶體管NMOS2的第二端子和N溝道型MOS晶體管NMOS3的第一端子之間的接合點連接到電容CB的第二端子，并形成輸出端(結(jié)點N2)。
圖10A中，作為電阻-電容負荷的負載電阻RL和負載電容CL的串聯(lián)組合連接于輸出端(結(jié)點N2)和地之間。圖10A中用虛線表示的電容CS表示除電容CB以外的寄生電容，如NMOS3的柵電容、NMOS1的源極電容以及形成于結(jié)點N1的接線電容。
圖10B是圖解說明圖10A的電壓電平變換器中的輸入脈沖VIN以及在兩個結(jié)點的信號脈沖的波形的時間圖，橫坐標表示時間。
這里，令VH和VL分別為輸入脈沖VIN的極大和極小值。VH假設(shè)為最高電源電壓VDD的一半，由以下方程式(31)表示，為簡單起見，VL假定為接地電平(地)。
VH＝VDD/2(31)假設(shè)偏壓VBIAS等于VH，通過以下方程式(32)表示VBIAS＝VH＝VDD/2 (32)令Vth是閾電壓，并假定所有N溝道型MOS晶體管NMOS1、NMOS2和NMOS3的閾電壓相等，則滿足方程式(33)Vth＝VH/3＝VDD/6 (33)如果在時間t1，輸入脈沖VIN的電平從低電平(以下簡稱″L″)變化到高電平(以下簡稱″H″)，則結(jié)點N1的電壓VN1通過NMOS1上升到用以下方程式(34)表示的值。
VN1＝VH-Vth (34)變化的同時，NMOS3也進入導通狀態(tài)，并且結(jié)點N2的電壓VN2也開始向由方程式(34)表示的電壓上升。在這時候，與結(jié)點N1的電壓VN1相比較，結(jié)點N2的電壓VN2更遲緩地上升，因為結(jié)點N2連接到由負載電阻RL、結(jié)點N3和負載電容CL組成的負載電路。
當結(jié)點N1的電壓VN1變成(VH-Vth)并且NMOS1因此而截止時，令VN20為結(jié)點N2的電壓，假定以下方程式(35)得到滿足VN1-VN20＝VH-Vth-VN20＝Vth+α(35)在這時候，因為其柵極電壓是VN1、其漏電壓是VDD，并且其源電壓是VN20，所以NMOS3進入導通狀態(tài)。來自NMOS2和NMOS3的電流連續(xù)地流入結(jié)點N2使得結(jié)點N2的電壓VN2上升，直到結(jié)點N2的電壓VN2變成(VH-Vth)，而且當電壓VN2變成(VH-Vth)時，NMOS2截止因而電流停止流過。
然而，在這時候，由于NMOS1的截止使結(jié)點N1浮動，并且經(jīng)由電容CB容性連接到結(jié)點2，所以電壓VN1隨著結(jié)點N2的電壓VN2上升而上升。
當結(jié)點N2的電壓VN2變成(VH-Vth)時，結(jié)點N1的電壓VN11可以用以下方程式(36)近似表示VN11＝VH-Vth+(Vth+α)×CB/(CB+CS)(36)這里，如果以下方程式(37)滿足，則NMOS3保持導通狀態(tài)。
VN11-(VH-Vth)＝(Vth+α)×CB/(CB+CS)＝Vth+β(37)其中β＞0因此，來自高壓電源線VDD的電流通過NMOS3連續(xù)地流入結(jié)點N2，因此結(jié)點N2的電壓VN2連續(xù)上升。
令ΔV為電壓VN2變成(VH-Vth)后的電壓VN2的增量。則在這時候結(jié)點N1的電壓VN1Δ通過以下方程式(38)表示VN1Δ＝VN11+ΔV×CB/(CB+CS)＝VH-Vth+(Vth+α+ΔV)×CB/(CB+CS) (38)通過從由方程式(38)表示的電壓VN1Δ中減去表示為(VH-Vth+ΔV)的結(jié)點N2的電壓VN2獲得(VN1Δ-VN2)的值，并滿足以下方程式(39)，NMOS3保持導通狀態(tài)。
VN1Δ-VN2＝(Vth+α+ΔV)×CB/(CB+CS)-ΔV＞Vth(39)如果用以下方程式(40)代入方程式(39)而獲得的以下關(guān)系式(41)得到滿足，則結(jié)點N2的電壓VN2上升到電壓VDD為止。
ΔV＝VDD-(VH-Vth) (40)(Vth+α+VDD-(VH-Vth))×CB/(CB+CS)-(VDD-(VH-Vth))＞Vth (41)本實施例的電路的本質(zhì)是結(jié)點N2的電壓上升比結(jié)點N1緩慢，換句話說，必須選擇電路參數(shù)以便確保本操作，具體地說，必須選擇晶體管的大小和耦合電容CB。
在上述說明中，一直假定閾電壓Vth為常數(shù)，但是，例如，當由于基片效果等引起的各自的電壓變化使得閾電壓的變化不容許忽視時，則必須使用實際的閾電壓Vth。
如果輸入脈沖VIN的電壓電平在時間t2時從″H″變化到″L″，則輸入脈沖的電壓VIN作為NMOS1和NMOS2的源電壓，由于在這時候晶體管NMOS1和NMOS2兩者的柵極電壓是VBIAS，因此晶體管NMOS1和NMOS2兩者都導通，儲存在結(jié)點N1的電荷通過NMOS1向輸入脈沖VIN的輸入端放電。
從上述的說明可以明顯看出，儲存在結(jié)點N1的電荷的放電是快速的，在這種放電期間NMOS3是截止的，結(jié)果，來自高壓電源線VDD電荷(電流)供應(yīng)被中止。
存儲在結(jié)點N2和N3的電荷通過NMOS2向輸入脈沖VIN的輸入端放電，結(jié)點N1、N2和N3的電壓VN1、VN2和VN3分別變成VL(＝接地)。如上所述的操作順序重復進行。
圖11A的配置與圖10A的不同點在于，N溝道型MOS晶體管NMOS2的柵極端子提供有與輸入脈沖VIN幅度相等、相位相反的脈沖VINinvert，代替固定電壓VBIAS。本說明書中，后綴″invert″用于代替(￣)表示反相。
以下參考圖11B說明圖11A的操作。
在時間t1，輸入脈沖VIN從″L″變化到″H″，結(jié)點N1的電壓VN1經(jīng)由NMOS1上升到由以下方程式(42)表示的值。
VN1＝VH-Vth (42)在這時候，由于NMOS2的柵極接收與輸入脈沖VIN反相的電壓VINinvert，所以NMOS2截止，因此結(jié)點N2的電壓VN2不會經(jīng)由NMOS2上升。
如果以下方程式(43)滿足，則NMOS3導通，從而結(jié)點N2的電壓VN2開始上升。
VN1＝VH-Vth (43)為簡單起見，忽略在結(jié)點N1的電壓VN1達到由方程式(43)表示的值之前通過NMOS3引起的結(jié)點N2的電壓升高。令ΔV為該時間之后電壓VN2的電壓增量，則結(jié)點N1的電壓VN1Δ可以由以下方程式(44)表示。
VN1Δ＝VN1+ΔV×CB/(CB+CS)＝VH-Vth+ΔV×CB/(CB+CS) (44)通過從由方程式(44)表示的電壓VN1Δ中減去表示為ΔV的結(jié)點N2的電壓VN2獲得(VN1Δ-VN2)的值，并滿足以下方程式(45)，NMOS3保持導通狀態(tài)。
VN1Δ-VN2＝VH-Vth+ΔV×CB/(CB+CS)-ΔV＞Vth(45)如果通過把以下方程式(46)代入方程式(45)獲得的以下關(guān)系(47)得到滿足，則結(jié)點N2的電壓VN2上升到高壓電源線VDD的電壓VDD為止。
ΔV＝VDD (46)VH-Vth+VDD×CB/(CB+CS)-VDD＞Vth (47)后續(xù)操作與實施例6所述的相同，因此，如圖11B中所示，在本實施例中獲得電壓電平變換后的脈沖。
作為本實施例的變體，VINinvert加到其柵電極上的NMOS2的第一端子可以連接到圖11C所示的低壓電源線VSS。
圖12A的配置與圖10A和11A的不同點在于，N溝道型MOS晶體管NMOS1的柵極端子通過電阻器RSP連接到固定電壓VBIAS而不是直接地連接固定電壓VBIAS，并且通過電容CSP容性連接到輸入脈沖VIN的輸入端。
以下參考圖12B說明圖12A的操作。
當輸入脈沖VIN在時間t1從″L″變化到″H″時，這種電壓變化通過電容CSP傳送到結(jié)點N4，因此結(jié)點N4的電壓變化、即NMOS1的柵極電壓變化可以通過以下方程式(48)近似表示。
ΔV＝VH×CSP/(CSP+CS4) (48)其中CS4表示寄生電容元件，后者形成于結(jié)點N4的除電容CSP以外的電容。
結(jié)點N4的電壓VN4通過以下方程式(49)表示。
VN4＝VBIAS+ΔV (49)之后，對應(yīng)于超過電壓VBIAS的電壓分量的電荷通過電阻RSP向偏壓BIAS放電，并且其時間常數(shù)通過以下方程式(50)近似表示。
τ＝RSP×(CSP+CS4) (50)N溝道金屬氧化物半導體導通，結(jié)點N1的電壓VN1上升，并且當電壓VN1上升足夠高以致滿足以下方程式(51)時，NMOS1截止并且斷開。
VN4-VN1＝Vth (51)令tcg為結(jié)點N1的電壓VN1達到滿足方程式(51)的值所需要的時間。則在這時候結(jié)點N4的電壓VN4通過以下方程式(52)表示。
VN4＝VBIAS+ΔV×exp(-tcg/τ) (52)總之，因為VN4≥VBIAS，所以即使VBIAS選擇為VDD/2，通過NMOS3的電流的數(shù)值大于(即導通電阻小)實施例7中的例子。從而在通過方程式(52)表示的關(guān)系得到滿足之前，電荷大量充電到結(jié)點N1，因此結(jié)點N2的電壓VN2變成高于通過實施例7的方程式(42)表示的電壓VN1。
此外，有可能通過選擇CSP和RSP實現(xiàn)VN1＝VH的關(guān)系式，使得通過方程式(52)表示的電壓VN4滿足以下方程式(53)。
VN4＝VBIAS+ΔV×(exp(-tcg/τ)≥Vth (53)為簡單起見，假定VN1＝VH，并且可以忽視在tcg期間由通過NMOS3的電流引起的結(jié)點N2的電壓升高。
然后，借助由經(jīng)過NMOS3對結(jié)點N2充電所引起的結(jié)點N2的電壓VN2的電壓上升ΔVN2，實現(xiàn)以下方程式(54)表示的關(guān)系式，并且電壓VN1比實施例7的方程式(44)表示的電壓高Vth。
VN1＝VH+ΔVN2×CB/(CB+CS) (54)這意味著NMOS3的柵極電壓比實施例7的高，結(jié)果，通過NMOS3對結(jié)點N2充電的電流的數(shù)值增加，從而電壓vN2的上升速度增加。
因此，可以以比較短的時間周期進行電壓電平變換，從而實現(xiàn)快速的脈沖處理。
作為本實施例的變體，VINinvert加到其柵電極的NMOS2的第一端子可以連接到低壓電源線VSS，和實施例7的變體的情況一樣。
在圖13A的配置中，各自包含圖11A電路的兩級級聯(lián)連接，對應(yīng)于第二級之前的第一級的N溝道型MOS晶體管的第二級的晶體管(圖13A中N溝道型MOS晶體管NMOS4)的柵極端子連接到高壓電源線VDD。參考字符CB1和CB2表示對應(yīng)于圖11A中的電容CB的電容，而參考字符CS1和CS2分別表示在結(jié)點N1、N3的寄生電容。本配置的電壓電平變換器能夠減小輸出MOS(N溝道型MOS晶體管NMOS6)的有效導通電阻，因此加快了負載電路的充電速度。
圖13B是用于說明上述電路操作的時序圖，圖13C更詳細地圖解說明圖13A的結(jié)點N1和N2的電壓的變化，而圖13D更詳細地圖解說明圖13A的結(jié)點N3和N4的電壓的變化。
當輸入脈沖VIN在時間t1從“L”變化到“H”時，開始對結(jié)點N1充電因此結(jié)點N1的電壓VN1上升。然后，當電壓VN1上升到NMOS3的閥電壓Vth時，NMOS3導通并且結(jié)點N2的電壓VN2開始上升。
當電壓VN1變成(VBIAS-Vth)時，NMOS截止，因此其到達輸入脈沖VIN的輸入端的電氣連接被切斷。令V1為此時結(jié)點N2的電壓VN2。
如上所述，令ΔV1為(VBIAS-Vth-V1)。于是，如果ΔV1＞Vth，則NMOS3保持導通狀態(tài)，并且如果滿足下列方程式(55)，則結(jié)點N2的電壓VN2上升到VDD。
VBIAS-Vth+(VDD-V1)×(CB1/(CB1+CS1))-VDD≥Vth(55)這里，電壓上升的速度的時間常數(shù)通過下列方程式(56)近似表示。
τ(t)＝RON(t)(NMOS3)×(CB2+CS2)(56)其中RON(t)(NMOS3)表示NMOS3的導通電阻。
這里，由于通過NNOS3的有效電流，也就是說，它的導通電阻RON(t)(NMOS3)隨時間而變化，所以時間常數(shù)(t)是時間的函數(shù)。
在時間t2通過NMOS3的電流Ids通過下列方程式(57)近似表示Ids＝A×(ΔV1-Vth)×(ΔV1-Vth) (57)其中常數(shù)A由MOS晶體管的結(jié)構(gòu)、尺寸等確定。
由于導通電阻RON(t)(NNOS3)∝1/Ids，所以很明顯ΔV1在通過方程式(56)確定時間常數(shù)τ(t)中是一個重要的因子。也就是說，選擇越大的電壓ΔV1，導通電阻RON(t)(NNOS3)變得越小，因此，時間常數(shù)(t)減少因而負載電路中的電壓上升的速度增加。
本實施例中，在包括NMOS1、NMOS2和NMOS3的第一級中，輸入脈沖VIN的″H″上升到電壓VDD，然后作為輸入電壓提供給包含NMOS4、NMOS5和NMOS6的后續(xù)級。NMOS4的柵極連接到高壓電源線VDD，因此NMOS4的截止電壓變成(VDD-Vth)。
NMOS6的源極作為本實施例的輸出端子并連接到負載電路，從而其初始電壓上升變得緩慢。因此，容易設(shè)置使得圖13D中所示的ΔV2比ΔV1大，從而導通電阻變小，結(jié)點N4的電壓VN4的上升速度增加。
作為本實施例的變體，VINinvert加到它們各自的柵極電極的NMOS2和NMOS5的第一端子可以連接到低壓電源線VSS，和實施例7的情況一樣。
圖14A的配置與圖13A的配置的不同點在于，電容CP連接于N溝道型MOS晶體管NMOS2的柵極端子和第二端子之間。
當輸入脈沖VIN從″H″變化到″L″時，由于耦合電容CP，結(jié)點N2的電壓VN2降低。由于當NMOS3在導通狀態(tài)時結(jié)點N2的電壓VN2比輸入脈沖VIN的″L″低，所以結(jié)點N1的電壓VN1變成(VBIAS-Vth)，并且當NMOS1截止時，結(jié)點N2的電壓VN2比實施例9中的低。
因此，與實施例9中的相比ΔV1變大，結(jié)果，結(jié)點N2和N4的電壓VN2和VN4上升的速度增加，改善了它們的上升時間。因此，可以實現(xiàn)更高頻率脈沖的電壓電平變換。
圖14B是說明上述電路操作的時序圖，圖14C更詳細地圖解說明圖14A的結(jié)點N1和N2的電壓變化，而圖14D更詳細地圖解說明圖14A的結(jié)點N3和N4的電壓變化。
作為本實施例的變體，VINinvert加到它們各自的柵極電極的NMOS2和NMOS5的第一端子可以連接到低壓電源線VSS，和實施例7的情況一樣。實施例11圖15A是根據(jù)本發(fā)明制作在液晶顯示器的基片表面的電壓電平變換器的另一實施例的電路圖，類似于圖14A。
圖15A的配置與圖14A的配置的不同點在于，輸入脈沖VIN還輸送到N溝道型MOS晶體管NMOS1的柵極電極，并增加了另一個N溝道型MOS晶體管NMOS7。NMOS7的第二端子連接到N溝道型MOS晶體管NMOS1的第二端子與電容CB1的第一端子之間的接合點，NMOS7的第一端子連接到輸入脈沖VIN的輸入端子，并且與輸入脈沖VIN幅度相同、相位相反的脈沖VINinvert輸送到NMOS7的柵極端子。
本配置的電壓電平變換器具有與實施例10相同的優(yōu)點，并且不需要實施例10所述的控制偏壓VBIAS。
圖15B是說明上述電路操作的時序圖，圖15C更詳細地圖解說明圖15A的結(jié)點N1和N2的電壓變化，而圖15D更詳細地圖解說明圖15A的結(jié)點N3和N4的電壓變化。
作為本實施例的變體，VINinvert加到它們各自的柵極電極的NMOS2，NMOS5和NMOS7的第一端子可以連接到低壓電源線VSS，和實施例7的情況一樣。
以上利用N溝道型MOS晶體管作為構(gòu)成所述電路的所有薄膜晶體管，對實施例6到11進行了說明，但是不用說N溝道型MOS晶體管可以用P溝道型MOS晶體管替換，低壓電源用高壓電源替換，得到的電壓電平變換器具有相同的優(yōu)點。
上述各實施例中，構(gòu)成各自的電壓電平變換器的晶體管是使用例如SiO2層作為它們的柵極絕緣薄膜的MOS晶體管，但是不用說，可以用使用其他薄膜例如氮化硅層作為它們的柵極絕緣薄膜的MIS晶體管替換。
顯然，從上述說明中，本發(fā)明提供的顯示元件的電壓電平變換器能夠充分地抑制直通電流。
權(quán)利要求
1.一種顯示裝置，它包括一對基板；夾在所述基板對之間的電光材料層；形成于所述基板對之間的多個像素以及設(shè)置在所述基板對之一上用于驅(qū)動所述多個像素的驅(qū)動電路；所述驅(qū)動電路包括電平變換器電路，后者包括具有用多晶硅制造的半導體層的MISTFT(金屬絕緣體半導體薄膜晶體管)，所述電平變換器電路包括一對第一NMISTFT(N溝道型金屬絕緣體半導體薄膜晶體管)和第一PMISTFT(P溝道型金屬絕緣體半導體薄膜晶體管)，所述第一NMISTFT和所述第一PMISTFT中的每一個的柵極端子和第一端子都連接到用于經(jīng)由第一電容接收輸入脈沖的輸入端；一對第二NMISTFT和第二PMISTFT，每一所述第二NMISTFT和所述第二PMISTFT中的每一個的第二端子經(jīng)由第二電容連接到輸入端；第三PMISTFT，其柵極端子連接到所述第一NMISTFT和所述第一PMISTFT的所述柵極端子和所述第一端子；第三NMISTFT，其柵極端子連接到所述第二NMISTFT和所述第二PMISTFT的所述第二端子，所述第三PMISTFT的第一端子、所述第一NMISTFT的第二端子、以及所述第一PMJSTFT的第二端子連接到高壓電源線，所述第三NMISTFT的第二端子、所述第二NMISTFT的柵極端子和第一端子、所述第二PMISTFT的柵極端子和第一端子連接到低壓電源線，以及所述第三PMISTFT的第二端子和所述第三NMISTFT的第一端子之間的第一接合點連接到所述電平變換器電路的輸出端。
2.權(quán)利要求1的顯示裝置，其特征在于還包括串聯(lián)組合的第四PMISTFT和第四NMISTFT，其中，所述第四PMISTFT的第一端子連接到所述高壓電源線，所述第四NMISTFT的第二端子連接到所述低壓電源線，所述第四PMISTFT和所述第四NMISTFT的柵極端子連接到所述第一接合點，以及所述第四PMISTFT的第二端子和所述第四NMISTFT的第一端子之間的第二接合點連接到所述電平變換器電路的所述輸出端。
3.權(quán)利要求1的顯示裝置，其特征在于還包括多個串聯(lián)組合的第四PMISTFT和第四NMISTFT，其中，所述多個串聯(lián)組合級聯(lián)連接成多個級，所述多個串聯(lián)組合中的每一個的所述第四PMISTFT的第一端子連接到所述高壓電源線，所述多個串聯(lián)組合中的每一個的所述第四NMISTFT的第二端子連接到所述低壓電源線，從所述第一接合點算起的所述多個級的第一級中的所述第四PMISTFT和所述第四NMISTFT的柵極端子連接到所述第一接合點，除所述第一級之外的所述多個級的所述第四PMISTFT和所述第四NMISTFT的柵極端子連接到緊隨其后的所述多個級之一的所述第四PMISTFT的第二端子和所述第四NMISTFT的第一端子之間的接合點，以及所述多個級中最后一級的所述第四PMISTFT的第二端子和所述第四NMISTFT的第一端子之間的第二接合點連接到所述電平變換器電路的所述輸出端。
4.一種顯示裝置，它包括一對基板；夾在所述基板對之間的電光材料層；形成于所述基板對之間的多個像素；以及設(shè)置在所述基板對之一上用于驅(qū)動所述多個像素的驅(qū)動電路；所述驅(qū)動電路包括電平變換器電路，后者包括具有用多晶硅制造的半導體層的MISTFT(金屬絕緣體半導體薄膜晶體管)，所述電平變換器電路具有串聯(lián)配置的多個級，所述多個級中的每一個級包括一對第一NMISTFT(N溝道型金屬絕緣體半導體薄膜晶體管)和第一PMISTFT(P溝道型金屬絕緣體半導體薄膜晶體管)，所述第一NMISTFT和所述第一PMISTFT中每一個的柵極端子和第一端子都連接到用于經(jīng)由第一電容接收輸入脈沖的輸入端；一對第二NMISTFT和第二PMISTFT，所述第二NMISTFT和所述第二PMISTFT中的每一個的第二端子經(jīng)由第二電容連接到所述輸入端；第三PMISTFT，其柵極端子連接到所述第一NMISTFT和所述第一PMISTFT的所述柵極端子和所述第一端子；第三NMISTFT，其柵極端子連接到所述第二NMISTFT和所述第二PMISTFT的所述第二端子，所述第三PMISTFT的第一端子、所述第一NMISTFT的第二端子、以及所述第一PMJSTFT的第二端子連接到高壓電源線，所述第三NMISTFT的第二端子、所述第二NMISTFT的柵極端子和第一端子、所述第二PMISTFT的柵極端子和第一端子連接到低壓電源線，以及所述第三PMISTFT的第二端子和所述第三NMISTFT的第一端子之間的第一接合點連接到輸出端。
5.權(quán)利要求4的顯示裝置，其特征在于還包括包含第四PMISTFT和第四NMISTFT的至少一級電路，所述至少一級電路連接于所述多個級中連續(xù)的級之間，所述第四PMISTFT和所述第四NMISTFT的柵極端子連接到所述電路的輸入端，所述第四PMISTFT的一個端子和所述第四NMISTFT的一個端子連接到所述電路的輸出端，所述第四PMISTFT的另一端子連接到所述高壓電源線，所述第四NMISTFT的另一端子連接到所述低壓電源線。
6.權(quán)利要求4和5之一的顯示裝置，其特征在于還包括包含第五PMISTFT和第五NMISTFT的至少一級電路，所述至少一級電路連接到所述多個級中的最后一級，所述第五PMISTFT和所述第五NMISTFT的柵極端子連接到所述電路的輸入端，所述第五PMISTFT的一個端子和所述第五NMISTFT的一個端子連接到所述電路的輸出端，所述第五PMISTFT的另一個端子連接到所述高壓電源線，以及所述第五NMISTFT的另一個端子連接到所述低壓電源線。
7.權(quán)利要求1和4之一的顯示裝置，其特征在于所述第一NMISTFT、所述第一PMISTFT、所述第二NMISTFT和所述第二PMISTFT中至少一個用二極管和二極管與電阻的串聯(lián)組合之一取代。
8.一種顯示裝置，它包括一對基板；夾在所述基板對之間的電光材料層；形成于所述基板對之間的多個像素以及設(shè)置在所述基板對之一上用于驅(qū)動所述多個像素的驅(qū)動電路；所述驅(qū)動電路包括電平變換器電路，后者包括具有相同導電類型、并具有用多晶硅制造的半導體層的MISTFT(金屬絕緣體半導體薄膜晶體管)，所述電平變換器電路包括第一MISTFT、第二MISTFT、以及第三MISTFT，所述第一MISTFT和所述第二MISTFT的第一端子連接到用于接收輸入脈沖的輸入端，所述第一MISTFT和所述第二MISTFT的柵極端子連接到固定電壓電源線，所述第一MISTFT的第二端子連接到所述第三MISTFT的柵極端子和電容器的第一端子，所述第三MISTFT的第二端子連接到高壓電源線，所述第三MISTFT的第一端子連接到所述第二MISTFT的第二端子，以及所述第二MISTFT的第二端子、所述第三MISTFT的第一端子和所述電容器的第二端子的接合點連接到所述電平變換器的輸出端。
9.一種顯示裝置，它包括一對基板；夾在所述基板對之間的電光材料層；形成于所述基板對之間的多個像素；以及設(shè)置在所述基板對之一上用于驅(qū)動所述多個像素的驅(qū)動電路；所述驅(qū)動電路包括電平變換器電路，后者包括具有相同導電類型、并具有用多晶硅制造的半導體層的MISTFT(金屬絕緣體半導體薄膜晶體管)，所述電平變換器電路包括第一MISTFT、第二MISTFT、以及第三MISTFT，所述第一MISTFT和所述第二MISTFT的第一端子連接到用于接收輸入脈沖的輸入端，所述第一MISTFT的柵極端子連接到固定電壓電源線，所述第二MISTFT的柵極端子接收與所述輸入脈沖幅度相同、相位相反的脈沖，所述第一MISTFT的第二端子連接到所述第三MISTFT的柵極端子和電容器的第一端子，所述第三MISTFT的第一端子連接到高壓電源線，以及所述第二MISTFT的第二端子、所述第三MISTFT的第二端子和所述電容器的第二端子的接合點連接到所述電平變換器的輸出端。
10.權(quán)利要求8和9之一的顯示裝置，其特征在于所述第一MISTFT的所述柵極端子通過電阻連接到固定電壓電源線，并通過電容連接到所述輸入端。
11.一種顯示裝置，它包括一對基板；夾在所述基板對之間的電光材料層；形成于所述基板對之間的多個像素；以及設(shè)置在所述基板對之一上用于驅(qū)動所述多個像素的驅(qū)動電路；所述驅(qū)動電路包括電平變換器電路，后者包括具有相同導電類型、并具有用多晶硅制造的半導體層的MISTFT(金屬絕緣體半導體薄膜晶體管)，所述電平變換器電路具有串聯(lián)配置的多個級，所述多個級中的每一級包括第一MISTFT、第二MISTFT以及第三MISTFT，所述第一MISTFT和所述第二MISTFT的第一端子連接到用于接收輸入脈沖的輸入端，所述第一MISTFT的柵極端子連接到固定電壓電源線，所述第二MISTFT的柵極端子接收與所述輸入脈沖幅度相同、相位相反的脈沖，所述第一MISTFT的第二端子連接到所述第三MISTFT的柵極端子和電容器的第一端子，所述第三MISTFT的第一端子連接到高壓電源線，以及所述第二MISTFT的第二端子、所述第三MISTFT的第二端子和所述電容器的第二端子的接合點連接到輸出端。
12.權(quán)利要求11的顯示裝置，其特征在于所述多個級的至少一個級中的所述第一MISTFT的所述柵極端子連接到高壓電源線。
13.權(quán)利要求11和12之一的顯示裝置，其特征在于所述多個級的至少一個級中的所述第二MISTFT的所述柵極端子和所述第二端子通過電容相互連接。
14.權(quán)利要求11的顯示裝置，其特征在于所述多個級的第一級中的所述第一MISTFT的所述柵極端子連接到所述第一級的輸入端。
15.權(quán)利要求1、2、3、4、5、7、8、9、11、12和14中的一個的顯示裝置，其特征在于所述電光材料層是液晶材料層。
16.權(quán)利要求1、2、3、4、5、7、8、9、11、12和14中的一個的顯示裝置，其特征在于所述電光材料層是和場致發(fā)光材料層。
全文摘要
一種顯示裝置具有包括用多晶硅MISTFT形成的電平變換器的驅(qū)動器。電平變換器包括:第一、第二和第三N溝道型MISTFT(NMISTFT)以及第一、第二和第三P溝道型MISTFT(PMISTFT)。第一NMISTFT和PMISTFT的柵極端子和第一端子以及第三PMISTFT的柵極端子通過電容連接到輸入端子。第二NMISTFT和PMISTFT的第二端子以及第三NMISTFT的柵極端子通過電容連接到輸入端。第三PMISTFT的第一端子、第一NMISTFT和PMJSTFT的第二端子連接到高壓電源線。第三NMISTFT的第二端子、第二NMISTFT和PMISTFT的柵極端子和第一端子連接到低壓電源線。第三PMISTFT的第二端子和第三NMISTFT的第一端子連接到輸出端。
文檔編號G09G3/36GK1354454SQ01139448
公開日2002年6月19日 申請日期2001年11月22日 優(yōu)先權(quán)日2000年11月22日
發(fā)明者宮澤敏夫, 佐藤秀夫, 佐藤友彥, 槙正博 申請人:株式會社日立制作所, 日立裝置工程株式會社