專利名稱：基于fpga技術(shù)的以太網(wǎng)串口轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型是一種用于將工業(yè)設(shè)備的串口總線轉(zhuǎn)換為計(jì)算機(jī)以太網(wǎng)數(shù)據(jù)總線的數(shù)據(jù)通信轉(zhuǎn)換設(shè)備， 屬于工業(yè)設(shè)備中現(xiàn)場總線的數(shù)據(jù)轉(zhuǎn)換設(shè)備。
背景技術(shù)：
工業(yè)設(shè)備中儀器儀表傳感器等設(shè)備的數(shù)據(jù)通信大部分采用串行總線(即RS232/422/485標(biāo)準(zhǔn))，對 這類工業(yè)設(shè)備要進(jìn)行集中控制必須通過串行總線連接，采用輪詢方式，實(shí)現(xiàn)設(shè)備逐點(diǎn)通信。而現(xiàn)在工業(yè) 設(shè)備中存在大量的設(shè)備需要控制、大量的現(xiàn)場數(shù)據(jù)需要讀取、設(shè)備間需要交互式通信控制，如果仍然采 用串行總線進(jìn)行數(shù)據(jù)通信，則會(huì)出現(xiàn)通信距離受限，數(shù)據(jù)格式交互復(fù)雜，控制邏輯混亂，數(shù)據(jù)傳輸實(shí)時(shí) 性差，傳輸效率低，不能有效實(shí)現(xiàn)集中管理和現(xiàn)場監(jiān)控，同時(shí)又出現(xiàn)另一個(gè)問題，即如何將不同廠家的 工業(yè)設(shè)備實(shí)現(xiàn)相互集成，實(shí)現(xiàn)交互式通信控制，充分利用已有的軟硬件資源。隨著計(jì)算機(jī)以太網(wǎng)技術(shù)的快速發(fā)展及日漸成熟，它具有組網(wǎng)方便靈活，聯(lián)接方便可靠，傳輸距離不 受限制，控制方式靈活，便于維護(hù)和集中管理監(jiān)控，并具有很好的開放性和可靠性等優(yōu)點(diǎn)。并且以太網(wǎng) 通信技術(shù)及其標(biāo)準(zhǔn)已提升為全球性的數(shù)據(jù)接入標(biāo)準(zhǔn)，現(xiàn)在無論是工業(yè)設(shè)備、測試測量儀器、家用電器都 在積極實(shí)現(xiàn)設(shè)備網(wǎng)絡(luò)化。本實(shí)用新型正是為了實(shí)現(xiàn)設(shè)備網(wǎng)絡(luò)化而設(shè)計(jì)的。發(fā)明內(nèi)容本實(shí)用新型的目的是基于FPGA的嵌入式技術(shù)，設(shè)計(jì)一種將工業(yè)設(shè)備的串口總線轉(zhuǎn)換為以太網(wǎng)數(shù)據(jù) 總線的基于FPGA技術(shù)的以太網(wǎng)串口轉(zhuǎn)換器，它通過基于FPGA的嵌入式技術(shù)，實(shí)現(xiàn)串行數(shù)據(jù)總線 (RS232/422/485總線)和以太網(wǎng)之間的數(shù)據(jù)自動(dòng)轉(zhuǎn)換，對現(xiàn)有的基于串行總線通信控制的工業(yè)設(shè)備進(jìn) 行設(shè)備網(wǎng)絡(luò)化改造和設(shè)計(jì)。本使用新型的技術(shù)方案如下-本實(shí)用新型針對工業(yè)設(shè)備中大量使用的串口總線實(shí)現(xiàn)交互式操作的現(xiàn)實(shí)問題，并考慮嵌入式以太網(wǎng) 技術(shù)的發(fā)展，設(shè)計(jì)并實(shí)現(xiàn)一種基于FPGA技術(shù)的以太網(wǎng)串口轉(zhuǎn)換器，整個(gè)電路系統(tǒng)的硬件結(jié)構(gòu)采用模塊 化設(shè)計(jì)，包括以FPGA為核心的嵌入式處理模塊、串口總線電平驅(qū)動(dòng)模塊、以太網(wǎng)通信模塊和電源電路。以FPGA為核心的嵌入式處理模塊是設(shè)計(jì)構(gòu)建嵌入式系統(tǒng)電路的核心,嵌入式系統(tǒng)的處理器是通過 在FPGA內(nèi)部構(gòu)建32位軟核CPU組成,為配合其工作嵌入式系統(tǒng)外圍電路主要由SDRAM程序存儲(chǔ)器、 Flash數(shù)據(jù)存儲(chǔ)器和串行配置器件構(gòu)成，同時(shí)在FPGA內(nèi)部設(shè)計(jì)串行數(shù)據(jù)發(fā)送/接收及同步控制邏輯。串口總線電平驅(qū)動(dòng)電路由RS232/422/485驅(qū)動(dòng)芯片構(gòu)成，RS232驅(qū)動(dòng)芯片的RXD、 TXD信號分別 與FPGA芯片的IO管腳相連，RS422驅(qū)動(dòng)的DI、 RO信號分別與FPGA的IO管腳相連，RS485驅(qū)動(dòng)芯片的DI、 RO、 RE#、 DE信號與FPGA芯片的10管腳相連，它們對從FPGA芯片發(fā)送來的數(shù)據(jù)進(jìn) 行電平轉(zhuǎn)換后輸出。將要發(fā)送的數(shù)據(jù)從FPGA芯片輸出到RS232/422/485驅(qū)動(dòng)芯片的TXD端，進(jìn)行電 平轉(zhuǎn)換后輸出，當(dāng)接收信號經(jīng)過RS232/422/485驅(qū)動(dòng)芯片完成電平轉(zhuǎn)換后經(jīng)RXD端送入到FPGA芯片， 對接收信號進(jìn)行處理和采樣，而對串行總線數(shù)據(jù)的發(fā)送接收邏輯均在FPGA芯片內(nèi)用VHDL程序設(shè)計(jì) 實(shí)現(xiàn)。以太網(wǎng)MAC控制模塊由隔離脈沖變壓器、以太網(wǎng)MAC控制芯片構(gòu)成，以太網(wǎng)MAC控制芯片的 數(shù)據(jù)總線、控制總線分別與FPGA芯片的IO管腳相連，以太網(wǎng)MAC控制芯片的TX+、 TX-、 RX+、 RX-管腳則與隔離脈沖變壓器的TDP、 TDN、 RDP、 RDN管腳相連。電源電路為整個(gè)轉(zhuǎn)換器供電。本實(shí)用新型具有下列優(yōu)點(diǎn)(1) 解決工業(yè)設(shè)備中串口總線向設(shè)備網(wǎng)絡(luò)化的轉(zhuǎn)變 在傳統(tǒng)工業(yè)設(shè)備的串行總線接口處連接以太網(wǎng)串口轉(zhuǎn)換器，可以直接將數(shù)據(jù)封裝在TCP/IP數(shù)據(jù)幀中通過以太網(wǎng)絡(luò)進(jìn)行傳輸，其IP地址設(shè)置、通信協(xié)議選擇等設(shè)定不需改動(dòng)工業(yè)設(shè)備的結(jié)構(gòu)，只需對以 太網(wǎng)串口轉(zhuǎn)換器進(jìn)行設(shè)定，本實(shí)用新型方便地實(shí)現(xiàn)串行總線工業(yè)設(shè)備網(wǎng)絡(luò)化改造，具有使用簡單，設(shè)置 方便的特點(diǎn)。工業(yè)設(shè)備接入以太網(wǎng)串口轉(zhuǎn)換器后的拓?fù)浣Y(jié)構(gòu)圖參見圖1。(2) 確保串口總線設(shè)備間通信網(wǎng)絡(luò)的實(shí)時(shí)性和可靠性串行總線的工業(yè)設(shè)備網(wǎng)絡(luò)化后，具有組網(wǎng)方便靈活，聯(lián)接方便可靠，傳輸距離不受限制，控制方式 靈活，便于維護(hù)和集中管理監(jiān)控，并具有很好的開放性和可靠性等優(yōu)點(diǎn)。通過中心控制計(jì)算機(jī)就可以對 所有網(wǎng)絡(luò)化的工業(yè)設(shè)備進(jìn)行同步控制、監(jiān)控、數(shù)據(jù)采集、交互式通信，使得每套工業(yè)設(shè)備均有獨(dú)立的 IP地址，控制中心可以完成循檢、命令、控制、定位等管理任務(wù)，高效的傳輸速率增強(qiáng)控制的實(shí)時(shí)性， 同時(shí)以太網(wǎng)組網(wǎng)設(shè)備和技術(shù)的成熟，增強(qiáng)控制的可靠性。(3) 方便遠(yuǎn)程管理和設(shè)備維護(hù)采用以太網(wǎng)串口轉(zhuǎn)換器，增強(qiáng)現(xiàn)場串行總線設(shè)備的可控性，便于系統(tǒng)集中管理，每套工業(yè)設(shè)備具有 獨(dú)立的IP地址，在后臺控制軟件中可以利用IP地址的唯一性進(jìn)行精確定位，同時(shí)由于采用以太網(wǎng)絡(luò)技 術(shù)，可以將網(wǎng)絡(luò)化后的工業(yè)設(shè)備接入公網(wǎng)，方便遠(yuǎn)程管理和工業(yè)設(shè)備廠家遠(yuǎn)程設(shè)備維護(hù)或系統(tǒng)升級。(4) 實(shí)現(xiàn)系統(tǒng)的開放性 由于以太網(wǎng)串口轉(zhuǎn)換器采用基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)，開發(fā)設(shè)計(jì)具有極強(qiáng)的靈活性，可以針對串行總線的數(shù)據(jù)格式和幀定義的不同，采用VHDL語言編程實(shí)現(xiàn)對不同的數(shù)據(jù)格式幀進(jìn)行采樣傳輸控 制，可以實(shí)現(xiàn)二次開發(fā)；然后將采樣后的數(shù)據(jù)封裝成TCP/IP數(shù)據(jù)幀進(jìn)行網(wǎng)絡(luò)傳輸，而以太網(wǎng)傳輸技術(shù)是開放性協(xié)議，也可以很方便實(shí)現(xiàn)二次開發(fā)。


圖l是工業(yè)設(shè)備接入以太網(wǎng)串口轉(zhuǎn)換器后的拓?fù)浣Y(jié)構(gòu)圖圖2是基于FPGA的以太網(wǎng)串口轉(zhuǎn)換器的硬件結(jié)構(gòu)框圖圖3A是基于FPGA芯片的輸入輸出接口電路圖圖3B是SDRAM程序存儲(chǔ)器的電路圖；圖3C是Flash數(shù)據(jù)存儲(chǔ)器的電路圖；圖3D-1、圖3D-2、圖3D-3是FPGA的配置電路圖；圖3E是以太網(wǎng)MAC控制電路圖；圖3F是串行總線電平轉(zhuǎn)換電路圖；圖3G是電源電路圖；圖4是FPGA內(nèi)部VHDL軟件結(jié)構(gòu)框圖； 圖5是基于NiosII的C程序軟件流程圖； 圖6異步串行通信格式；圖7用16倍波特率時(shí)鐘的同步檢測與采樣過程。
具體實(shí)施方式
由于采用以太網(wǎng)串口轉(zhuǎn)換器，增強(qiáng)現(xiàn)場串行總線設(shè)備的可控性，便于系統(tǒng)集中管理和實(shí)時(shí)監(jiān)控，以 及工業(yè)設(shè)備間的同步控制和運(yùn)行。以太網(wǎng)串口轉(zhuǎn)換器除了完成協(xié)議轉(zhuǎn)換外，每個(gè)轉(zhuǎn)換器都有獨(dú)立的IP 地址，控制中心可以完成循檢、命令、控制、定位等管理任務(wù)，便于管理同時(shí)還可確定其具體位置。 (一)以太網(wǎng)串口轉(zhuǎn)換器的硬件結(jié)構(gòu)基于FPGA的以太網(wǎng)串口轉(zhuǎn)換器的硬件結(jié)構(gòu)按模塊化方法設(shè)計(jì)，主要由以FPGA為核心的嵌入式 處理模塊、串口總線電平驅(qū)動(dòng)模塊、以太網(wǎng)通信模塊和電源電路構(gòu)成，如圖2所示。1、以FPGA為核心的嵌入式處理模塊，參見圖3A、圖犯、圖3C、圖3D-1、圖3D-2、 圖3D-3:該處理模塊采用基于FPGA嵌入IP軟核的SOPC系統(tǒng)進(jìn)行嵌入式系統(tǒng)設(shè)計(jì)，F(xiàn)PGA芯片U3采用 Altera公司的EP1C12Q240C8芯片，釆用Altera公司提供的IP軟核NiosII作為嵌入式CPU, NiosII是 一種32位RISC嵌入式處理器，是軟核形式，具有很大的靈活性，可以在多種系統(tǒng)設(shè)置組合中進(jìn)行選 擇，滿足成本和功能的要求，同時(shí)采用NiosII開發(fā)包含有一套通用外設(shè)和接口庫，利用Altera公司的 SOPC Builder開發(fā)軟件設(shè)計(jì)用戶邏輯接口，本實(shí)用新型就是用SOPC Builder工具將串行總線控制邏輯 置入到NiosII系統(tǒng)中，由于運(yùn)行嵌入式系統(tǒng)需要大量的數(shù)據(jù)處理和存儲(chǔ)，用一片16MB SDRAM芯片U4作為程序存儲(chǔ)器，采用Micron公司的MT48LC4M32B2芯片，它具有16MB的存儲(chǔ)容量。在FPGA 內(nèi)部的NiosII處理器通過SDRAM控制器完成SDRAM的所有邏輯，它的32條數(shù)據(jù)總線、12條行地 址總線、4條列地址總線、2條塊地址總線、6條控制總線分別與U3 (FPGA)的10管腳相連。用一片 8MB Flash芯片U7作為數(shù)據(jù)存儲(chǔ)器，采用AMD公司的AM29LV065D芯片，它具有8MB的存儲(chǔ)容 量。它的23條地址總線、8條數(shù)據(jù)總線、4條控制總線分別與U3 (FPGA)的10管腳相連，將基于NiosII 處理器的應(yīng)用程序通過編程器燒寫到AM29LV065D中，在程序運(yùn)行前可以將AM29LV065D中的代碼 復(fù)制到MT48LC4M32B2芯片中，然后執(zhí)行。由于EP1C12Q240C8是基于SRAM査找表，在器件上電 時(shí)配置數(shù)據(jù)必須重新加載，因此必須是一能夠掉電保持的器件來保存配置數(shù)據(jù)，然后在EP1C12Q240C8 上電時(shí)將配置數(shù)據(jù)加載到FPGA中。串行配置存儲(chǔ)器采用Altera公司的EPCS4芯片U10用于對FPGA 進(jìn)行上電配置，它直接和EP1C12Q240C8特定管腳相連。此部分的電路原理圖如圖3所示。2、 串行總線電平轉(zhuǎn)換模塊，參見圖3F串行總線電平轉(zhuǎn)換電路分別是RS232總線采用MAX3232芯片U5，它的RXD、 TXD信號分別與 U3 (FPGA)的IO管腳相連，RS422總線采用MAX3490芯片U6,它的DI、 RO信號分別與U3 (FPGA) 的IO管腳相連，RS485總線采用MAX3485芯片U11，它的DI、 RO、 RE弁、DE信號與U3 (FPGA) 的10管腳相連。3、 以太網(wǎng)控制模塊.參見圖3E:以太網(wǎng)MAC控制電路采用Davicom公司的DM卯00a專用芯片U8， DM9000a是一個(gè)全集成、功 能強(qiáng)大、性價(jià)比高的以太網(wǎng)MAC控制器，它帶有一個(gè)通用處理器接口、 EEPROM接口、 10/100PHY 和16KB的SRAM，采用單電源供電，可以兼容+3.3V/5V的I/0接口電平，它的16條數(shù)據(jù)線、7條控 制總線分別與U3 (FPGA)的IO管腳相連，它的TX+、 TX-、 RX+、 RX-管腳則與隔離脈沖變壓器U12 的TDP、 TDN、 RDP、 RDN管腳相連，而隔離脈沖變壓器采用HanRun公司的HR601680小體積隔離 脈沖變壓器。4、電源電路,參見圖3G:考慮工業(yè)設(shè)備的供電設(shè)備和低功耗需求，采用+5V電壓輸入(可以通過外部220V交流電壓的開關(guān) 電源獲得)，整個(gè)轉(zhuǎn)換器的內(nèi)部電壓只需要+3.3￥和+ 1.5￥,電源電路設(shè)計(jì)時(shí)考慮到+3.3￥的電流較大， 故采用LT1086-3.3線性變壓器Ul將+5V電壓變?yōu)?3.3V;而對+1.5V的電流較小，采用LM1117— ADJ線性變壓器U2將+5V電壓變?yōu)? 1.5V。 (二)基于FPGA的軟件設(shè)計(jì)，參見圖4:基于FPGA的軟件設(shè)計(jì)分為兩個(gè)方面，第一是設(shè)計(jì)串行總線控制邏輯，它采用VHDL語言設(shè)計(jì)， 主要完成串行數(shù)據(jù)發(fā)送/接收及同步控制邏輯；第二是利用Altem公司的SOPC Builder開發(fā)軟件構(gòu)建以NiosII嵌入式處理器為核心的嵌入式硬件系統(tǒng)。 1.串行總線控制邏輯的VHDL程序設(shè)計(jì)，異步串行通信時(shí)，每個(gè)字符作為一幀獨(dú)立的信息，可以隨機(jī)出現(xiàn)在數(shù)據(jù)流中，即每個(gè)字符出現(xiàn)在數(shù) 據(jù)流中的相對時(shí)間是任意的。然而， 一個(gè)字符一旦開始出現(xiàn)后，字符中各位則是以預(yù)先固定的時(shí)鐘頻率 傳送。因此，異步通信方式的"異步"主要體現(xiàn)在字符與字符之間，至于同一字符內(nèi)部的位與位間卻是 同步的?？梢?，為了確保異步通信的正確性，必須找到一種方法，使收發(fā)雙方在隨機(jī)傳送的字符與字符 間實(shí)現(xiàn)同步。這種方法就是在字符格式中設(shè)置起始位和停止位。異步通信的傳輸格式如圖6所示。每幀信息(即每個(gè)字符)由4部分組成1) 1位起始位，規(guī)定為低電平"0"。2) 5 8位數(shù)據(jù)位，它緊跟在起始位后面，是要傳送的有效信息。規(guī)定從低位至高位依次傳送。3) 0位或1位奇偶校驗(yàn)位。4) l位、1^位或2位停止位，規(guī)定為高電平。為提高異步串行通信的可靠性，通常采樣時(shí)鐘采用4或16倍波特率的時(shí)鐘，如圖7所示。采樣時(shí) 鐘采用16倍頻后，采樣、檢測過程如下停止位或任意數(shù)目空閑位的后面，接收器在每個(gè)接收時(shí)鐘的 上升沿對輸入數(shù)據(jù)流進(jìn)行采樣，通過檢測是否有9個(gè)連續(xù)的低電平，來確定它是否為起始位。如是，則 確認(rèn)是起始位，且對應(yīng)的是起始位中心，然后以此為準(zhǔn)確的時(shí)間基準(zhǔn)，每隔16個(gè)時(shí)鐘同期采樣一次， 檢測一個(gè)數(shù)據(jù)位。如不是9個(gè)連續(xù)的低電平(即使9個(gè)采樣值中有一個(gè)非"0")，則認(rèn)為這一個(gè)是干擾 信號，把它刪除?？梢?，采用16倍頻措施后，不僅有利于實(shí)現(xiàn)收發(fā)同步，而且有利于抗干擾和提高異 步串行通信的可靠性。在串行數(shù)據(jù)接收的同步控制中設(shè)置一個(gè)6位計(jì)數(shù)器，利用該計(jì)數(shù)器的計(jì)數(shù)狀態(tài)，實(shí)現(xiàn)串行數(shù)據(jù)接收的同步控制，在RXD端的啟動(dòng)位未到達(dá)以前該技術(shù)器都保持位"0"，當(dāng)同步控制機(jī)構(gòu)檢測到啟動(dòng)位以后就立即將該計(jì)數(shù)器置為"011100B"，此后計(jì)數(shù)器啟動(dòng)對CLK計(jì)數(shù)，當(dāng)計(jì)數(shù)器計(jì)到"111111B"時(shí)，一個(gè)數(shù)據(jù)接收過程結(jié)束，計(jì)數(shù)器又處于0狀態(tài)，等待下一個(gè)啟動(dòng)位的到來。串行數(shù)據(jù)發(fā)送的同步控制與串行數(shù)據(jù)接收的同步控制類似，其過程相反。1.構(gòu)建NiosII嵌入式系統(tǒng)采用Nios處理器開發(fā)設(shè)計(jì)必須先配置處理器結(jié)構(gòu)、設(shè)置接口等內(nèi)容。也就是說，必須根據(jù)實(shí)際需 求構(gòu)建一個(gè)處理器，而傳統(tǒng)的處理器具有固定接口、片內(nèi)RAM和外部設(shè)備。系統(tǒng)設(shè)計(jì)所需的具體硬件 設(shè)計(jì)工作如下1) 用SOPC Builder系統(tǒng)綜合軟件來選取合適的32位NiosII CPU、存儲(chǔ)器以及外圍器件(如片內(nèi)存 儲(chǔ)器、PIO、片外存儲(chǔ)器接口)，并定制它們的功能。2) 使用QuartusII軟件來選取EP1C12Q240C8 FPGA器件，利用Altera公司的SOPC Builder開發(fā)軟件構(gòu)建NiosII嵌入式處理器、SDRAM接口控制模塊、Flash接口控制模塊、以太網(wǎng)DM9000a接口 控制模塊以及定時(shí)器/計(jì)數(shù)器模塊、系統(tǒng)ID等CPU外設(shè)模塊，同時(shí)采用用戶定制模式加入串行總線控 制邏輯模塊。然后由SOPC Builder生成的HDL設(shè)計(jì)文件；再使用Quartus II軟件在EP1C12Q240C8上 對NiosII系統(tǒng)上的各種1/0 口分配管腳，另外還要根據(jù)要求進(jìn)行硬件編譯選項(xiàng)或時(shí)序約束的設(shè)置。在編 譯的過程中，QuartusII從HDL源文件綜合生成一個(gè)適合目標(biāo)器件的網(wǎng)表，最后生成配置文件。(三)基于嵌入式系統(tǒng)的以太網(wǎng)協(xié)議及應(yīng)用軟件設(shè)計(jì)，參見圖5基于嵌入式系統(tǒng)的軟件設(shè)計(jì)分為兩個(gè)方面，第一是在NiosII嵌入式系統(tǒng)的基礎(chǔ)上采用C語言設(shè)計(jì) 串口數(shù)據(jù)控制程序(即將硬件層接收的數(shù)據(jù)讀到CPU中，將CPU要發(fā)送的數(shù)據(jù)傳遞到硬件層)和以太 網(wǎng)MAC控制程序、ARP協(xié)議、UDP協(xié)議、TCP協(xié)議等協(xié)議處理程序；第二是在NiosII嵌入式系統(tǒng)的 基礎(chǔ)上采用C語言設(shè)計(jì)應(yīng)用控制程序，即串行總線的數(shù)據(jù)通過裝置的協(xié)議處理模塊，將現(xiàn)場總線數(shù)據(jù) 封裝成TCP/IP數(shù)據(jù)幀或UDP數(shù)據(jù)幀，通過以太網(wǎng)和中間級交換設(shè)備送到遠(yuǎn)端的監(jiān)控中心，反之，將送 來的TCP/IP數(shù)據(jù)幀或UDP數(shù)據(jù)幀通過折封轉(zhuǎn)換成串行數(shù)據(jù)總線，同時(shí)系統(tǒng)還要完成數(shù)據(jù)緩存和幀沖突 檢測等任務(wù)。
權(quán)利要求1、基于FPGA技術(shù)的以太網(wǎng)串口轉(zhuǎn)換器，其特征在于它包括以FPGA為核心的嵌入式處理模塊、串口總線電平驅(qū)動(dòng)模塊、以太網(wǎng)通信模塊和電源電路；所述以FPGA為核心的嵌入式處理模塊由FPGA芯片以及由SDRAM程序存儲(chǔ)器、Flash數(shù)據(jù)存儲(chǔ)器和串行配置器件構(gòu)成的外圍電路組成；SDRAM程序存儲(chǔ)器的數(shù)據(jù)總線、地址總線和控制總線分別與FPGA芯片的IO管腳相連；Flash數(shù)據(jù)存儲(chǔ)器的數(shù)據(jù)總線、地址總線和控制總線也分別與FPGA芯片的IO管腳相連；串行配置器件直接與FPGA芯片的管腳相連，對FPGA芯片進(jìn)行上電配置；所述串口總線電平驅(qū)動(dòng)模塊由RS232/422/485驅(qū)動(dòng)芯片構(gòu)成，RS232驅(qū)動(dòng)芯片的RXD、TXD信號分別與FPGA芯片的IO管腳相連，RS422驅(qū)動(dòng)芯片的DI、RO信號分別與FPGA芯片的IO管腳相連，RS485驅(qū)動(dòng)芯片的DI、RO、RE#、DE信號與FPGA芯片的IO管腳相連，它們對從FPGA芯片發(fā)送來的數(shù)據(jù)進(jìn)行電平轉(zhuǎn)換后輸出；以太網(wǎng)MAC控制模塊由隔離脈沖變壓器、以太網(wǎng)MAC控制芯片構(gòu)成，以太網(wǎng)MAC控制芯片的數(shù)據(jù)總線、控制總線分別與FPGA芯片的IO管腳相連，以太網(wǎng)MAC控制芯片的TX+、TX-、RX+、RX-管腳則與隔離脈沖變壓器的TDP、TDN、RDP、RDN管腳相連；電源電路為整個(gè)轉(zhuǎn)換器供電。
2、 根據(jù)權(quán)利要求1所述的基于FPGA技術(shù)的以太網(wǎng)串口轉(zhuǎn)換器，其特征在于所述FPGA芯片采 用EP1C12Q240C8 FPGA芯片。
3、 根據(jù)權(quán)利要求1所述的基于FPGA技術(shù)的以太網(wǎng)串口轉(zhuǎn)換器，其特征在于所述SDRAM程序 存儲(chǔ)器采用MT48LC4M32B2芯片。
4、 根據(jù)權(quán)利要求1所述的基于FPGA技術(shù)的以太網(wǎng)串口轉(zhuǎn)換器，其特征在于所述Flash數(shù)據(jù)存 儲(chǔ)器采用AM29LV065D芯片。
5、 根據(jù)權(quán)利要求1所述的基于FPGA技術(shù)的以太網(wǎng)串口轉(zhuǎn)換器，其特征在于所述RS232/422/485 驅(qū)動(dòng)芯片分別采用MAX3232芯片、MAX3490芯片和MAX3485芯片。
6、 根據(jù)權(quán)利要求1所述的基于FPGA技術(shù)的以太網(wǎng)串口轉(zhuǎn)換器，其特征在于所述以太網(wǎng)MAC 控制模塊采用DM卯00a專用芯片，它帶有一個(gè)通用處理器接口、 EEPROM接口、 10/1OOPHY和16KB 的SRAM，采用單電源供電，兼容+3.3V/5V的I/0接口電平。
7、 根據(jù)權(quán)利要求1所述的基于FPGA技術(shù)的以太網(wǎng)串口轉(zhuǎn)換器，其特征在于所述隔離脈沖變壓 器采用HR601680小體積隔離脈沖變壓器。
專利摘要本實(shí)用新型涉及一種基于FPGA技術(shù)的以太網(wǎng)串口轉(zhuǎn)換器，是一種將工業(yè)設(shè)備中廣泛應(yīng)用的串口現(xiàn)場總線RS232/422/485數(shù)據(jù)接口標(biāo)準(zhǔn)與計(jì)算機(jī)以太網(wǎng)絡(luò)數(shù)據(jù)接口標(biāo)準(zhǔn)實(shí)現(xiàn)互聯(lián)互通的數(shù)據(jù)自動(dòng)交換設(shè)備。該轉(zhuǎn)換器采用基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)，整個(gè)電路系統(tǒng)主要由四部分構(gòu)成第一部分是以FPGA為核心設(shè)計(jì)構(gòu)建嵌入式系統(tǒng)電路，在FPGA內(nèi)部構(gòu)建32位軟核CPU，嵌入式系統(tǒng)外圍電路主要由16MBSDRAM程序存儲(chǔ)器，8MB Flash數(shù)據(jù)存儲(chǔ)器，4Mbits的串行配置器件構(gòu)成；第二部分是串口總線電平驅(qū)動(dòng)電路，即由RS232/422/485驅(qū)動(dòng)芯片構(gòu)成；第三部分是以太網(wǎng)通信電路，主要由隔離脈沖變壓器、以太網(wǎng)MAC控制芯片構(gòu)成。第四部分是電源電路。該轉(zhuǎn)換器可以自動(dòng)實(shí)現(xiàn)標(biāo)準(zhǔn)串口總線數(shù)據(jù)自動(dòng)轉(zhuǎn)換成以太網(wǎng)數(shù)據(jù)，并將轉(zhuǎn)換后的數(shù)據(jù)用TCP、UDP協(xié)議進(jìn)行傳輸。
文檔編號H04L12/02GK201174706SQ200720188319
公開日2008年12月31日 申請日期2007年11月26日 優(yōu)先權(quán)日2007年11月26日
發(fā)明者張慧敏, 平 甘, 鮮曉東, 黃揚(yáng)帆 申請人:重慶大學(xué)