專利名稱：甚高頻全向信標(biāo)接收系統(tǒng)與高速智能統(tǒng)一總線接口方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種總線接口方法，特別涉及一種甚高頻全向信標(biāo)接收系統(tǒng)與高速智 能統(tǒng)一總線接口方法。
背景技術(shù)：
甚高頻全向信標(biāo)系統(tǒng)(VOR)是一種近程無線電導(dǎo)航系統(tǒng)，能使機(jī)上接收機(jī)在伏爾 地面臺(tái)任何方向上和伏爾信號(hào)覆蓋范圍內(nèi)測(cè)定相對(duì)于該臺(tái)的磁方位角。甚高頻全向信標(biāo)系 統(tǒng)目前已在國內(nèi)外機(jī)場(chǎng)普遍使用，它同現(xiàn)代飛機(jī)上的飛行管理系統(tǒng)和自動(dòng)飛行控制系統(tǒng)配 合工作，可完成飛機(jī)的導(dǎo)航和進(jìn)近著陸過程?，F(xiàn)代航空總線要求信息快速共享，需要實(shí)現(xiàn)高速大容量數(shù)據(jù)和圖像信號(hào)的傳輸， 通訊頻率為(^bt以上，而甚高頻全向信標(biāo)接收系統(tǒng)通常采用ARINC^9總線與其它機(jī)載設(shè)備 通信，數(shù)據(jù)傳輸速率有12. 5kbit/s和lOOlcbit/s兩種，無法滿足航空總線高傳輸速率的要 求，因而需要將ARINC4^總線信息接入高速智能統(tǒng)一總線進(jìn)行傳輸。文獻(xiàn)“基于DEI1016的ARINC4^總線數(shù)據(jù)轉(zhuǎn)換卡，網(wǎng)絡(luò)信息技術(shù)，2006年第25卷 第3期”公開了一種ALTERA公司的CPLD芯片EPM71 和ATMEL公司的AVR單片機(jī)ATMEGA162 相結(jié)合實(shí)現(xiàn)ARINC4^總線數(shù)據(jù)格式轉(zhuǎn)換和數(shù)據(jù)傳輸方法。該方法以ATMEGA162為核心，用 CPLD實(shí)現(xiàn)如數(shù)據(jù)鎖存、數(shù)據(jù)格式的轉(zhuǎn)換。文獻(xiàn)“基于PC104的4 通信總線的設(shè)計(jì)與實(shí)現(xiàn)， 電子技術(shù)，2004年第11期”公開了一種基于PC104總線的嵌入式硬件系統(tǒng)平臺(tái)的PC104總 線和ARINC^9總線數(shù)據(jù)轉(zhuǎn)化的接口模塊。該接口模塊以SysCentreModule/SuperPT芯片 PC104為ARINC^9數(shù)據(jù)收發(fā)及數(shù)據(jù)轉(zhuǎn)換的核心處理單元，并采用HS3282和HS3182結(jié)合構(gòu) 成串并，并串轉(zhuǎn)換的主體。目前公開的文獻(xiàn)中沒有ARINC^9直接與高速智能統(tǒng)一總線相連 的方法，都必須通過PC104、ARM、DSP、PC等系統(tǒng)與外部總線相連，不能使ARINC4^信號(hào)脫 離系統(tǒng)直接接入高速智能統(tǒng)一總線。

發(fā)明內(nèi)容
為克服現(xiàn)有的甚高頻全向信標(biāo)接收系統(tǒng)無法直接接入高速智能統(tǒng)一總線的不足， 本發(fā)明提出一種甚高頻全向信標(biāo)接收系統(tǒng)與高速智能統(tǒng)一總線接口方法，通過該接口方法 甚高頻全向信標(biāo)接收系統(tǒng)可直接將方位信息發(fā)送到高速智能統(tǒng)一總線上，實(shí)現(xiàn)導(dǎo)航信息快 速共享。本發(fā)明基于信號(hào)慢進(jìn)快出的思想，甚高頻全向信標(biāo)接收系統(tǒng)信號(hào)以低速輸入、以高 速輸出，實(shí)現(xiàn)低速ARINC^9信號(hào)向高速智能統(tǒng)一總線信號(hào)的轉(zhuǎn)換。采用普通低頻器件進(jìn)行 電平轉(zhuǎn)換、高速智能統(tǒng)一總線編碼，采用高速邏輯器件接收高速智能統(tǒng)一總線的發(fā)送允許 信號(hào)，采用高速雙端口 RAM緩存數(shù)據(jù)，設(shè)置選擇開關(guān)切換雙端口 RAM的高低速讀寫時(shí)鐘，采 用數(shù)據(jù)并轉(zhuǎn)串及控制單元將并行信號(hào)進(jìn)行串行轉(zhuǎn)換及控制串行信號(hào)向高速智能統(tǒng)一總線 的發(fā)送，以此為基礎(chǔ)實(shí)現(xiàn)甚高頻全向信標(biāo)接收系統(tǒng)與高速智能統(tǒng)一總線的接口。本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案一種甚高頻全向信標(biāo)接收系統(tǒng)與高速 智能統(tǒng)一總線接口方法，其特點(diǎn)是包括以下步驟
1)甚高頻全向信標(biāo)接收系統(tǒng)輸出的ARINC4^信號(hào)首先通過電平轉(zhuǎn)換單元轉(zhuǎn)換 成與高速智能統(tǒng)一總線編碼單元內(nèi)部電平一致的信號(hào)，并發(fā)送至高速智能統(tǒng)一總線編碼單 元；2)高速智能統(tǒng)一總線編碼單元檢測(cè)ARINC429總線上是否有數(shù)據(jù)，當(dāng)有數(shù)據(jù)時(shí)將 并行的32位4 字及本部件地址按照總線編碼規(guī)則進(jìn)行編碼，然后在低頻同步信號(hào)控制下 將發(fā)送信息送入雙向存儲(chǔ)器等待發(fā)送；3)甚高頻全向信標(biāo)接收系統(tǒng)通過高速邏輯陣列連續(xù)自動(dòng)接收并判斷來自高速智 能統(tǒng)一總線的允許發(fā)送信號(hào)；4)收到允許發(fā)送信號(hào)后，通過選擇開關(guān)關(guān)閉低頻同步信號(hào)而開通高頻同步信號(hào)， 通過數(shù)據(jù)并轉(zhuǎn)串及控制向高速智能統(tǒng)一總線發(fā)送地址和信號(hào)。本發(fā)明的有益效果是由于采用高速雙端口 RAM緩存數(shù)據(jù)，設(shè)置選擇開關(guān)切換雙 端口 RAM的高低速讀寫時(shí)鐘，采用數(shù)據(jù)并轉(zhuǎn)串及控制單元將并行信號(hào)進(jìn)行串行轉(zhuǎn)換及控制 串行信號(hào)向高速智能統(tǒng)一總線的發(fā)送，以此為基礎(chǔ)實(shí)現(xiàn)甚高頻全向信標(biāo)接收系統(tǒng)與高速智 能統(tǒng)一總線的接口。本發(fā)明甚高頻全向信標(biāo)接收系統(tǒng)與高速智能統(tǒng)一總線接口方法不需要 通過？(1043冊(cè)、03 、？(等系統(tǒng)，可將甚高頻全向信標(biāo)接收系統(tǒng)41 似9信號(hào)直接接入高 速智能統(tǒng)一總線，實(shí)現(xiàn)導(dǎo)航信息的快速共享。本發(fā)明只是在與高速智能統(tǒng)一總線相接的存 儲(chǔ)單元、并轉(zhuǎn)串、選擇開關(guān)和高速邏輯陣列使用甚高頻器件，而其余部分只需要能滿足本單 元要求的器件即可。下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作詳細(xì)說明。


圖1是本發(fā)明甚高頻全向信標(biāo)接收系統(tǒng)與高速智能統(tǒng)一總線接口方法信號(hào)發(fā)送 原理圖。圖2是本發(fā)明甚高頻全向信標(biāo)接收系統(tǒng)與高速智能統(tǒng)一總線接口方法ARINC429 數(shù)據(jù)轉(zhuǎn)換原理圖。
具體實(shí)施例方式本發(fā)明甚高頻全向信標(biāo)接收系統(tǒng)與高速智能統(tǒng)一總線接口方法，在與甚高頻全向 信標(biāo)接收系統(tǒng)相連接的單元采用普通器件，能滿足自身工作需求即可，與高速智能統(tǒng)一總 線相連接的單元采用甚高頻器件，滿足高速智能統(tǒng)一總線工作需求。本實(shí)施例高速智能統(tǒng) 一總線編碼單元采用EP1C12Q240系列的FPGA，高速邏輯陣列采用Hittite公司的高速數(shù)字 邏輯，高速雙端口 RAM采用IDT70V3079，數(shù)據(jù)并轉(zhuǎn)串及控制單元采用高速收發(fā)器BCM8152， 支持10(ibpS的數(shù)據(jù)收發(fā)速度。本發(fā)明接口方法基于信號(hào)慢進(jìn)快出的思想，信號(hào)轉(zhuǎn)換流程如下1)甚高頻全向信標(biāo)接收系統(tǒng)輸出的ARINC^9信號(hào)首先以低速進(jìn)入ARINC429-TTL 電平轉(zhuǎn)換單元，將ARINC429電平轉(zhuǎn)換為TTL電平，使其與智能總線編碼單元內(nèi)部電平一 致；2)電平轉(zhuǎn)換過的信號(hào)進(jìn)入EP1C12Q240提取有效數(shù)據(jù)，并按照高速智能統(tǒng)一總線 協(xié)議對(duì)其編碼，ARINC429數(shù)據(jù)轉(zhuǎn)換原理如附圖2所示；
3)編碼后的信號(hào)采用低速時(shí)鐘寫入IDT70V3079雙口 RAM進(jìn)行緩存；4)通過EP3SL150高速邏輯陣列連續(xù)自動(dòng)接收并判斷來自高速智能統(tǒng)一總線的允 許發(fā)送信號(hào)；5)收到允許發(fā)送信號(hào)后，通過選擇開關(guān)關(guān)閉低頻同步信號(hào)而開通高頻同步信號(hào)， 以高速時(shí)鐘從IDT70V3079中讀取緩存的數(shù)據(jù)；6)通過BCM8152高速收發(fā)器將并行數(shù)據(jù)及地址轉(zhuǎn)化為串行信號(hào)并控制其輸出至 高速智能統(tǒng)一總線上，從而實(shí)現(xiàn)ARINC^9信號(hào)接入高速智能統(tǒng)一總線。本發(fā)明甚高頻全向信標(biāo)接收系統(tǒng)與高速智能統(tǒng)一總線接口方法信號(hào)發(fā)送原理圖 如附圖所示。整個(gè)轉(zhuǎn)換過程采用嵌套狀態(tài)機(jī)實(shí)現(xiàn)，按順序流程進(jìn)行，并行過程在順序流程的 參考下進(jìn)行。時(shí)鐘控制模塊根據(jù)高速智能統(tǒng)一總線同步信號(hào)和甚高頻全向信標(biāo)接收系統(tǒng)輸 入信號(hào)的速率分別產(chǎn)生高低速時(shí)鐘，作為雙端口 RAM的讀寫時(shí)鐘控制信號(hào)。
權(quán)利要求
1. 一種甚高頻全向信標(biāo)接收系統(tǒng)與高速智能統(tǒng)一總線接口方法，其特征在于包括以下 步驟(1)甚高頻全向信標(biāo)接收系統(tǒng)信號(hào)首先通過電平轉(zhuǎn)換單元轉(zhuǎn)換成與高速智能統(tǒng)一總線 內(nèi)部電平一致的信號(hào)，并發(fā)送至高速智能統(tǒng)一總線編碼單元；(2)高速智能統(tǒng)一總線編碼單元檢測(cè)ARINC^9總線上是否有數(shù)據(jù)，當(dāng)有數(shù)據(jù)時(shí)將并行 的32位4 字及本部件地址按照總線編碼規(guī)則進(jìn)行編碼，然后在低頻同步信號(hào)控制下將發(fā) 送信息送入雙向存儲(chǔ)器等待發(fā)送；(3)甚高頻全向信標(biāo)接收系統(tǒng)通過高速邏輯陣列連續(xù)自動(dòng)接收并判斷來自高速智能統(tǒng) 一總線的允許發(fā)送信號(hào)；(4)收到允許發(fā)送信號(hào)后，通過選擇開關(guān)關(guān)閉低頻同步信號(hào)而開通高頻同步信號(hào)，通過 數(shù)據(jù)并轉(zhuǎn)串及控制向高速智能統(tǒng)一總線發(fā)送地址和信號(hào)。
全文摘要
本發(fā)明公開了一種甚高頻全向信標(biāo)接收系統(tǒng)與高速智能統(tǒng)一總線接口方法，用于解決現(xiàn)有的甚高頻全向信標(biāo)接收系統(tǒng)無法直接接入高速智能統(tǒng)一總線的技術(shù)問題。技術(shù)方案是采用高速雙端口RAM緩存數(shù)據(jù)，設(shè)置選擇開關(guān)切換雙端口RAM的高低速讀寫時(shí)鐘，采用數(shù)據(jù)并轉(zhuǎn)串及控制單元將并行信號(hào)進(jìn)行串行轉(zhuǎn)換及控制串行信號(hào)向高速智能統(tǒng)一總線的發(fā)送，實(shí)現(xiàn)了甚高頻全向信標(biāo)接收系統(tǒng)與高速智能統(tǒng)一總線的接口。
文檔編號(hào)G06F13/42GK102081589SQ201010577980
公開日2011年6月1日 申請(qǐng)日期2010年12月2日 優(yōu)先權(quán)日2010年12月2日
發(fā)明者史忠科, 王闖, 賀瑩 申請(qǐng)人:西北工業(yè)大學(xué)