專利名稱：一種基于fpga技術(shù)的十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種醫(yī)療設(shè)備，特別涉及一種十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡。
技術(shù)背景現(xiàn)有的十二導(dǎo)聯(lián)心電圖的心電數(shù)據(jù)采集和數(shù)據(jù)傳輸電路基本上通過多片 選擇器集成電路、譯碼器集成電路、計(jì)數(shù)器集成電路、單片機(jī)主控芯片、串 口通信電路，WILSON電阻網(wǎng)絡(luò)，右腿驅(qū)動(dòng)電路，濾波電路等實(shí)現(xiàn)十二導(dǎo)聯(lián)選擇、 導(dǎo)聯(lián)脫落和靈敏度控制，信號(hào)濾波，采集電路和數(shù)據(jù)傳輸電路較復(fù)雜、模擬 電路成分較多。從而使十二導(dǎo)聯(lián)心電圖機(jī)存在體積大、功耗大，難以零成本 維護(hù)升級(jí)和不能在采集卡上實(shí)現(xiàn)數(shù)據(jù)采集和數(shù)據(jù)數(shù)字化處理實(shí)時(shí)同步等不 足。經(jīng)檢索，采用FPGA技術(shù)實(shí)現(xiàn)十二導(dǎo)聯(lián)心電圖的心電數(shù)據(jù)采集和數(shù)據(jù)處理 傳輸技術(shù)在國(guó)內(nèi)外至今未見報(bào)道。 發(fā)明內(nèi)容本發(fā)明所要解決的技術(shù)問題是，針對(duì)現(xiàn)有技術(shù)中的上述缺陷，設(shè)計(jì)一種 利用FPGA技術(shù)實(shí)現(xiàn)體積小、功耗低、電路結(jié)構(gòu)簡(jiǎn)單、易于維護(hù)升級(jí)，的十 二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡。本發(fā)明解決上述技術(shù)問題采用的技術(shù)方案是，設(shè)計(jì)一種基于FPGA技術(shù)的 十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡，該十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡的選擇與控制部 分(不需WILSON電阻網(wǎng)絡(luò))、AD轉(zhuǎn)換部分、采樣率的控制部分、心電數(shù)據(jù)預(yù)處 理部分、靈敏度控制部分、數(shù)據(jù)存儲(chǔ)部分、導(dǎo)聯(lián)脫落控制部分、定標(biāo)電路控 制部分和傳輸部分在FPGA中采用VHDL等硬件描述語(yǔ)言編程實(shí)現(xiàn)。僅有光電隔離電路、導(dǎo)聯(lián)脫落電路、定標(biāo)電路和信號(hào)放大電路仍采用模擬電路實(shí)現(xiàn)。十二導(dǎo)聯(lián)心電圖選擇與控制部分輸入端口連接各導(dǎo)聯(lián)信號(hào)，設(shè)置FPGA的 輸入端口作為心電信號(hào)輸入端口，分別輸入右手電極信號(hào)、左手電極信號(hào)、 左腿電極信號(hào)、胸導(dǎo)聯(lián)l電極信號(hào)、胸導(dǎo)聯(lián)2電極信號(hào)、胸導(dǎo)聯(lián)3電極信號(hào)、 胸導(dǎo)聯(lián)4電極信號(hào)、胸導(dǎo)聯(lián)5電極信號(hào)和胸導(dǎo)聯(lián)6電極信號(hào)，采集十二導(dǎo)聯(lián) 心電信號(hào)，確定選通的導(dǎo)聯(lián)信號(hào)；總控制模塊控制A/D轉(zhuǎn)換部分對(duì)經(jīng)放大處 理的導(dǎo)聯(lián)信號(hào)進(jìn)行A/D轉(zhuǎn)換，控制靈敏度控制模塊對(duì)A/D轉(zhuǎn)換控制模塊輸出 的數(shù)字導(dǎo)聯(lián)信號(hào)進(jìn)行靈敏度檢測(cè)，控制數(shù)據(jù)處理模塊對(duì)靈敏度檢測(cè)后的導(dǎo)聯(lián) 信號(hào)進(jìn)行濾波處理；導(dǎo)聯(lián)脫落檢測(cè)部分根據(jù)導(dǎo)聯(lián)脫落信號(hào)判斷導(dǎo)聯(lián)是否脫落； 數(shù)據(jù)傳輸模塊接收上位機(jī)發(fā)送的控制指令，將經(jīng)濾波處理的導(dǎo)聯(lián)信號(hào)傳送到 上位機(jī)?？偪刂颇K的控制命令指令由八位數(shù)據(jù)構(gòu)成，其中定義低四位為指 令類型，高四位為其指令參數(shù)，指令類型包括靈敏度控制命令、數(shù)據(jù)處理 控制命令、定標(biāo)電路控制命令、導(dǎo)聯(lián)脫落檢測(cè)控制命令、數(shù)據(jù)回放控制命令； 指令參數(shù)包括靈敏度等級(jí)、濾波處理類型、檢測(cè)導(dǎo)聯(lián)的編號(hào)、回放導(dǎo)聯(lián)參 數(shù)編號(hào)。采用FPGA技術(shù)設(shè)計(jì)的十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡，能夠提高采集電路的 集成度、減少采集卡體積、大大減少電阻的使用量、從而減少數(shù)據(jù)采集卡功 耗、節(jié)約成本和提高抗干擾性。在信息采集和醫(yī)學(xué)電子儀器上有著廣泛的應(yīng) 用前景。


圖1為本發(fā)明十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡功能模塊結(jié)構(gòu)示意圖 圖2為本發(fā)明十二導(dǎo)聯(lián)心電圖數(shù)據(jù)釆集卡中FPGA功能模塊圖具體實(shí)施方式
本發(fā)明基于FPGA技術(shù)設(shè)計(jì)的十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡的選擇與控制部 分、AD轉(zhuǎn)換部分、采樣率的控制部分、心電數(shù)據(jù)預(yù)處理部分、靈敏度控制部 分、數(shù)據(jù)存儲(chǔ)部分、導(dǎo)聯(lián)脫落控制部分、定標(biāo)電路控制部分和傳輸部分在FPGA 中采用VHDL等硬件描述語(yǔ)言編程實(shí)現(xiàn)。僅有光電隔離電路、導(dǎo)聯(lián)脫落電路、 定標(biāo)電路和信號(hào)放大電路仍采用模擬電路實(shí)現(xiàn)。以下針對(duì)附圖和具體實(shí)施例對(duì)本發(fā)明的實(shí)施作進(jìn)一步具體描述。本發(fā)明基于FPGA技術(shù)設(shè)計(jì)了一種十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡，基于FPGA 實(shí)現(xiàn)十二導(dǎo)聯(lián)心電信號(hào)采集和處理，該數(shù)據(jù)采集卡包括FPGA外圍模擬電路部 分和FPGA數(shù)據(jù)采集處理兩個(gè)部分如圖1所示為本發(fā)明基于FPGA的十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡功能模塊結(jié) 構(gòu)示意圖。該十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡基于FPGA采用VHDL等硬件描述語(yǔ) 言編程實(shí)現(xiàn)數(shù)據(jù)采集卡的選擇與控制、A/D轉(zhuǎn)換、采樣率控制、心電數(shù)據(jù)預(yù)處 理、靈敏度控制、數(shù)據(jù)存儲(chǔ)、導(dǎo)聯(lián)脫落檢測(cè)、定標(biāo)電路控制和數(shù)據(jù)傳輸功能。 光電隔離電路、導(dǎo)聯(lián)脫落檢測(cè)電路、定標(biāo)電路和信號(hào)放大電路在FPGA外圍采 用模擬電路實(shí)現(xiàn)。光電隔離電路連接在采集卡各電極信號(hào)輸入端實(shí)現(xiàn)浮置功能，采集卡輸 入端的每個(gè)電極端均連接光電隔離電路保證人體安全；導(dǎo)聯(lián)脫落檢測(cè)電路連 接導(dǎo)聯(lián)輸入端，對(duì)導(dǎo)聯(lián)信號(hào)進(jìn)行檢測(cè)，導(dǎo)聯(lián)脫落檢測(cè)電路輸出連接FPGA輸入 端，實(shí)時(shí)監(jiān)測(cè)心電圖監(jiān)測(cè)儀的導(dǎo)聯(lián)狀態(tài)，當(dāng)導(dǎo)聯(lián)脫落檢測(cè)電路檢測(cè)到導(dǎo)聯(lián)脫 落，輸出端向FPGA輸入一個(gè)高電平，送入FPGA內(nèi)部的導(dǎo)聯(lián)脫落檢測(cè)模塊進(jìn) 行判斷處理；定標(biāo)電路產(chǎn)生定標(biāo)標(biāo)準(zhǔn)信號(hào)(例如可為1MV信號(hào))，定標(biāo)電路的輸出連接A/D轉(zhuǎn)換部分，定標(biāo)電路將定標(biāo)標(biāo)準(zhǔn)信號(hào)送入FPGA內(nèi)部的A/D轉(zhuǎn)換 部分變換為數(shù)字信號(hào)；信號(hào)放大電路對(duì)選擇與控制部分選通輸出的心電導(dǎo)聯(lián) 信號(hào)進(jìn)行放大，接收選擇與控制部分所選通導(dǎo)聯(lián)送來(lái)的微弱的心電信號(hào)，將 其放大20到100倍后送入FPGA內(nèi)部的A/D轉(zhuǎn)換控制模塊。本數(shù)據(jù)采集卡的核心部分基于FPGA采用硬件描述語(yǔ)言實(shí)現(xiàn)數(shù)據(jù)心電圖選 擇與控制、A/D轉(zhuǎn)換、心電數(shù)據(jù)預(yù)處理、靈敏度控制、數(shù)據(jù)存儲(chǔ)、導(dǎo)聯(lián)脫落檢 測(cè)和數(shù)據(jù)傳輸?shù)戎饕δ?。如圖2所示為基于FPGA的數(shù)據(jù)采集處理部分功能 模塊框圖。下面結(jié)合附圖具體描述各模塊實(shí)現(xiàn)的功能和具體實(shí)施方式
。(1)十二導(dǎo)聯(lián)心電圖選擇與控制模塊不需WILSON電阻網(wǎng)絡(luò)，設(shè)置FPGA 的9個(gè)輸入端口(如分別為R、 L、 F、 VI、 V2、 V3、 V4、 V5和V6)作為導(dǎo)聯(lián)信 號(hào)輸入端，分別與十二導(dǎo)聯(lián)心電圖監(jiān)測(cè)儀的9個(gè)電極電連接(即包括右手電 極R、左手電極U左腿電極F、胸導(dǎo)聯(lián)1電極V1、胸導(dǎo)聯(lián)2電極V2、胸導(dǎo)聯(lián) 3電極V3、胸導(dǎo)聯(lián)4電極V4、胸導(dǎo)聯(lián)5電極V5和胸導(dǎo)聯(lián)6電極V6)，選擇與 控制模塊采集十二導(dǎo)聯(lián)心電信號(hào)；設(shè)置FPGA的7個(gè)端口作為選通輸出端口， 7個(gè)選通輸出端口分別連接1、 1、 2、 2， 3、 3和3個(gè)單位的電阻(如l個(gè)單 位可定義為10000歐姆)，端口分別設(shè)為Ol、 02、 03、 04、 05、 06和07，其 中端口 01電阻的另一端與放大電路信號(hào)輸入端正極連接，其他六個(gè)端口電阻 的另一端合并一起再與放大電路輸入端負(fù)極連接；設(shè)置FPGA的4個(gè)輸入端口 作為導(dǎo)聯(lián)選通信號(hào)輸入端，總控制模塊根據(jù)采集的十二導(dǎo)聯(lián)心電信號(hào)確定導(dǎo) 聯(lián)選通信號(hào)，根據(jù)預(yù)先確定的邏輯規(guī)則確定選通的導(dǎo)聯(lián)信號(hào)。選通按下述邏 輯進(jìn)行當(dāng)為I導(dǎo)聯(lián)時(shí)，L和01選通，R與02選通；當(dāng)為II導(dǎo)聯(lián)時(shí)，F(xiàn)和 01選通，R與02選通；當(dāng)為III導(dǎo)聯(lián)時(shí)，F(xiàn)和01選通，L與02選通；當(dāng)為aVR導(dǎo)聯(lián)時(shí)，R和01選通，L和F分別與03、 04選通；當(dāng)為aVL導(dǎo)聯(lián)時(shí)，L 和01選通，R和F分別與03、 04選通；當(dāng)為aVF導(dǎo)聯(lián)時(shí)，F(xiàn)和01選通，R 和L分別與03、 04選通；當(dāng)為V1導(dǎo)聯(lián)時(shí)，Vl和01選通，R、 L和F分別與 05、 06和07選通；當(dāng)為V2導(dǎo)聯(lián)時(shí)，V2和01選通，R、 L和F分別與05、 06和07選通；當(dāng)為V3導(dǎo)聯(lián)時(shí)，V3和01選通，R、 L和F分別與05、 06和 07選通；當(dāng)為V4導(dǎo)聯(lián)時(shí)，V4和01選通，R、 L和F分別與05、 06和07選 通；當(dāng)為V5導(dǎo)聯(lián)時(shí)，V5和01選通，R、 L和F分別與05、 06和07選通； 當(dāng)為V6導(dǎo)聯(lián)時(shí)，V6和01選通，R、 L和F分別與05、 06和07選通。(2) A/D轉(zhuǎn)換控制模塊對(duì)從FPGA外部放大電路送來(lái)的模擬心電導(dǎo)聯(lián)信 號(hào)進(jìn)行A/D轉(zhuǎn)換，變換成數(shù)字心電信號(hào)，并將其送入靈敏度控制部分。該模 塊根據(jù)總控制模塊輸出的A/D轉(zhuǎn)換啟動(dòng)信號(hào)(ADCSTART)或重置信號(hào)(ADCRESET) 等指令啟動(dòng)心電圖數(shù)據(jù)采集卡的模數(shù)轉(zhuǎn)換或初始化，同時(shí)把A/D轉(zhuǎn)換結(jié)果(ADCRESULT)通過多位輸出端口送往靈敏度控制模塊，靈敏度控制模塊對(duì)其 進(jìn)行靈敏度檢測(cè)，輸出一控制信號(hào)(DATAVALID)送回總控制模塊，總控制模 塊控制數(shù)據(jù)處理模塊、數(shù)據(jù)傳輸模塊和數(shù)據(jù)存儲(chǔ)模塊同步工作，保證數(shù)據(jù)采 集、存儲(chǔ)、處理和傳輸?shù)膶?shí)時(shí)同步。(3) 總控制模塊該模塊通過FPGA的一位端口接受外圍初始化功能控制 鍵(即復(fù)位按鈕)輸入的復(fù)位信號(hào)或串口傳過來(lái)的初始化命令，對(duì)總控制模 塊進(jìn)行初始化，且同時(shí)通過FPGA的一個(gè)端口輸出初始化控制信號(hào)驅(qū)動(dòng)A/D轉(zhuǎn) 換控制模塊、數(shù)據(jù)傳輸模塊、靈敏度控制模塊、數(shù)據(jù)處理模塊和數(shù)據(jù)存儲(chǔ)模 塊等同步初始化；產(chǎn)生輸出信號(hào)(ADCSTART)或重置信號(hào)(ADCRESET)驅(qū)動(dòng)A/D轉(zhuǎn)換控制模塊執(zhí)行模數(shù)轉(zhuǎn)換或初始化；產(chǎn)生控制命令，控制A/D轉(zhuǎn)換部分對(duì)經(jīng)放大處理的導(dǎo)聯(lián)信號(hào)進(jìn)行A/D轉(zhuǎn)換，控制靈敏度控制模塊對(duì)A/D轉(zhuǎn)換控制 模塊輸出的數(shù)字信號(hào)進(jìn)行靈敏度檢測(cè)，控制數(shù)據(jù)處理模塊對(duì)靈敏度檢測(cè)后的 導(dǎo)聯(lián)信號(hào)進(jìn)行濾波處理；控制命令指令可由八位數(shù)據(jù)構(gòu)成，其中定義低四位 為指令類型，高四位為其指令參數(shù)，例如，可定義低四位為"1100"時(shí)，表 示靈敏度控制命令，靈敏度控制接收到該命令，對(duì)心電數(shù)據(jù)進(jìn)行靈敏度檢測(cè)， 其高四位參數(shù)意義分別表示靈敏度等級(jí)系數(shù)，如"0001"表示靈敏度等級(jí)系 數(shù)為"1"， "0010"表示靈敏度等級(jí)系數(shù)為"2"，為"0100"表示靈敏度等級(jí) 系數(shù)為"4"，為"1010"表示靈敏度等級(jí)系數(shù)為"1/2"，為"1100"表示靈 敏度等級(jí)系數(shù)為"1/4";定義低四位為"0100"時(shí)，表示數(shù)據(jù)處理控制命令， 數(shù)據(jù)處理模塊根據(jù)該命令對(duì)靈敏度控制模塊輸出的心電數(shù)據(jù)進(jìn)行濾波處理， 其高四位參數(shù)定義表示濾波處理類型，如"0001"表示處理類型為50HZ濾 波處理，為"0100"表示處理類型為基線漂移濾波處理等；定義低四位為"1001" 時(shí)，表示定標(biāo)電路控制命令，定標(biāo)電路控制模塊根據(jù)該命令控制外圍定標(biāo)電 路的開啟和關(guān)閉，其高四位參數(shù)保留不用；定義低四位為"1010"時(shí)，表示 導(dǎo)聯(lián)脫落檢測(cè)控制命令，導(dǎo)聯(lián)脫落檢測(cè)模塊根據(jù)脫落檢測(cè)控制命令檢測(cè)判斷 導(dǎo)聯(lián)是否脫落，其高四位參數(shù)的數(shù)值大小作為檢測(cè)導(dǎo)聯(lián)的編號(hào)；定義低四位 為"0100"時(shí)，表示數(shù)據(jù)回放控制命令，其高四位參數(shù)表示為回放導(dǎo)聯(lián)參數(shù) 編號(hào)?？偪刂颇K控制數(shù)據(jù)存儲(chǔ)模塊讀取數(shù)據(jù)，通過FPGA的相應(yīng)端口輸出上 述控制命令分別控制外圍定標(biāo)電路模塊、數(shù)據(jù)傳輸模塊、靈敏度控制模塊、 數(shù)據(jù)處理模塊和數(shù)據(jù)存儲(chǔ)模塊工作。(4)靈敏度控制模塊對(duì)A/D轉(zhuǎn)換控制模塊輸出的數(shù)字導(dǎo)聯(lián)信號(hào)進(jìn)行靈敏度檢測(cè)，靈敏度檢測(cè)模塊接收總控制模塊發(fā)來(lái)的靈敏度控制指令，該指令由八位數(shù)據(jù)構(gòu)成，其中低四位為指令數(shù)據(jù)，高四位為靈敏度系數(shù)，(如高四位為"0001"表示靈敏度系數(shù)為"1"， "0010"表示靈敏度系數(shù)為"2"，為"0100" 表示靈敏度系數(shù)為"4"，為"1010"表示靈敏度系數(shù)為"1/2",為"1100" 表示靈敏度系數(shù)為"1/4"等等)。靈敏度控制模塊接收到A/D轉(zhuǎn)換控制模塊 輸出的數(shù)字導(dǎo)聯(lián)信號(hào)，根據(jù)控制指令的命令將其與靈敏度系數(shù)相乘后，并傳 輸至數(shù)據(jù)處理模塊和數(shù)據(jù)存儲(chǔ)模塊進(jìn)行處理存儲(chǔ)。(5) 數(shù)據(jù)處理模塊對(duì)經(jīng)靈敏度控制模塊進(jìn)行靈敏度檢測(cè)的心電導(dǎo)聯(lián)信 號(hào)進(jìn)行濾波處理。該模塊根據(jù)總控制模塊發(fā)送的數(shù)據(jù)處理指令對(duì)靈敏度控制 模塊輸出的心電數(shù)據(jù)進(jìn)行濾波處理。數(shù)據(jù)處理指令包括八位數(shù)據(jù)，其中低四 位為數(shù)據(jù)處理控制命令，高四位為數(shù)據(jù)處理類型。例如高四位為"0001"表 示處理類型為50HZ濾波處理，為"0100"表示處理類型為基線漂移濾波處理 等。根據(jù)數(shù)據(jù)處理指令中數(shù)據(jù)處理類型，數(shù)據(jù)處理模塊對(duì)心電導(dǎo)聯(lián)信號(hào)進(jìn)行 不同的濾波處理。例如可構(gòu)建一個(gè)與濾波系數(shù)個(gè)數(shù)同長(zhǎng)度的先入先出數(shù)據(jù) 緩沖區(qū)(FIFO)隊(duì)列，心電數(shù)據(jù)依次從該緩沖區(qū)中通過，當(dāng)每從靈敏度控制 模塊輸出一個(gè)新數(shù)據(jù)至數(shù)據(jù)處理模塊的數(shù)據(jù)緩沖區(qū)，處于數(shù)據(jù)緩沖區(qū)內(nèi)的心 電數(shù)據(jù)就與相應(yīng)濾波系數(shù)相乘，得出一個(gè)經(jīng)濾波處理的心電數(shù)據(jù)，處理完成 后，將其傳送至數(shù)據(jù)傳輸模塊。(6) 數(shù)據(jù)存儲(chǔ)模塊根據(jù)總控制模塊發(fā)來(lái)的讀寫指令要求，控制導(dǎo)聯(lián)信 號(hào)在FPGA與外圍存儲(chǔ)器間的傳遞，將靈敏度控制模塊處理輸出的導(dǎo)聯(lián)數(shù)據(jù)存 入外圍存儲(chǔ)器，或把外圍存儲(chǔ)器中的心電導(dǎo)聯(lián)信號(hào)數(shù)據(jù)讀出傳送給數(shù)據(jù)處理 模塊進(jìn)行數(shù)據(jù)濾波處理。該模塊設(shè)有三個(gè)專門端口分別與FPGA外圍存儲(chǔ)器數(shù) 據(jù)端口，控制端口和地址端口相連，另外設(shè)置一個(gè)端口作為數(shù)據(jù)傳輸端口，用于接收來(lái)自FPGA內(nèi)部靈敏度控制模塊送來(lái)的心電數(shù)據(jù)或把外圍存儲(chǔ)器內(nèi)的 數(shù)據(jù)傳送給數(shù)據(jù)處理模塊。存儲(chǔ)數(shù)據(jù)時(shí)用硬件描述語(yǔ)言編程實(shí)現(xiàn)，先將外圍 存儲(chǔ)器集成電路控制引腳設(shè)為寫狀態(tài)，當(dāng)接收到總控制模塊發(fā)來(lái)的寫指令， 地址數(shù)據(jù)增1，通過外圍存儲(chǔ)器集成電路地址引腳把該地址數(shù)據(jù)存放在存儲(chǔ)器 集成電路地址總線上，將靈敏度控制模塊輸出的心電數(shù)據(jù)通過外圍存儲(chǔ)器集 成電路數(shù)據(jù)總線存儲(chǔ)到外圍存儲(chǔ)器中；讀取數(shù)據(jù)時(shí)用硬件描述語(yǔ)言編程實(shí)現(xiàn)將外圍存儲(chǔ)器集成電路有關(guān)控制引腳設(shè)為讀狀態(tài)，當(dāng)收到讀指令時(shí)，地址數(shù) 據(jù)增1，通過外圍存儲(chǔ)器集成電路地址引腳把該地址數(shù)據(jù)放在存儲(chǔ)器集成電路 地址總線上，通過數(shù)據(jù)總線將靈敏度控制模塊輸出的心電導(dǎo)聯(lián)數(shù)據(jù)傳送到數(shù) 據(jù)處理模塊。(7) 數(shù)據(jù)傳輸模塊數(shù)據(jù)傳輸模塊通過串行端口將上位機(jī)發(fā)送的指令傳 送到總控制模塊，將數(shù)據(jù)處理模塊完成處理的心電導(dǎo)聯(lián)數(shù)據(jù)送到上位機(jī)進(jìn)行處理。該模塊把從數(shù)據(jù)處理模塊傳過來(lái)的數(shù)據(jù)從串行發(fā)送端口 (設(shè)為TXD)發(fā) 送到上位機(jī)如PC機(jī)。通過串行接收端口 (設(shè)為RXD)把上位機(jī)發(fā)來(lái)的指令數(shù) 據(jù)傳送給FPGA內(nèi)部的總控制模塊供其處理。(8) 時(shí)鐘發(fā)生模塊:利用硬件描述語(yǔ)言編程產(chǎn)生多個(gè)時(shí)鐘信號(hào)，比如48M、 1M， 1K， 500赫茲，200赫茲等時(shí)鐘信號(hào)，為A/D轉(zhuǎn)換控制模塊、總控制模塊、 數(shù)據(jù)傳輸模塊、靈敏度控制模塊、數(shù)據(jù)處理模塊和數(shù)據(jù)存儲(chǔ)模塊提供基準(zhǔn)時(shí) 鐘信號(hào)，保證數(shù)據(jù)采集卡內(nèi)各模塊以及與心電監(jiān)測(cè)儀的時(shí)鐘同步。(9) 導(dǎo)聯(lián)脫落檢測(cè)模塊根據(jù)總控制模塊的導(dǎo)聯(lián)檢測(cè)命令檢測(cè)判斷導(dǎo)聯(lián) 是否脫落。當(dāng)導(dǎo)聯(lián)脫落檢測(cè)電路檢測(cè)到導(dǎo)聯(lián)脫落，產(chǎn)生一個(gè)高電平，輸入FPGA 的導(dǎo)聯(lián)脫落檢測(cè)輸入端，導(dǎo)聯(lián)脫落檢測(cè)模塊根據(jù)接收到導(dǎo)聯(lián)脫落檢測(cè)電路輸出的電平信號(hào)高低，判斷導(dǎo)聯(lián)是否脫落(若是高電平則導(dǎo)聯(lián)脫落，否則不脫落)，當(dāng)導(dǎo)聯(lián)脫落，控制FPGA外圍發(fā)光二極管顯示報(bào)警。(10)定標(biāo)電路控制模塊控制外圍定標(biāo)電路的開啟和關(guān)閉。根據(jù)總控 制模塊送來(lái)的定標(biāo)命令,通過一個(gè)端口向FPGA外圍輸出一個(gè)高電平，開啟FPGA 外圍定標(biāo)電路，維持高電平時(shí)間為預(yù)定時(shí)間(如0.5秒)后轉(zhuǎn)換輸出一個(gè)低 電平關(guān)閉FPGA外圍定標(biāo)電路。該發(fā)明的硬件描述語(yǔ)言編程載體FPGA可選用ACTEL的AFS600等芯片， 該十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡除光電隔離、導(dǎo)聯(lián)脫落、定標(biāo)電路部分和信號(hào) 放大部分在FPGA外由各集成電路實(shí)現(xiàn)，其余處理電路均可以通過硬件描述語(yǔ) 言由FPGA控制實(shí)現(xiàn)。這樣能提高數(shù)據(jù)采集卡的集成度、大大減少分離元器件 使用量、減少其體積、從而減少功耗、節(jié)約成本和提高可維護(hù)性和抗干擾性。本發(fā)明可用其他的不違背本發(fā)明的精神或主要特征的具體形式來(lái)概述， 本發(fā)明的上述實(shí)施方案都只能認(rèn)為是對(duì)本發(fā)明的說(shuō)明而不能限制本發(fā)明，在 與本發(fā)明的權(quán)利要求書相當(dāng)?shù)暮x和范圍內(nèi)的任何改變，都應(yīng)認(rèn)為是包括在 權(quán)利要求書的范圍內(nèi)。因此，本發(fā)明以權(quán)利要求書的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1. 一種十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡，其特征在于，由FPGA通過硬件描述語(yǔ)言實(shí)現(xiàn)數(shù)據(jù)采集卡的十二導(dǎo)聯(lián)心電圖選擇與控制、A/D轉(zhuǎn)換、采樣率控制、心電數(shù)據(jù)處理、靈敏度控制、數(shù)據(jù)存儲(chǔ)、導(dǎo)聯(lián)脫落檢測(cè)、定標(biāo)電路控制和數(shù)據(jù)傳輸，十二導(dǎo)聯(lián)心電圖選擇與控制部分輸入端口分別連接十二導(dǎo)聯(lián)電極，采集十二導(dǎo)聯(lián)心電信號(hào)，確定選通的導(dǎo)聯(lián)信號(hào)，選通輸出端口與放大電路輸入端連接；總控制模塊根據(jù)十二導(dǎo)聯(lián)心電信號(hào)確定導(dǎo)聯(lián)選通信號(hào)，根據(jù)預(yù)先確定的邏輯規(guī)則確定選通的導(dǎo)聯(lián)信號(hào)，并發(fā)送控制命令控制A/D轉(zhuǎn)換部分對(duì)經(jīng)放大處理的導(dǎo)聯(lián)信號(hào)進(jìn)行A/D轉(zhuǎn)換，控制定標(biāo)電路控制模塊啟動(dòng)和關(guān)閉標(biāo)準(zhǔn)毫伏電壓輸出，控制靈敏度控制模塊對(duì)A/D轉(zhuǎn)換控制模塊輸出的數(shù)字導(dǎo)聯(lián)信號(hào)進(jìn)行靈敏度檢測(cè)，控制數(shù)據(jù)處理模塊對(duì)靈敏度檢測(cè)后的導(dǎo)聯(lián)信號(hào)進(jìn)行濾波處理，控制數(shù)據(jù)存儲(chǔ)模塊對(duì)導(dǎo)聯(lián)信號(hào)進(jìn)行存取處理；導(dǎo)聯(lián)脫落檢測(cè)部分根據(jù)導(dǎo)聯(lián)脫落信號(hào)判斷導(dǎo)聯(lián)是否脫落；數(shù)據(jù)傳輸模塊接收上位機(jī)發(fā)送的控制指令并傳送給總控制模塊，或?qū)⑿碾妼?dǎo)聯(lián)數(shù)據(jù)送到上位機(jī)。
2. 根據(jù)權(quán)利要求1所述的十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡，其特征在于，總 控制模塊的控制命令指令由八位數(shù)據(jù)構(gòu)成，其中低四位為指令類型，高四位 為其指令參數(shù)，指令類型包括靈敏度控制命令、數(shù)據(jù)處理控制命令、定標(biāo) 電路控制命令、導(dǎo)聯(lián)脫落檢測(cè)控制命令、數(shù)據(jù)回放控制命令；指令參數(shù)包括: 靈敏度等級(jí)、濾波處理類型、檢測(cè)導(dǎo)聯(lián)的編號(hào)、回放導(dǎo)聯(lián)參數(shù)編號(hào)。
3. 根據(jù)權(quán)利要求l所述的十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡，其特征在于， 十二導(dǎo)聯(lián)心電圖選擇與控制部分設(shè)置FPGA的輸入端口作為導(dǎo)聯(lián)信號(hào)輸入端， 分別輸入右手電極信號(hào)R、左手電極信號(hào)L、左腿電極信號(hào)F、胸導(dǎo)聯(lián)l電極信號(hào)VI、胸導(dǎo)聯(lián)2電極信號(hào)V2、胸導(dǎo)聯(lián)3電極信號(hào)V3、胸導(dǎo)聯(lián)4電極信號(hào) V4、胸導(dǎo)聯(lián)5電極信號(hào)V5和胸導(dǎo)聯(lián)6電極信號(hào)V6;選通輸出端口分別通過1、 1、 2、 2， 3、 3和3個(gè)單位的電阻連接放大電路信號(hào)輸入端正極或負(fù)極。
全文摘要
本發(fā)明請(qǐng)求保護(hù)一種十二導(dǎo)聯(lián)心電圖數(shù)據(jù)采集卡，涉及一種醫(yī)療設(shè)備。本心電圖數(shù)據(jù)采集卡由FPGA采用VHDL等硬件描述語(yǔ)言編程實(shí)現(xiàn)十二導(dǎo)聯(lián)心電圖采集的選擇與控制、A/D轉(zhuǎn)換、采樣率的控制、心電數(shù)據(jù)濾波處理、靈敏度控制、數(shù)據(jù)存儲(chǔ)和傳輸。總控制模塊控制靈敏度控制模塊對(duì)A/D轉(zhuǎn)換控制模塊輸出的導(dǎo)聯(lián)信號(hào)進(jìn)行靈敏度檢測(cè)，控制數(shù)據(jù)處理模塊對(duì)靈敏度檢測(cè)后的導(dǎo)聯(lián)信號(hào)進(jìn)行濾波處理；導(dǎo)聯(lián)脫落檢測(cè)部分根據(jù)導(dǎo)聯(lián)脫落信號(hào)判斷導(dǎo)聯(lián)是否脫落；數(shù)據(jù)傳輸模塊接收上位機(jī)發(fā)送的控制指令，將經(jīng)濾波處理的導(dǎo)聯(lián)信號(hào)傳送到上位機(jī)。本數(shù)據(jù)采集卡提高電路的集成度、大大減少電阻的使用量、減少其體積、從而大大減少功耗、節(jié)約成本和提高抗干擾性。
文檔編號(hào)A61B5/0428GK101268937SQ20081006964
公開日2008年9月24日 申請(qǐng)日期2008年5月8日 優(yōu)先權(quán)日2008年5月8日
發(fā)明者敏 向, 呂霞付, 梅 夏, 尹紅梅, 曾垂省, 建 王, 趙志強(qiáng), 魏進(jìn)民 申請(qǐng)人:重慶郵電大學(xué)