基于fpga的下肢康復(fù)設(shè)備的制作方法
【專利摘要】基于FPGA的下肢康復(fù)設(shè)備，屬于醫(yī)療器械【技術(shù)領(lǐng)域】，用于解決癱瘓病人下肢康復(fù)訓(xùn)練困難的缺陷。本實(shí)用新型的基于FPGA的下肢康復(fù)設(shè)備包括光電編碼器、光電耦合器、FPGA芯片、USB接口芯片、上位機(jī)、電源、晶振。本實(shí)用新型的有益效果是：能夠?qū)崟r(shí)收集患者進(jìn)行下肢康復(fù)訓(xùn)練時(shí)的數(shù)據(jù)，收集患者身體狀態(tài)指標(biāo)數(shù)據(jù)，為患者進(jìn)行后續(xù)的康復(fù)治療提供依據(jù)。
【專利說明】基于FPGA的下肢康復(fù)設(shè)備

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及醫(yī)療器械【技術(shù)領(lǐng)域】，尤其涉及一種基于FPGA的下肢康復(fù)設(shè)備。

【背景技術(shù)】
[0002]癱瘓病是一種常見的疾病，尤其在老年人中比例居多，特別是下肢癱瘓患者，由于行走不便，日常生活不能自理，必須有人陪同照看。在下肢癱瘓患者康復(fù)訓(xùn)練時(shí)，需要借助于一些康復(fù)儀器，通過經(jīng)常性的鍛煉才可以慢慢恢復(fù)，但是，在康復(fù)訓(xùn)練過程中，大部分康復(fù)設(shè)備只能機(jī)械式地康復(fù)訓(xùn)練，不能收集癱瘓病人康復(fù)訓(xùn)練時(shí)身體狀況的指標(biāo)數(shù)據(jù)。
實(shí)用新型內(nèi)容
[0003]為了克服上述現(xiàn)有技術(shù)的不足，本實(shí)用新型的目的是提供一種能夠收集患者下肢康復(fù)訓(xùn)練時(shí)身體指標(biāo)數(shù)據(jù)的基于FPGA的下肢康復(fù)設(shè)備。
[0004]本實(shí)用新型的技術(shù)方案是:一種基于FPGA的下肢康復(fù)設(shè)備，包括機(jī)械系統(tǒng)、FPGA芯片、通過USB接口芯片與所述FPGA芯片通信相連的PC上位機(jī)、電源，還包括安裝在所述機(jī)械系統(tǒng)上的光電編碼器、光電親合器，所述光電親合器的信號(hào)輸入端口與所述光電編碼器相連，所述光電耦合器的信號(hào)輸出端口與所述FPGA芯片相連；所述FPGA芯片包括CPU、FIFO緩存器、PLL時(shí)鐘，所述FPGA芯片PLL時(shí)鐘的輸入端與晶振相連。
[0005]所述FPGA芯片為Altera公司Cyclone III EP3C系列器件，其型號(hào)為EP3C16Q240C8N。
[0006]所述晶振為50MHz溫補(bǔ)晶振。
[0007]本實(shí)用新型的有益效果是:能夠?qū)颊呦轮M(jìn)行康復(fù)訓(xùn)練時(shí)的身體狀況進(jìn)行數(shù)據(jù)監(jiān)測(cè)，為以后的康復(fù)治療提供依據(jù)。

【專利附圖】

【附圖說明】
[0008]圖1為本實(shí)用新型實(shí)施例的結(jié)構(gòu)框圖。

【具體實(shí)施方式】
[0009]下面結(jié)合附圖對(duì)本實(shí)用新型的【具體實(shí)施方式】做出說明。
[0010]參見圖1，本實(shí)用新型實(shí)施例的基于FPGA的下肢康復(fù)設(shè)備包括機(jī)械系統(tǒng)、光電編碼器、光電耦合器、FPGA芯片、USB接口芯片、PC上位機(jī)、電源以及晶振。
[0011]光電編碼器安裝在機(jī)械系統(tǒng)上，能夠收集下肢運(yùn)動(dòng)時(shí)的位移數(shù)據(jù)，并將數(shù)據(jù)通過光電親合器的輸入端口傳遞給光電親合器。
[0012]光電耦合器用于降低光電編碼器輸出的數(shù)字信號(hào)電壓，是電壓與FPGA芯片相匹配。
[0013]FPGA芯片與光電耦合器的輸出端口相連。本實(shí)施例選用的FPGA芯片為Altera公司Cyclone III EP3C系列器件，其型號(hào)為EP3C16Q240C8N。該芯片采用的是240管腳的PQFP封裝，核電壓為1.2V，周邊I/O電源為3.3V，具有15408個(gè)邏輯單元，56個(gè)M9K存儲(chǔ)器模塊，存儲(chǔ)器總數(shù)量為504Kbit，包含56個(gè)乘法器，4個(gè)鎖相環(huán)(PLL)和20個(gè)全局時(shí)鐘網(wǎng)絡(luò)，支持最大用戶I/O引腳數(shù)量為160個(gè)。這些豐富的片上資源在加上其靈活的編程方式使得該芯片成為應(yīng)用于具有復(fù)雜邏輯及有存儲(chǔ)、緩沖能力的數(shù)據(jù)采集系統(tǒng)最適合的選擇。
[0014]FPGA芯片包括CPU、FIFO緩存器、PLL時(shí)鐘。PLL時(shí)鐘的輸入端與50MHz溫補(bǔ)晶振相連。50MHz溫補(bǔ)晶振用于提供時(shí)鐘信號(hào)。
[0015]FPGA芯片將光電耦合器傳遞過來的數(shù)據(jù)通過CPU進(jìn)行處理后存儲(chǔ)進(jìn)FIFO緩存器，然后經(jīng)USB接口芯片傳遞給PC上位機(jī)。
[0016]以上對(duì)本實(shí)用新型的一個(gè)實(shí)施例進(jìn)行了詳細(xì)說明，但所述內(nèi)容僅為本實(shí)用新型的較佳實(shí)施例，不能被認(rèn)為用于限定本實(shí)用新型的實(shí)施范圍。凡依本實(shí)用新型申請(qǐng)范圍所作的均等變化與改進(jìn)等，均應(yīng)仍歸屬于本實(shí)用新型的專利涵蓋范圍之內(nèi)。
【權(quán)利要求】
1.一種基于FPGA的下肢康復(fù)設(shè)備，包括機(jī)械系統(tǒng)、FPGA芯片、通過USB接口芯片與所述FPGA芯片通信相連的PC上位機(jī)、電源，其特征在于:還包括安裝在所述機(jī)械系統(tǒng)上的光電編碼器、光電親合器，所述光電親合器的信號(hào)輸入端口與所述光電編碼器相連，所述光電耦合器的信號(hào)輸出端口與所述FPGA芯片相連；所述FPGA芯片包括CPU、FIFO緩存器、PLL時(shí)鐘，所述FPGA芯片PLL時(shí)鐘的輸入端與晶振相連。
2.根據(jù)權(quán)利要求1所述的基于FPGA的下肢康復(fù)設(shè)備，其特征在于:所述FPGA芯片為Altera 公司 Cyclone III EP3C 系列器件，其型號(hào)為 EP3C16Q240C8N。
3.根據(jù)權(quán)利要求1所述的基于FPGA的下肢康復(fù)設(shè)備，其特征在于:所述晶振為50MHz溫補(bǔ)晶振。
【文檔編號(hào)】A61H1/02GK204260749SQ201420664505
【公開日】2015年4月15日 申請(qǐng)日期:2014年11月7日 優(yōu)先權(quán)日:2014年11月7日
【發(fā)明者】姚濤 申請(qǐng)人:天津市意歐風(fēng)范科技有限公司