專利名稱：具有高介電常數(shù)頂部電介質(zhì)的電介質(zhì)存儲器存儲單元及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲器，本發(fā)明更特別地涉及將電介質(zhì)層用于存儲電荷的存儲單元。
背景技術(shù)：
非易失性存儲器(NVM)的一個困難就是足夠快速的擦除時間。擦除時間通常需要小于1秒鐘。與使用傳統(tǒng)浮柵的NVM相比，將電介質(zhì)層(dielectric layer)用作存儲電荷的結(jié)構(gòu)的NVM具有顯著的成本效益，該電介質(zhì)層通常是氮化硅。對于具有氮化硅存儲層的NVM，在襯底與氮化硅層之間具有底部電介質(zhì)(dielectric)。該電介質(zhì)通常是氧化硅，因為它能夠以最小的破壞作用承受隧道(tunneling)效應(yīng)而且其界面質(zhì)量良好。困難是對于擦除性能，該層最好較薄，而為了避免從存儲電荷的氮化硅層泄漏電荷，該層最好較厚。因此，在擦除時間與泄漏之間取折衷。結(jié)果可能是不存在既具有足夠快速的擦除時間，又具有足夠低的泄漏的滿意點(diǎn)。
一種解決方案是采用熱空孔注入(hot hole injection(HHI))以中和氮化物層上的電子。這樣允許較厚的氧化物，而仍可以較快速中和氮化硅層內(nèi)的陷獲電荷。一個問題是，在相對局部的區(qū)域內(nèi)產(chǎn)生熱空孔，而且可以使它限制在可以中和陷獲電荷的區(qū)域內(nèi)，因此，不中和位于該限制區(qū)域之外的陷獲電荷。這樣使得擦除不完全，而且可能在編程狀態(tài)與擦除狀態(tài)之間不能提供足夠的差別。另一個問題是，與隧道效應(yīng)相比，熱空孔注入對氮化硅與襯底之間的氧化物更具破壞性。這種破壞導(dǎo)致耐久性更低。
因此，需要一種具有改善的擦除特性的電介質(zhì)層類型的NVM單元，該NVM單元用作存儲元件。


利用例子說明本發(fā)明，而且本發(fā)明并不局限于附圖，附圖中同樣的參考編號表示同樣的單元，而且其中圖1-6是根據(jù)本發(fā)明優(yōu)選實(shí)施例的半導(dǎo)體的順序處理步驟的剖視圖；以及圖7是有助于理解本發(fā)明的益處的曲線圖。
技術(shù)人員明白為了簡單和簡潔起見示出各圖中的單元，因此未必按比例示出它們。例如，為了有助于理解本發(fā)明的實(shí)施例，各圖中某些單元的尺寸可能相對于其它單元的尺寸被放大。
具體實(shí)施例方式
非易失性存儲單元(memory cell)具有作為存儲元件(storageelement)的存儲電介質(zhì)(storage dielectric)，而且在該存儲電介質(zhì)的上面具有頂部電介質(zhì)，而在該存儲電介質(zhì)的下面具有底部電介質(zhì)。為了利用界面特性和隧道特性，該底層最好是氧化硅。頂部電介質(zhì)包括較厚的高k(相對介電常數(shù))電介質(zhì)層和界面層。該界面層非常薄，而且具有比氧化硅高的k。對于給定的底層厚度和鈍化(passivated)頂部電介質(zhì)，這樣可以獲得顯著改善的擦除特性。參考下面對特定實(shí)施例所做的描述可以更好地理解本發(fā)明。
圖1示出半導(dǎo)體器件10，該半導(dǎo)體器件10包括半導(dǎo)體襯底12、襯底12之上的氧化硅層14、氧化硅層14之上的氮化硅層16以及氮化硅層16之上的高k電介質(zhì)層18。半導(dǎo)體器件10具有非易失性存儲(NVM)部分22和晶體管部分20。襯底12最好是硅，而且可以是SOI，或者是另一種半導(dǎo)體材料。高k電介質(zhì)層18最好包括高介電常數(shù)材料，例如，二氧化鉿、氧化鋁、氧化鑭以及這些材料的硅化物和氮化物。氮氧化硅鑭就是這樣一個例子。最好是其介電常數(shù)至少約為10(十)的其它高k電介質(zhì)，但是也可以使用介電常數(shù)至少為6(六)的電介質(zhì)。要考慮的另一個因素是高k電介質(zhì)層18的勢壘。該勢壘最好應(yīng)該高到可以防止從上層?xùn)烹姌O電子注入?？梢岳脗鹘y(tǒng)方法形成這些層14-18。對于氧化硅層14，為了使其質(zhì)量最高，最好在較高溫度下生長。氮化硅層16也可以是可以有效用作存儲元件的其它電介質(zhì)。這樣一個例子是氮氧化硅。也可以使用可以存儲電荷的其它電介質(zhì)代替氮化物層16。特別是，希望是具有高介電常數(shù)的電荷存儲電介質(zhì)。高k電介質(zhì)層18的厚度可以在70至250埃之間。
圖2示出在去除了晶體管部分20上的氧化硅層14、氮化硅層16以及高k電介質(zhì)層18而保留NVM部分22上的氧化硅層14、氮化硅層16以及高k電介質(zhì)層18后的半導(dǎo)體器件10。這最好是在進(jìn)行蝕刻步驟之前，利用傳統(tǒng)光刻掩蔽(mask)步驟實(shí)現(xiàn)。該蝕刻步驟要求改變化學(xué)性質(zhì)，以有效蝕刻不同材料的層14、16和18。
圖3示出在晶體管部分20的襯底12上形成柵極電介質(zhì)26，而在NVM部分22的氮化硅層16與高k電介質(zhì)18之間形成界面層24后的半導(dǎo)體器件10。對于通過生長氧化硅薄膜形成柵極電介質(zhì)26的優(yōu)選情況，還在該氧化硅生長期間，形成界面層24，在晶體管部分20上生長氧化硅是通過流過含氧氣體實(shí)現(xiàn)的，而且所形成的界面層24是氮氧化硅。界面層24有助于使高k層18內(nèi)的不飽和鍵(dangling bond)穩(wěn)定。通常，這種氮氧化硅界面層的k比氧化硅的k高，而且它非常薄，小于10埃。因此，在最少減少包括高k電介質(zhì)層18和界面層24的整個頂部電介質(zhì)層的介電常數(shù)的情況下，實(shí)現(xiàn)了鈍化頂部氮化物層16的有益效果。比較容易實(shí)現(xiàn)這種厚度非常薄的界面層24，因為存儲電介質(zhì)、氮化硅層16是氮化硅。
圖4示出在晶體管部分20的柵極電介質(zhì)26上形成多晶硅層28，而在NVM部分22上形成高k電介質(zhì)層18后的半導(dǎo)體器件10。多晶硅通常用作晶體管和NVM單元的柵極，但是也可以采用其它材料。除了多晶硅外，還可以使用耐火金屬，而且還可以使用金屬。甚至要求NVM部分22與晶體管部分22采用不同的材料。
圖5示出在NVM部分22蝕刻多晶硅層28到柵極30內(nèi)，而在晶體管部分20上蝕刻柵極32后的半導(dǎo)體器件10。還與柵極30對準(zhǔn)蝕刻高k電介質(zhì)18、界面層24以及氮化硅層16。
圖6示出分別在柵極30和32周圍形成側(cè)壁隔離物(spacer)34和36、與柵極30和側(cè)壁隔離物34對準(zhǔn)的源極/漏極區(qū)38和40以及與柵極32和側(cè)壁隔離物36對準(zhǔn)的源極/漏極區(qū)42和44后的半導(dǎo)體器件10。在此，與常規(guī)用法相同，利用術(shù)語“源極/漏極”表示MOS晶體管的電流電極，并用于認(rèn)識到MOS晶體管的電流電極通?？梢曰Q用作源極或漏極。這些處理步驟在NVM部分22上形成完整的NVM單元46，而在晶體管部分20上形成完整晶體管48。結(jié)果是NVM單元46的頂部電介質(zhì)在柵電極30與氮化硅層16之間提供高度耦合。為了降低泄漏，高k電介質(zhì)層18較厚，而且以與常規(guī)晶體管形成方法兼容的方式形成該高k電介質(zhì)層18。與高k電介質(zhì)層18高度耦合和其較高的厚度使得擦除時間和泄漏均可以被接受。
圖7示出有助于理解NVM單元46的一些益處的擦除時間比較結(jié)果。這樣將其中底部電介質(zhì)是厚度為50埃的氧化硅、厚度為125埃的氮化物層以及在柵極與襯底之間施力12伏電壓的3種情況進(jìn)行比較。這3種情況是100埃的頂部氧化硅、40埃的頂部氧化硅以及介電常數(shù)為10而厚度為100埃的高k材料的頂部電介質(zhì)。氧化硅的介電常數(shù)約為4。在第一種情況下，100埃的頂部氧化硅提供的耦合弱，以致擦除時間非常慢，比1秒鐘慢得多，因此，不可接受。40埃氧化硅的頂部電介質(zhì)的第二種情況獲得比1秒鐘短的擦除時間，但是閾值電壓僅從4伏變更為3伏。編程狀態(tài)的4伏閾值電壓僅比擦除狀態(tài)的閾值電壓高33％。編程與擦除之間這樣小的閾值差別將導(dǎo)致檢測(sensing)慢且可靠性差。根據(jù)本發(fā)明實(shí)施例的第三種情況具有總厚度為100埃，而平均介電常數(shù)為10的頂部電介質(zhì)，這樣可以在不到1秒的時間內(nèi)對約1伏的閾值電壓執(zhí)行擦除。在這種情況下，4伏的編程閾值電壓是擦除狀態(tài)的閾值電壓4倍(高于3倍)。這是快速檢測的良好容限。
利用其它技術(shù)可以實(shí)現(xiàn)同樣的效果。例如，可以在與形成柵極電介質(zhì)26獨(dú)立的步驟形成界面層24。界面層24不必是氮氧化硅，但是可以是提供存儲電介質(zhì)鈍化的任何層。重要的鈍化方面包括減少通過頂部電介質(zhì)的泄漏并減少頂部電介質(zhì)上的固定電荷。形成該界面層的作用是鈍化整個頂部電介質(zhì)，而不僅僅是鈍化高k電介質(zhì)與存儲電介質(zhì)之間的界面。此外，柵極電介質(zhì)26本身也可以是高k電介質(zhì)。在這種情況下，可以要求同時形成柵極電介質(zhì)層26和高k電介質(zhì)18，以便它們具有同樣的厚度。
在上面的說明中，參考特定實(shí)施例對本發(fā)明進(jìn)行了說明。然而，本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員明白，在不脫離下面的權(quán)利要求所限定的本發(fā)明范圍的情況下，可對本發(fā)明進(jìn)行各種變化和修改。例如，柵極電介質(zhì)26可以是高k電介質(zhì)，其類型和/或厚度與高k電介質(zhì)18的類型和/或厚度不同。因此，說明書和附圖被認(rèn)為具有說明性意義，而沒有限制性意義，而且規(guī)定所有這些修改均包括在本發(fā)明范圍內(nèi)。
上面參考特定實(shí)施例對本發(fā)明的好處、其它優(yōu)點(diǎn)以及各問題的解決方案進(jìn)行了說明。例如，這樣實(shí)現(xiàn)了對頂部電介質(zhì)使用高k電介質(zhì)的好處，同時保留了氧化硅層作為底部電介質(zhì)的好處，該頂部電介質(zhì)包括非常薄的高k界面層。然而，不能將好處、優(yōu)點(diǎn)、各種問題的解決方案以及實(shí)現(xiàn)任何好處、優(yōu)點(diǎn)或解決方案或者使任何好處、優(yōu)點(diǎn)或解決方案更顯著的任何(各)要素看作權(quán)利要求之任一或所有權(quán)利要求的關(guān)鍵的、所需的或基本的特征或要素。正如在此使用的那樣，術(shù)語“包括”“包含”或其任何其它變化意在覆蓋非排他性包括，使得包括一系列要素的過程、方法、產(chǎn)品或設(shè)備不僅包括這些要素，而且還可以包括未明確列出的，或者對這種過程、方法、產(chǎn)品或設(shè)備固有的其它要素。
權(quán)利要求
1.一種電介質(zhì)存儲器存儲單元，包括襯底；第一電介質(zhì)層，覆蓋襯底而且具有第一相對介電常數(shù)；電荷存儲層，覆蓋第一電介質(zhì)層，該電荷存儲層存儲表示數(shù)據(jù)值的電荷；第二電介質(zhì)層，覆蓋電荷存儲層，第二電介質(zhì)層具有比第一相對介電常數(shù)高的第二相對介電常數(shù)；界面層，夾在電荷存儲層與第二電介質(zhì)層之間，其厚度小于10埃；柵電極，覆蓋第二電介質(zhì)層，而且形成電介質(zhì)存儲器存儲單元的控制電極；以及第一和第二電流電極，形成在襯底上非?？拷鼥烹姌O下面的區(qū)域，其中與第一電介質(zhì)相比具有較高介電常數(shù)的第二電介質(zhì)提高了柵電極與含有存儲電荷的電荷存儲層上的各位置之間的電容耦合，而減少了從柵電極到電荷存儲層的電荷泄漏。
2.根據(jù)權(quán)利要求1所述的電介質(zhì)存儲器存儲單元，其中第一電介質(zhì)層包括具有第一厚度的氧化硅，該第一厚度在30至100埃的第一范圍內(nèi)，而第二電介質(zhì)層包括具有第二厚度的金屬氧化物，該第二厚度在70至250埃的第二范圍內(nèi)。
3.根據(jù)權(quán)利要求2所述的電介質(zhì)存儲器存儲單元，其中第二厚度約為100埃。
4.根據(jù)權(quán)利要求1所述的電介質(zhì)存儲器存儲單元，其中第二電介質(zhì)層包括摻雜了雜質(zhì)的氧化硅，以提高第二電介質(zhì)層的相對介電常數(shù)。
5.根據(jù)權(quán)利要求1所述的電介質(zhì)存儲器存儲單元，該電介質(zhì)存儲器存儲單元進(jìn)一步包括晶體管，在同一個集成電路上實(shí)現(xiàn)，該晶體管具有利用第三電介質(zhì)層與襯底絕緣的柵電極，該第三電介質(zhì)層的電介質(zhì)厚度與第一電介質(zhì)層和第二電介質(zhì)層的電介質(zhì)厚度不同。
6.根據(jù)權(quán)利要求1所述的電介質(zhì)存儲器存儲單元，其中第二介電常數(shù)與第一介電常數(shù)之比至少是1.5。
7.根據(jù)權(quán)利要求1所述的電介質(zhì)存儲器存儲單元，其中第一電介質(zhì)層是隧道電介質(zhì)層。
8.一種形成電介質(zhì)存儲器存儲單元的方法，包括提供襯底；提供第一電介質(zhì)層，覆蓋襯底而且具有第一相對介電常數(shù)；提供電荷存儲層，覆蓋第一電介質(zhì)層，該電荷存儲層存儲表示數(shù)據(jù)值的電荷；提供第二電介質(zhì)層，覆蓋電荷存儲層，第二電介質(zhì)層具有比第一相對介電常數(shù)高的第二相對介電常數(shù)；使第二電介質(zhì)層暴露于形成界面層的環(huán)境，該界面層夾在電荷存儲層與第二電介質(zhì)層之間，其厚度小于10埃；形成電介質(zhì)存儲器存儲單元的柵電極，該柵電極覆蓋第二電介質(zhì)層；以及在襯底上而且非?？拷鼥烹姌O下面的區(qū)域形成第一和第二電流電極。
9.根據(jù)權(quán)利要求8所述的方法，該方法包括將該環(huán)境實(shí)現(xiàn)為含有氧氣的氣體。
10.根據(jù)權(quán)利要求8所述的方法，該方法進(jìn)一步包括在同一個集成電路上形成晶體管，該晶體管具有柵電極，通過形成第三電介質(zhì)層，該柵電極與襯底絕緣。
11.根據(jù)權(quán)利要求10所述的方法，該方法進(jìn)一步包括形成第三電介質(zhì)層，其電介質(zhì)厚度與第一電介質(zhì)層和第二電介質(zhì)層的電介質(zhì)厚度不同。
12.根據(jù)權(quán)利要求10所述的方法，該方法進(jìn)一步包括利用與第二電介質(zhì)相同的材料形成第三電介質(zhì)層。
13.根據(jù)權(quán)利要求10所述的方法，該方法進(jìn)一步包括當(dāng)使第二電介質(zhì)層露在形成界面層的環(huán)境時，形成第三電介質(zhì)層。
14.根據(jù)權(quán)利要求8所述的方法，該方法進(jìn)一步包括具有第一厚度的氧化硅用作第一電介質(zhì)層，該第一厚度在30至100埃的第一范圍內(nèi)，而具有第二厚度的金屬氧化物用作第二電介質(zhì)層，該第二厚度在70至150埃的第二范圍內(nèi)。
15.根據(jù)權(quán)利要求8所述的方法，該方法進(jìn)一步包括利用隧道電介質(zhì)層形成第一電介質(zhì)層。
16.一種電介質(zhì)存儲器存儲單元，包括襯底；第一電介質(zhì)層，覆蓋襯底而且具有第一相對介電常數(shù)；電荷存儲電介質(zhì)層，覆蓋第一電介質(zhì)層，該電荷存儲電介質(zhì)層存儲表示數(shù)據(jù)值的電荷；第二電介質(zhì)層，覆蓋電荷存儲層，第二電介質(zhì)層具有比第一相對介電常數(shù)高的第二相對介電常數(shù)，以至少實(shí)現(xiàn)控制通過第二電介質(zhì)層的電容耦合和減少通過第二電介質(zhì)層的電荷泄漏之一；柵電極，覆蓋第二電介質(zhì)層，而且形成電介質(zhì)存儲器存儲單元的控制電極；以及第一和第二電流電極，形成在襯底上非?？拷鼥烹姌O下面的區(qū)域。
17.根據(jù)權(quán)利要求16所述的電介質(zhì)存儲器存儲單元，其中第二電介質(zhì)層的第二相對介電常數(shù)至少是第一電介質(zhì)層的第一相對介電常數(shù)的1.5倍。
18.根據(jù)權(quán)利要求16所述的電介質(zhì)存儲器存儲單元，其中第一電介質(zhì)層是氧化硅，而第二電介質(zhì)層具有70至250埃之間的厚度。
19.根據(jù)權(quán)利要求16所述的電介質(zhì)存儲器存儲單元，其中第一電介質(zhì)層包括隧道電介質(zhì)層。
20.根據(jù)權(quán)利要求16所述的電介質(zhì)存儲器存儲單元，其中電荷存儲層包括氮化物。
21.根據(jù)權(quán)利要求20所述的電介質(zhì)存儲器存儲單元，其中電荷存儲層的進(jìn)一步特征在于包括氮氧化物。
全文摘要
非易失性存儲(NVM)單元22將存儲電介質(zhì)(16)用作存儲元件，它具有位于柵極(30)與存儲電介質(zhì)(16)之間的頂部電介質(zhì)(18，24)和位于半導(dǎo)體襯底與存儲電介質(zhì)之間的底部電介質(zhì)(14)。該頂部電介質(zhì)包括較厚的高k電介質(zhì)層(18)和界面層(24)。該界面層(24)非常薄，而它具有比氧化硅高的k。底部電介質(zhì)層(14)最好是氧化硅，因為其界面特性和隧道特性。因此，單元(22)具有因為良好鈍化、高k頂部電介質(zhì)(18，24)以及氧化硅的底部電介質(zhì)(14)獲得的好處。
文檔編號H01L29/788GK1685525SQ03820615
公開日2005年10月19日 申請日期2003年7月24日 優(yōu)先權(quán)日2002年8月29日
發(fā)明者弗蘭克·K·貝克 申請人:飛思卡爾半導(dǎo)體公司