專利名稱：等離子體單元以及制造等離子體單元的方法
技術(shù)領域：
本發(fā)明一般地涉及一種等離子體單元(cell)以及一種制作等離子體單元的方法。
背景技術(shù)：
等離子體顯示面板(PDP)在大的電視顯示器中是常見的。等離子體顯示器包括包含帶電的電離氣體的小單元。等離子體顯示器是明亮的(針對模塊為1000勒克司或更高)，具有寬的色域，并且可以以相當大的大小(斜對地高達150英寸(3.Sm))被生產(chǎn)。顯示面板本身為約6cm (2.5英寸)厚，從而一般允許器件的(包括電子裝置的)總厚度小于IOcm (4英寸)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的實施例，單元包括半導體材料、被部署(dispose)在半導體材料中的開口、給開口的表面加襯里(line)的介電層、使開口閉合的覆蓋層(cap layer)、鄰近開口被部署的第一電極以及鄰近開口被部署的第二電極。根據(jù)本發(fā)明的實施例，面板包括半導體材料以及多個單元，其中每個單元都包括被部署在半導體材料中的開口、給開口的表面加襯里的介電層、密封開口的覆蓋層、鄰近開口被部署的第一電極以及鄰近開口被部署的第二電極。根據(jù)本發(fā)明的實施例，用于制造半導體器件的方法包括:在半導體材料中形成開口，利用介電層給開口加襯里、利用覆蓋層使開口閉合、鄰近開口形成第一電極以及鄰近開口形成第二電極。


為了更完整地理解本發(fā)明以及其優(yōu)點，現(xiàn)在參照連同附圖被采取的下面的描述，在所述附圖中:
圖1示出了等離子體顯示器組成；
圖2a示出了單元的實施例的橫截面視 圖2b示出了單元的隔離的實施例；
圖2c示出了單元的隔離的另一實施例；
圖2d示出了單元的隔離的又一實施例；
圖2e示出了單元的實施例的流程 圖2f示出了單元的實施例的俯視 圖3a示出了單元的實施例的橫截面視 圖3b示出了單元的實施例的流程 圖4a示出了單元的實施例的橫截面視 圖4b示出了單元的實施例的流程 圖5a示出了單元的實施例的橫截面視圖；圖5b示出了單元的實施例的流程圖；并且 圖6a至6c示出了單元的操作方法。
具體實施例方式目前優(yōu)選的實施例的制作和使用在下面被詳細討論。然而，應該意識到的是，本發(fā)明提供了可以在各種各樣的特定上下文中被具體表現(xiàn)的許多可應用的發(fā)明概念。所討論的特定實施例僅僅是說明制作和使用本發(fā)明的特定方式，并且并不限制本發(fā)明的范圍。本發(fā)明將關(guān)于在特定上下文中的實施例被描述，即關(guān)于半導體等離子體單元被描述。然而，本發(fā)明也可以適用于其它類型的等離子體單元。面板通常在兩個玻璃面板之間的隔間化的空間(compartmentalized space)中具有數(shù)百萬個微小單元。這些隔間或單元裝有惰性氣體和極小量水銀的混合物。正如在熒光燈中那樣，當水銀被蒸發(fā)并且電壓被施加在單元上時，這些單元中的氣體形成等離子體。隨著電(電子)的流動，當電子移動穿過等離子體時，電子中的一些撞擊水銀顆粒，從而瞬間增加分子的能量水平，直到過剩能量流出。水銀將能量作為紫外(UV)光子發(fā)射。UV光子接著撞擊被部署在單元壁的內(nèi)部上的磷光體。當UV光子撞擊磷光體分子時，該UV光子瞬間提高了磷光體分子中的外層軌道電子的能量水平，從而把電子從穩(wěn)定狀態(tài)移到不穩(wěn)定狀態(tài)。電子接著以比UV光更低的能量水平將過剩能量作為光子發(fā)射。較低能量的光子主要在紅外范圍中，但是約40%在可見光范圍內(nèi)。因而，輸入能量部分地作為可見光被發(fā)射。根據(jù)所使用的磷光體，不同顏色的可見光可以被發(fā)射。等離子體顯示器中的每個像素都由包括可見光的原色的三個單元組成。使到單元的信號的電壓變化因而允許了不同的被察知到的顏色。等離子體顯示面板是被定位在兩個玻璃面板之間的成千上萬個小的發(fā)光單元的陣列。每個單元都利用諸如氦(He)、氖(Ne)、氙(Xe)、氬(Ar)之類的惰性氣體、其它惰性氣體或其組合來填充。當單元通過電極被供電時，這些單元是發(fā)光的。圖1示出了透視的等離子體顯示器組成100。等離子體顯示器組成100示出了后玻璃板110和前玻璃板120。兩個介電層130和140被部署在前玻璃板120與后玻璃板110之間。各個單獨的等離子體單元150被布置在兩個介電層130、140之間。例如，三個等離子體單元151-153形成像素160。在單元150前面和后面，長電極170、180可以是導電材料的條，所述導電材料的條也位于玻璃板110、120之間。地址電極180可以沿著后玻璃板110坐落在單元150后面，并且可以是不透明的。透明的顯示電極170沿著前玻璃板120被安裝在單元150前面。如在圖1中可以看出的那樣，電極170、180由絕緣保護層130、140來覆蓋。控制電路給在單元處使路徑交叉的電極170、180充電，從而在前后之間創(chuàng)建了電壓差。單元的氣體中的原子中的一些接著失去電子并且變?yōu)殡婋x的，這創(chuàng)建了原子的導電等離子體、自由電子和離子。這樣的發(fā)光等離子體被稱為輝光放電。一旦輝光放電已經(jīng)在單元150中被啟動，通過在所有的水平和垂直電極170、180之間施加低電平電壓(即使在電離電壓被去除之后)，該輝光放電就可以被維持。為了擦除單元150，所有電壓從一對電極1 70、180中被去除。
在彩色面板中，每個單元150的背部被涂有磷光體材料。由等離子體所發(fā)射的紫外光子激發(fā)了所述磷光體材料，所述磷光體材料發(fā)射具有由這些材料所確定的顏色的可見光。每個像素160由三個分離的子像素單元151-153組成，每個子像素單元都包括不同顏色的磷光體材料。例如，一個子像素單元151具有紅光磷光體材料，一個子像素單元152具有綠光磷光體材料，并且一個子像素單元153具有藍光磷光體材料。這些顏色混雜在一起，以創(chuàng)建像素的整體顏色。通過使流過不同單元的電流脈沖每秒變化數(shù)千次，等離子體面板使用脈沖寬度調(diào)制(PWM)來控制亮度，控制系統(tǒng)可以增加或減少每個子像素單元顏色的強度，以創(chuàng)建紅色、綠色和藍色的數(shù)十億個不同組合。以這種方式，控制系統(tǒng)可以產(chǎn)生大部分可見顏色。在一個實施例中，等離子體單元以半導體制造工藝被制造。特別地，該單元以CMOS制造工藝被制造。在一個實施例中，等離子體單元可以具有正面和/或背面光發(fā)射?？商鎿Q地，該單元可以被布置在半導體芯片的邊緣處，并且可以向側(cè)面發(fā)射光。在一個實施例中，通過在放在溝槽上面的覆蓋層中創(chuàng)建孔、從溝槽中去除犧牲材料以及通過使用化學氣相沉積(CVD)或物理氣相沉積(PVD)工藝來在稀有氣體氣氛下使覆蓋層中的孔閉合，等離子體單元被形成。

圖2至6示出了單元的數(shù)個實施例的橫截面視圖。這些單元位于或被形成在襯底中或在外延層中。襯底或外延層可以是諸如硅之類的半導體材料或諸如SiGe、GaAs、InP或SiC之類的化合物半導體材料。襯底可以包括體硅或絕緣體上硅(SOI)。開口或腔被部署在襯底中。開口具有側(cè)壁和底面。側(cè)壁可以基本上與襯底的頂面正交，而底面可以基本上平行于頂面?？商鎿Q地，開口包括彎曲的或以其他方式成形的側(cè)壁，并且沒有底面。隔離或介電材料或阻擋層可以封裝開口。阻擋層可以是單個層或者兩個或更多層的堆疊。隔離層可以包括在那里隔離層覆蓋了開口的底面和側(cè)壁的第一材料，并且可以包括在那里隔離層是開口的第二材料。層材料可以是諸如氮化硅之類的氮化物、諸如氧化硅之類的氧化物、諸如碳化硅之類的碳化物或其組合?？商鎿Q地，隔離或介電材料可以是諸如氧化鋁之類的金屬氧化物。層堆疊可以包括不同材料的層。隔離或阻擋層可以為5nm至50nm厚。在一個實施例中，襯底可以充當隔離材料本身，在該種情況下，隔離材料是可選的。與開口鄰接地部署電極。電極由導電材料制成。導電材料可以包括多晶硅、摻雜硅或其組合?？商鎿Q地，導電材料可以包括諸如鋁(Al)、銅(Cu)、鎢(W)之類的金屬或其組合。電極可以包括相同的材料或不同的材料。開口可以用諸如氦(He)、氖(Ne)、氙(Xe)、氬(Ar)之類的稀有氣體、其它惰性氣體或其組合來填充。當開口通過電極被供電時，開口是發(fā)光的。單元可以是獨立的產(chǎn)品?？商鎿Q地，單元可以與集成電路被集成在一起，其中所述集成電路包括諸如晶體管、電容器、二極管和/或存儲元件之類的半導體器件。圖2a圖示了單元200的實施例，在那里與側(cè)壁222鄰接地部署電極240、250。水平溝槽220被部署在襯底210中。阻擋層230沿著溝槽220的底面224和側(cè)壁222被部署。阻擋層230可以包括第一介電材料。阻擋層230可以是針對電極240、250的良好隔離物。例如，阻擋層230可以是二氧化硅或氮化硅。材料層235正密封該單元。材料層235可以是第二介電材料。第二介電材料可以是波長轉(zhuǎn)換材料。例如，第二介電材料可以包括諸如磷光體之類的材料，所述諸如磷光體之類的材料把U V光轉(zhuǎn)換為可見光,而第一介電材料并不包括這樣的材料或結(jié)構(gòu)。第一介電層和第二介電層可以包括相同的材料或不同的材料。例如，阻擋層230可以不包括波長轉(zhuǎn)換材料。電極240、250可以緊挨著或毗連側(cè)壁222被部署。電極240、250可以是例如摻雜硅、金屬或硅化物。電極240、250可以沿著側(cè)壁222的整個寬度和/或深度被部署(參見圖2f)?？商鎿Q地，電極240、250具有更小的寬度和/或深度。電極240、250可以包括沿著側(cè)壁222的寬度和/或深度的數(shù)個更小的電極。在一個例子中，水平溝槽220可以是約2 μ m至約8 μ m深并且約20 μ m至約80 μ m寬。阻擋層230可以是約5nm至約50nm厚，并且材料層235可以是約50nm至約300nm厚。圖2b至2d示出了包括隔離區(qū)的單元200的實施例。圖2b的單元200包括了與圖2a中的單元200相同的元件和部件。半導體或化合物襯底210可以是具有被形成在其中的η摻雜阱275的P摻雜材料。可替換地，半導體或化合物襯底可以是具有被形成在其中的η摻雜阱275的η摻雜材料。摻雜阱275可以包括為例如IO17至IO19的摻雜濃度。在開口 220被形成之前或之后，可選的隔離阻擋290可以被形成為深溝槽隔離區(qū)。可選的隔離阻擋290用諸如二氧化硅之類的隔離材料來填充。例如，如果P摻雜襯底210是輕摻雜的(例如具有為約IO12至IO14的摻雜濃度)，那么隔離阻擋290可以被形成。圖2c的單元200包括與圖2a中的單元200相同的元件和部件，除了兩個電極240、250通過隔離注入部(isolation implant) 290被彼此隔離之外。隔離注入部290可以包括低摻雜濃度的摻雜劑。例如，隔離注入部290可以通過在襯底中注入諸如硼或磷之類的摻雜劑并且通過耗盡這些摻雜劑而被形成。通過用低摻雜濃度對該區(qū)域進行摻雜，隔離注入部290可以在單元200·被形成之前被形成。圖2d的單元200包括與圖2a中的單元200相同的元件和部件，除了單元200位于絕緣體上硅襯底(SOI襯底)的硅部分中。絕緣體290使兩個電極240和250絕緣。阻擋層230可以是或者可以不是絕緣體290的部分。圖2e示出了用于制造單元200的流程圖的實施例。在第一步驟201，溝槽被形成在襯底中。通過應用諸如干法刻蝕工藝之類的各向異性的刻蝕工藝，溝槽可以被形成。在下一步驟，溝槽的底面和側(cè)壁利用阻擋層被加襯里，(步驟202)。溝槽接著用犧牲材料或偽(dummy)材料來填充，(步驟203)。犧牲材料可以是不同于阻擋材料的材料。犧牲材料可以具有與至少阻擋材料不同的刻蝕特性和/或不同的刻蝕速率。犧牲材料在刻蝕工藝中相對于阻擋材料可以是高選擇性的。犧牲材料和阻擋層可以在襯底的頂面之上被平面化(planarize)。犧牲材料可以是氧化娃、碳、光刻膠或光酰亞胺(photo imide)。覆蓋層被形成在犧牲材料和襯底之上，(步驟204)。犧牲材料可以具有與覆蓋層不同的刻蝕特性和/或不同的刻蝕速率。犧牲材料在刻蝕工藝中相對于覆蓋層可以是高選擇性的。一個或多個孔被形成在覆蓋層中，(步驟205)。圖2f示出了覆蓋層中的孔的位置的例子。至少一個孔可以被形成在溝槽的槽口中或者在溝槽本身中。緊接著，犧牲材料通過所述至少一個孔從溝槽被去除,(步驟206)。通過應用各向同性的刻蝕工藝，犧牲材料可以被去除。例如，如果犧牲材料是氧化娃，那么被應用的刻蝕化學物質(zhì)(etch chemistry)可以是稀釋的HF,或者如果犧牲材料是有機的可溶材料，那么被應用的刻蝕化學物質(zhì)可以是溶劑。在犧牲材料被去除之后，所述至少一個孔被閉合，(步驟207)。通過在稀有氣體氣氛下使用等離子體化學氣相沉積(CVD)工藝或者通過在稀有氣體氣氛下使用物理氣相沉積(PVD)工藝，所述至少一個孔可以被閉合。通過調(diào)節(jié)CVD/PVD工藝中的壓力，單元中的想要的壓力可以被設置。通過對緊挨著溝槽側(cè)壁的襯底進行摻雜，兩個電極可以被形成，(208)。如本領域技術(shù)人員所知道的那樣，這些步驟可以以不同于這里所描述的序列被執(zhí)行。在工作期間，單元200可以主要通過覆蓋層來輻射光。圖3a示出了水平溝槽單元300配置的另一實施例。這里，上電極(top electrode)340被部署在水平溝槽320的加蓋或密封頂面335之上。頂面335可以是第二介電材料。第二介電材料可以是光波長轉(zhuǎn)換材料。例如，第二介電材料可以包括諸如把UV光轉(zhuǎn)換為可見光的磷光體之類的材料。上電極340可以包括一個或多個電極，諸如兩個或更多電極。上電極340相對于溝槽320被隔離，并且通過加蓋層335用稀有氣體來填充。底電極350可以被部署在溝槽320的底面324處。底電極350可以位于底面324的部分處或者沿著整個底面324被定位。底電極350也可以部分地或整個地沿著溝槽320的側(cè)壁322被定位。底電極350可以包括一個或多個電極，諸如兩個或更多電極。底電極350通過第一介電層330相對于用稀有氣體填充的溝槽320被隔離。第一介電層330和頂面層335可以包括相同的材料或不同的材料。圖3b示出了用于制造單元300的流程圖的實施例。在第一步驟301，溝槽被形成在襯底中。通過應用諸如干法刻蝕工藝之類的各向同性的刻蝕工藝，溝槽可以被形成。在下一步驟302，通過對溝槽的底面中的襯底進行摻雜，底電極可以被形成。該摻雜步驟可以或者可以不沿著溝槽的側(cè)壁的某個部分水平延伸，以考慮到底電極的電接觸。接著，溝槽的底面和側(cè)壁利用介電層或阻擋層被加襯里，(步驟303)。此后，溝槽用犧牲材料或偽材料來填充，(步驟304)。犧牲材料可以是不同于阻擋材料的材料。犧牲材料可以具有與至少阻擋材料不同的刻蝕特性和/或不同的刻蝕速率。犧牲材料在刻蝕工藝中相對于阻擋材料可以是高選擇性的。犧牲材料和阻擋層可以在襯底的頂面之上被平面化。犧牲材料可以是氧化硅、多晶硅、碳或有機犧牲材料。覆蓋層可以被形成在犧牲材料和襯底之上，(步驟305)。犧牲材料可以具有與覆蓋層不同的刻蝕特性和/或不同的刻蝕速率。犧牲材料在刻蝕工藝中相對于覆蓋層可以是高選擇性的。在步驟306，一個或多個孔可以被形成在覆蓋層中。在圖3a中所看到的溝槽的實施例可以具有類似于圖2f的實施例的俯視圖的俯視圖。至少一個孔可以被形成在溝槽的槽口中或者在溝槽本身中。緊接著307，犧牲材料通過所述至少一個孔從溝槽中被去除。通過應用各向同性的刻蝕工藝，犧牲材料可以被去除。例如，被應用的刻蝕化學物質(zhì)可以是緩沖的HF，以去除氧化硅，或者如果犧牲材料是碳，則被應用的刻蝕化學物質(zhì)可以是氧等離子體。在犧牲材料被去除之后，所述至少一個孔被閉合，(步驟308)。通過在稀有氣體氣氛下使用等離子體化學氣相沉積(CVD)工藝或者通過在稀有氣體氣氛下使用物理氣相沉積(PVD)工藝，所述至少一個孔可以被閉合。通過調(diào)節(jié)CVD/PVD工藝中的壓力，單元中的想要的壓力可以被設置。最后，在步驟309處，通過在覆蓋層上沉積多晶硅、摻雜的多晶硅或金屬，一個或多個上電極被形成。如本領域技術(shù)人員所知道的那樣，這些步驟可以以不同于這里所描述的序列被 執(zhí)行。
圖4a示出了垂直溝槽400配置的實施例。上電極440被部署在深溝槽420的覆蓋或密封層435之上。上電極440通過蓋層435相對于用稀有氣體填充的溝槽420被隔離。上電極440可以包括一個或多個電極，諸如兩個或更多電極。上電極440可以比溝槽420更寬。底電極450可以被部署在深溝槽420的底面424處。底電極434可以沿著深溝槽420的底面424并且沿著深溝槽420的側(cè)壁422的部分被定位。特別地，底電極可以沿著底面424和側(cè)壁422的下部部分被部署。底電極450可以包括一個或多個電極，諸如兩個或更多電極。底電極450通過阻擋層或介電層430相對于用稀有氣體填充的溝槽被隔離。阻擋層430包括第一介電材料。第一介電材料430和覆蓋層435可以包括相同的材料或不同的材料。諸如淺溝槽隔離區(qū)或深溝槽隔離區(qū)之類的隔離區(qū)460可以緊挨著溝槽420被部署。隔離區(qū)460可以包括諸如二氧化硅、氮化硅之類的絕緣材料、填充材料或這些材料的組合。在一個例子中，深溝槽420可以是約10 μ m至約80 μ m深，并且是約3μπι至約20 μ m寬。阻擋層430可以是約5nm至約50nm厚，而覆蓋層435可以是約30nm至約300nm厚。 圖4b示出了用于制造單元400的流程圖的實施例。在第一步驟401，埋層被形成為第二電極。埋層可以通過襯底上的硅層的外延生長而被形成。外延硅層可以被摻雜?？商鎿Q地，通過半導體材料襯底中的離子注入，埋層被形成，并且溝槽(步驟402)被形成在半導體材料中。溝槽的底面可以鄰近或可以毗連埋層。通過應用諸如干法刻蝕工藝之類的各向異性的刻蝕工藝，溝槽可以被形成。接著，在步驟403，溝槽的底面和側(cè)壁利用介電層或阻擋層被加有襯里。溝槽接著用犧牲材料或偽材料來填充，(步驟404)。犧牲材料可以是不同于阻擋材料的材料。犧牲材料可以具有與至少阻擋材料不同的刻蝕特性和/或不同的刻蝕速率。犧牲材料在刻蝕工藝中相對于阻擋材料可以是高選擇性的。犧牲材料和阻擋層可以在襯底的頂面之上被平面化。犧牲材料可以是氧化硅、多晶硅、碳或有機材料。如在步驟405中所示出的那樣，覆蓋層可以被形成在犧牲材料和半導體材料之上。犧牲材料可以具有與覆蓋層不同的刻蝕特性和/或不同的刻蝕速率。犧牲材料在刻蝕工藝中相對于覆蓋層可以是高選擇性的。一個或多個孔被形成在覆蓋層中，(步驟406)。圖4a的溝槽的實施例可以具有類似于圖2f的實施例的俯視圖的俯視圖。至少一個孔可以被形成在溝槽的槽口中或在溝槽本身中。緊接著，在步驟407，犧牲材料通過所述至少一個孔從溝槽被去除。通過應用各向同性的刻蝕工藝，犧牲材料可以被去除。例如，如果犧牲材料是氧化硅，則被應用的刻蝕化學物質(zhì)可以是緩沖的HF。在犧牲材料被去除之后，所述至少一個孔被閉合，(步驟408)。通過在稀有氣體氣氛下使用等離子體化學氣相沉積(CVD)工藝或者通過在稀有氣體氣氛下使用物理氣相沉積(PVD)工藝，所述至少一個孔可以被閉合。通過調(diào)節(jié)CVD/PVD工藝中的壓力，單元中的想要的壓力可以被設置。最后，在步驟409，通過在覆蓋層上沉積多晶硅、摻雜的多晶硅或金屬，一個或多個上電極被形成。諸如淺溝槽隔離(STI)之類的隔離區(qū)可以緊挨著溝槽被形成。STI可以在溝槽被形成之前或在溝槽被形成之后被形成。如本領域技術(shù)人員所知道的那樣，這些步驟可以以不同于這里所描述的序列被執(zhí)行。圖5a示出了共面的U形溝槽結(jié)構(gòu)500的實施例。U形溝槽結(jié)構(gòu)500可以包括第一溝槽520和第二溝槽570，所述第一溝槽520和第二溝槽570通過連接580被彼此連接。第一溝槽520可以是水平溝槽或深溝槽，并且第二溝槽570可以是水平溝槽或深溝槽。第一電極540被部署在第一溝槽520的第一覆蓋層535之上，而第二電極550被部署在第二溝槽570的第二覆蓋層536之上。第一覆蓋層535和第二覆蓋層536可以是不同的或可以是相同的。第一電極540可以放在第一溝槽520的整個寬度上面,和/或第二電極550可以放在第二溝槽570的整個寬度上面。第一電極540可以包括與第二電極550相同的材料或不同的材料。第一和第二電極540、550可以包括一個或多個電極,諸如兩個或更多電極。兩個溝槽520、570可以通過深溝槽隔離區(qū)590被彼此隔離?？商鎿Q地，隔離區(qū)590可以是淺溝槽隔離區(qū)。隔離區(qū)590可以包括諸如二氧化硅、氮化硅之類的絕緣材料、高k材料、填充材料或這些材料的組合?？蛇x地，淺溝槽隔離區(qū)可以被部署在每個溝槽520、570的外側(cè)。阻擋層530沿著U形溝槽520、570、580的底面和側(cè)壁被部署。阻擋層530可以包括具有或不具有波長轉(zhuǎn)換特性的介電材料。阻擋層530可以包括與覆蓋層535、536相同的材料或不同的材料。圖5b示出了用于制造U形共面單元500的流程圖的實施例。第一溝槽可以在第一步驟501被形成在襯底中，而第二溝槽可以在第二步驟502被形成。通過應用諸如干法刻蝕工藝之類的各向異性的刻蝕工藝，第一和第二溝槽可以被形成。在一個實施例中，溝槽在兩步工藝中被刻蝕:第一，溝槽首先被刻蝕到第一深度，從而形成第一溝槽區(qū)，并且通過形成氧化硅或沉積氮化硅，側(cè)壁被鈍化。第二，溝槽接著用各向異性的刻蝕工藝被進一步刻蝕，從而增加溝槽深度，以形成更低的第二溝槽區(qū)。溝槽深度可以進一步被增加Iym至10 μ m。第二溝槽區(qū)的側(cè)壁沒有被鈍化。最后，這兩個溝槽在其中側(cè)壁沒有被鈍化的更低的第二溝槽區(qū)中被連接。這兩個溝槽通過Venetia工藝(氫環(huán)境中的退火)被連接，從而形成U形溝槽，(步驟503)?？商鎿Q地，該連接可以通過具有各向同性成分的刻蝕工藝被實現(xiàn)。接著，在步驟504處，U形溝槽表面利用介電層或阻擋層被加襯里。這可以通過硅的氧化被實現(xiàn)。緊接著，在步驟505，U形溝槽接著用犧牲材料或偽材料來填充。注意的是，溝槽并不需要用犧牲材料完 全地填充。犧牲材料完全使在頂面附近的溝槽開口閉合是足夠的。犧牲材料是不同于阻擋材料的材料。犧牲材料可以具有與至少阻擋材料不同的刻蝕特性和/或不同的刻蝕速率。犧牲材料在刻蝕工藝中相對于阻擋材料可以是高選擇性的。犧牲材料和阻擋層可以在襯底的頂面之上被平面化。犧牲材料可以是多晶硅、碳、氧化硅或有機材料。緊接著，在步驟506和507，第一覆蓋層被形成在第一溝槽中的犧牲材料之上，而第二覆蓋層被形成在第二溝槽中的犧牲材料之上。第一覆蓋層和第二覆蓋層可以包括相同的材料或不同的材料。犧牲材料可以具有與覆蓋層不同的刻蝕特性和/或不同的刻蝕速率。犧牲材料在刻蝕工藝中相對于覆蓋層可以是高選擇性的。一個或多個孔可以被形成在每個覆蓋層中，(步驟508)。實施例圖5a中的溝槽可以具有類似于圖2f的實施例中的俯視圖的俯視圖。至少一個孔可以被形成在第一溝槽和/或第二溝槽的槽口中或者在溝槽本身中。緊接著，犧牲材料通過所述至少一個孔從溝槽被去除。通過應用各向同性的刻蝕工藝，犧牲材料可以被去除，(步驟509)。例如，如果有機材料被用作犧牲材料，那么被應用的刻蝕化學物質(zhì)可以是有機溶劑。緊接著，在步驟581，在犧牲材料被去除之后，所述至少一個孔被閉合。通過在稀有氣體氣氛下使用等離子體化學氣相沉積(CVD)工藝或者通過在稀有氣體氣氛下使用物理氣相沉積(PVD)工藝，所述至少一個孔可以被閉合。通過調(diào)節(jié)CVD/PVD工藝中的壓力，單元中的想要的壓力可以被設置。所選擇的壓力和氣體混合允許被制造的等離子體單元的工作。在步驟582，通過在第一覆蓋層上沉積多晶硅、摻雜的多晶硅或金屬，一個或多個第一上電極被形成。最后，在步驟583，通過在第二覆蓋層上沉積多晶硅、摻雜的多晶硅或金屬，一個或多個第二上電極被形成。如本領域技術(shù)人員所知道的那樣，這些步驟可以以不同于這里所描述的序列被執(zhí)行。U形溝槽的溝槽之間的隔離區(qū)被形成。在一些實施例中，隔離區(qū)是深溝槽隔離區(qū)?？商鎿Q地，隔離區(qū)是淺溝槽隔離。隔離區(qū)可以在溝槽被形成之前或者在溝槽被形成之后被形成。在一個實施例中，隔離區(qū)可以在形成溝槽的各向異性的刻蝕中被形成。在這種情況下，隔離區(qū)的寬度小于溝槽的寬度。與溝槽的深度相比，針對被減少的隔離的刻蝕深度可以被減少。淺溝槽隔離區(qū)可以被形成，從而圍繞U形溝槽。再次，圍繞U形溝槽的溝槽隔離區(qū)可以在與U形溝槽的溝槽之間的隔離區(qū)被形成的相同時間或在不同時間被形成。圖6a至6c示出了等離子體單元的操作方法。該單元可以在接通(ON)狀態(tài)下或者在斷開(OFF)狀態(tài)下。當存在放電時，單元在接通狀態(tài)下，而當不存在放電時，單元在斷開狀態(tài)下。在一個實施例中，單元600可以用AC電壓被操作。最初，點火電壓脈沖設置接通狀態(tài)，并且維持電壓脈沖維持接通狀態(tài)(參見圖6a至6b)。高于維持電壓脈沖的點火電壓脈沖啟動了放電。當?shù)陀邳c火電壓和壁電壓的維持電壓和超過放電電壓時，單元600繼續(xù)放電。圖6a示出了在點火模式下的單元600。在第一半循環(huán)中，點火電勢被施加在上電極610與底電極620之間，并且具有相反的電勢的壁電壓625在底電極620處被創(chuàng)建?，F(xiàn)在參照圖6b，在第二半循環(huán)中，電勢被反向，并且具有維持電壓的電勢被施加?，F(xiàn)在，壁電壓和第一維持電壓脈沖的和超過放電電壓，并且給單兀600點火。壁電壓615在上電極610處被創(chuàng)建。在下一半循環(huán)中，維持電勢被反向，并且壁電壓和第二維持電壓脈沖的和超過放電電壓。壁電壓625在底電極620處被創(chuàng)建。該過程可以繼續(xù)，直到該過程停止。圖6c示出了操作·模式的實施例，在那里第一上電極610開始該過程，并且壁電壓635在第二上電極630處被創(chuàng)建。接著，電壓被反向，單元被再次點火，并且壁電壓615在第一上電極610處被創(chuàng)建。該過程繼續(xù)，直到該過程停止。底電極640在固定電勢處，例如在地電勢處。工作頻率可以在約IOOkHz到約500kHz之間?？商鎿Q地，其它頻率可以被使用。雖然本發(fā)明以及其優(yōu)點已經(jīng)被詳細描述，但是應該理解的是，可以在這里進行各種改變、替代和變更，而不離開本發(fā)明的如由所附權(quán)利要求所限定的精神和范圍。此外，本申請的范圍并不意圖被限制到在本說明書中所描述的過程、機器、制造和物質(zhì)組成、裝置、方法和步驟的特定實施例。如本領域技術(shù)人員將容易地從本發(fā)明的公開內(nèi)容中所意識到的那樣，根據(jù)本發(fā)明可以利用目前現(xiàn)有的或稍后被研發(fā)的過程、機器、制造、物質(zhì)組成、裝置、方法或步驟，其中這些過程、機器、制造、物質(zhì)組成、裝置、方法或步驟基本上執(zhí)行與在這里所描述的相對應的實施例相同的功能或基本上實現(xiàn)與在這里所描述的相對應的實施例相同的結(jié)果。因此，所附的權(quán)利要求書意圖在其范圍內(nèi)包括這樣的過程、機器、制造、物質(zhì)組成、裝置、方法或步驟。
權(quán)利要求
1.一種單元,其包括: 半導體材料； 開口，所述開口被部署在半導體材料中； 介電層，所述介電層給所述開口的表面加襯里； 覆蓋層，所述覆蓋層使所述開口閉合； 第一電極，所述第一電極鄰近所述開口地被部署；以及 第二電極，所述第二電極鄰近所述開口地被部署。
2.根據(jù)權(quán)利要求1所述的單元，其中，第一電極和第二電極被部署在開口的相對側(cè)上。
3.根據(jù)權(quán)利要求1所述的單元，其中，第一電極和第二電極被部署在開口的相同側(cè)上。
4.根據(jù)權(quán)利要求1所述的單元，進一步包括被部署在開口中的惰性氣體。
5.根據(jù)權(quán)利要求1所述的單元，其中，開口包括水平溝槽或深溝槽。
6.根據(jù)權(quán)利要求1所述的單元，其中，開口包括U形溝槽。
7.根據(jù)權(quán)利要求1所述 的單元，其中，開口的表面包括第一側(cè)壁、第二側(cè)壁和底面，并且其中第一電極被部署在第一側(cè)壁處，而第二電極被部署在第二側(cè)壁處。
8.根據(jù)權(quán)利要求1所述的單元，其中，開口的表面包括第一側(cè)壁、第二側(cè)壁和底面，并且其中第一電極被部署在覆蓋層上，而第二電極被部署在底面處。
9.根據(jù)權(quán)利要求8所述的單元，其中，第二電極是埋層。
10.根據(jù)權(quán)利要求1所述的單元，其中，開口包括具有第一側(cè)壁的第一溝槽和具有第二側(cè)壁的第二溝槽，其中第一溝槽被連接到第二溝槽，并且其中第一電極被部署在第一溝槽的頂面之上，而第二電極被部署在第二溝槽的第二頂面之上。
11.根據(jù)權(quán)利要求10所述的單元，其中，隔離區(qū)被部署在第一溝槽與第二溝槽之間。
12.根據(jù)權(quán)利要求1所述的單元，進一步包括集成電路。
13.—種面板,其包括: 半導體材料；以及 多個單元，其中每個單元都包括: 開口，所述開口被部署在半導體材料中； 介電層，所述介電層給開口的表面加襯里； 覆蓋層，所述覆蓋層密封所述開口 ； 第一電極，所述第一電極鄰近所述開口地被部署；以及 第二電極，所述第二電極鄰近所述開口地被部署。
14.根據(jù)權(quán)利要求13所述的面板，其中，每個單元都進一步包括被部署在開口中的惰性氣體。
15.根據(jù)權(quán)利要求13所述的面板，其中，每個單元的第一電極和第二電極都被部署在開口的相對側(cè)上。
16.根據(jù)權(quán)利要求13所述的面板，其中，每個單元的第一電極和第二電極都被部署在開口的相同側(cè)上。
17.根據(jù)權(quán)利要求13所述的面板，進一步包括集成電路。
18.一種用于制造半導體器件的方法，所述方法包括: 在半導體材料中形成開口；利用介電層給開口加襯里； 利用覆蓋層使開口閉合； 鄰近開口地形成第一電極；以及 鄰近開口地形成第二電極。
19.根據(jù)權(quán)利要求18所述的方法，其中，利用覆蓋層使開口閉合包括: 利用犧牲材料填充開口； 在犧牲材料之上形成覆蓋層； 在覆蓋層中形成孔；以及 去除犧牲材料。
20.根據(jù)權(quán)利要求19所述的方法，其中，利用覆蓋層使開口閉合進一步包括在稀有氣體氣氛下通過CVD工藝或PVD工藝來使孔閉合。
21.根據(jù)權(quán)利要求18所述的方法，其中，形成第一電極和/或形成第二電極包括對半導體材料進行摻雜。
22.根據(jù)權(quán)利要求18所述的方法，其中，形成第一電極和/或第二電極包括在覆蓋層上沉積多晶硅、摻雜的多晶硅或金屬。
23.根據(jù)權(quán)利要求18所述的方法，進一步包括緊挨著開口地形成隔離區(qū)。
全文摘要
本發(fā)明涉及等離子體單元和制造等離子體單元的方法。等離子體單元以及用于制作等離子體單元的方法被公開。根據(jù)本發(fā)明的實施例，單元包括半導體材料、被部署在半導體材料中的開口、給開口的表面加襯里的介電層、使開口閉合的覆蓋層、鄰近開口部署的第一電極和鄰近開口部署的第二電極。
文檔編號H01J9/02GK103247502SQ20131004024
公開日2013年8月14日 申請日期2013年2月1日 優(yōu)先權(quán)日2012年2月3日
發(fā)明者D.梅因霍爾德 申請人:英飛凌科技股份有限公司