專利名稱：用于處理連接的接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于處理連接的接口電路。在工業(yè)應(yīng)用中，必須將數(shù)據(jù)、測量值、控制信號等傳送到計算機(jī)中，或從計算機(jī)返回到設(shè)備和儀器中。在更復(fù)雜的應(yīng)用中，需要使用數(shù)目可多達(dá)數(shù)千個的大量的接口電路。通常并且也在下文中將與工業(yè)環(huán)境通信的接口電路的連接端稱為I/O引腳。
基本上，I/O引腳的功能取決于a)它的物理特性，b)上游或下游的高級系統(tǒng)功能，以及c)輔助功能。
物理特性通常由一個使I/O引腳有效的集成電路來決定，如果必要的話由它的外部電路來決定。
例如，一個模擬輸入端由它的物理特性定義為電壓或電流的輸入端，如模擬信號。增加額外的物理特性，例如輸入阻抗，輸入范圍，瞬時響應(yīng)，過電壓電阻等等。
它的系統(tǒng)功能由模/數(shù)轉(zhuǎn)換器來決定，如果需要的話，由模擬或數(shù)字濾波器，序列控制器，處理器等決定?？梢詾檫@些功能和它們在現(xiàn)有系統(tǒng)部件中的分布選擇各種實現(xiàn)方式。
輔助功能包括電源，用于處理的I/O引腳的連接端，例如通過現(xiàn)場總線的高級系統(tǒng)的連接端，以及機(jī)械特性。
到現(xiàn)在為止，典型的解決方案是使用可交換部件來實現(xiàn)不同類型的I/O引腳。這些部件決定了I/O引腳的物理特性。連同輔助功能，它們集成在所謂的前端。一般地，高級系統(tǒng)功能在此不作介紹。
迄今，為每一個特殊類型的I/O引腳生產(chǎn)了不同的部件，這些部件實現(xiàn)了所需的特性，尤其是物理特性。這意味著必須生產(chǎn)，組裝，以及如果出現(xiàn)故障時必須在存儲器中保存大量不同接口電路的排列。典型地，接口電路形成為具有連接引線的同一排列方式的可插模塊，因此在裝配過程中很容易出現(xiàn)混淆，這種混淆是錯誤的根源。
這是一個包括SPS系統(tǒng)，譬如西門子制造的S7，的實例。其前端被稱為“分散外設(shè)”并由兩個機(jī)械及電氣獨(dú)立的部件組成，這兩個部件設(shè)置為一個在另一個之上。這里，輔助功能位于通用的基礎(chǔ)部件中。I/O引腳的類型和數(shù)目通過第二部件設(shè)置，該第二部件設(shè)置在基礎(chǔ)部件之上并可由多種類型實現(xiàn)。I/O引腳的電流狀態(tài)通過基礎(chǔ)部件傳送，然后通過現(xiàn)場總線傳送到中央計算系統(tǒng)。這里，高級系統(tǒng)功能也可以由軟件實現(xiàn)。
另一實例包括Wago公司的終端螺釘。這里，小部件相互關(guān)聯(lián)設(shè)置為一個串珠式微脈動串(string of pearls)。每一個元件只包括一個或幾個帶有用于處理的終端螺釘?shù)腎/O引腳。電源和到高級現(xiàn)場總線系統(tǒng)的連接端被安置于分離的元件中。系統(tǒng)功能也能因此實現(xiàn)。
本發(fā)明要解決的問題是改進(jìn)已知的、用于處理連接的接口電路，因而創(chuàng)造出一個通用接口電路，該接口電路的特性可按各種通用需求進(jìn)行編程。
通過在權(quán)利要求1中給出的特征來解決該問題。本發(fā)明的有益配置和改進(jìn)可由從屬權(quán)利要求得到。
本發(fā)明的基本原理在于一個通用的、可編程的接口電路，該電路具有大量的可程序控制的開關(guān)以及大量的實現(xiàn)物理特性所需的部件，并且根據(jù)開關(guān)的切換狀態(tài)選擇不同的功能。通常，每一個I/O引腳的物理特性是可編程的，每一個I/O引腳作為數(shù)字或模擬的輸入或輸出端能具有廣泛的功能。
通過一個如FPGA(現(xiàn)場可編程門陣列)或ASIC(特定用途集成電路)的邏輯電路來執(zhí)行接口電路的控制，這些電路互相連接，優(yōu)選的可通過如光耦合器來去耦。
只有必要的功能元件直接位于接口電路芯片中的I/O引腳的去耦側(cè)。所有的其它功能，尤其是系統(tǒng)功能或“高級功能”在去耦設(shè)備的另一側(cè)上實現(xiàn)(以下稱為FPGA側(cè)，由于通常是通過FPGA現(xiàn)場可編程門陣列來執(zhí)行控制的)。通過這種方式，幾乎所有所需的處理功能都能以同樣的硬件電子裝置實現(xiàn)。簡單和高級系統(tǒng)功能之間的界線是不固定的。然而，簡單系統(tǒng)功能通常不需要邏輯操作，并且可以進(jìn)行例如為作為數(shù)字輸入而被連接的I/O引腳中斷啟動或?qū)θ缯蜻叺氖录嫈?shù)。相反，高級系統(tǒng)功能需要更多復(fù)雜的邏輯功能，并且可以進(jìn)行例如脈沖寬度或周期的測量，以及I/O引腳上一個正向邊和下一個負(fù)向邊之間、或兩個連續(xù)的正向邊之間的參考頻率的脈沖計數(shù)。rpm值的測量也屬于高級功能。為提高測量的精確度，測量方法也可以在操作中動態(tài)地切換于每個單位時間的脈沖計數(shù)(適用于高rpm值)和脈沖寬度或周期測量(適用于低rpm值)之間。rpm為0的檢測可由I/O引腳上的另一邊的缺失精確地得出，并可通過超出可編程的時間限制來確定。為了給接口電路芯片提供一個簡單、通用的結(jié)構(gòu)，這些在多數(shù)情況下仍由軟件實現(xiàn)的高級系統(tǒng)功能總是局限在FPGA側(cè)。
一些功能首先通過在接口電路和FPGA側(cè)之間的有意義地交互作用而得到。接口電路芯片的控制發(fā)生了，例如，在每個方向的一條數(shù)據(jù)線上串行同步。因此，在接口電路芯片和控制電路之間有一個嚴(yán)格的時間耦合。這應(yīng)用于一系列的功能，并帶來一些如下所述的優(yōu)點。
這種新的接口電路的另一個優(yōu)點是，相同的硬件可以用于所用類型的I/O引腳和所有的功能。這顯著地簡單化了控制系統(tǒng)和開關(guān)盒的結(jié)構(gòu)，同樣減少了替換部分的存儲和維護(hù)費(fèi)用。在最簡單的例子中，在系統(tǒng)中提供只在需要時才激活的附加接口電路，例如，如果其它引腳中存在缺陷。簡單的改編程序便足夠了。因此，冗余系統(tǒng)也同樣可以很簡單的實現(xiàn)。
接口電路芯片的電源例如可通過一個帶有電能轉(zhuǎn)換器的DC/DC轉(zhuǎn)換器來實現(xiàn)，例如變壓器。變壓器的次級側(cè)直接連接到接口電路芯片。包括整流和濾波的所有所需的電源電壓的產(chǎn)生可以集成在接口電路芯片中。
上述(通過光耦合器和磁耦合器)用于對接口電路芯片去耦所需的兩條去耦數(shù)據(jù)線，若能在DC/DC轉(zhuǎn)換器使用的電能轉(zhuǎn)換器中考慮到，也同樣可以去除。
I/O引腳的物理特性以下的I/O引腳的物理特性是可編程設(shè)計的-輸入或輸出-數(shù)字或模擬-電壓或電流-變阻值(總線連接，故障防護(hù))因此，通過為單獨(dú)的功能使用一個或兩個I/O引腳，以下的基本功能是可能的，例如(見圖2)-帶有可編程開關(guān)閾值和磁滯響應(yīng)的數(shù)字輸入，如用于邏輯電平，RS-232等-數(shù)字差分輸入，如用于RS-422或RS-485-數(shù)字輸出PP型(推挽式的)低電平＜0.4伏，高電平為可編程的-數(shù)字輸出LH型可編程的低和高電平，可編程的轉(zhuǎn)換速率，如也用于RS-232-數(shù)字輸出DD型(漏極開路)-數(shù)字差分輸出，如用于RS-485-模擬地-參考電壓輸入，可編程的輸入范圍(可選擇的)-用于電壓的模擬差分輸入-用于0-20mA或4-20mA的模擬差分輸入-模擬電壓輸出，如+/-10V
-用于0-20mA或4-20mA的模擬恒定電流輸出為了以下更詳細(xì)的描述接口電路芯片的實施例，兩個I/O引腳接收上述大量基本功能中的相同的特性。為了配置成數(shù)字輸入，例如，兩個I/O引腳使用兩個關(guān)聯(lián)的DAC(數(shù)/模轉(zhuǎn)換器)的相同設(shè)置，這是因為為每一個I/O引腳只提供一個DAC。一個DAC設(shè)置上部的開關(guān)閾值(低＞＞高)，另一個設(shè)置磁滯響應(yīng)或一個下部的開關(guān)閾值。對于數(shù)字輸出，屬于相應(yīng)的I/O引腳的DAC用于設(shè)置高電平，如果必要的話，另一個用于設(shè)置低電平。對于帶有集電極開路或漏極開路的數(shù)字輸出，屬于相應(yīng)的I/O引腳的DAC不被使用?？梢韵氲皆谳敵鲭娖綖榈蜁r設(shè)置一個閾值來檢測過電流。
兩個I/O引腳也可以作為差分輸入來連接，例如，可作為-用于電壓的模擬差分輸入-數(shù)字差分輸入，如用于RS-442或RS-485-模擬電流輸入(0-20mA)系統(tǒng)功能對于連接到I/O引腳輸出的系統(tǒng)功能，需要專門的、通常能在DC耦合側(cè)上實現(xiàn)的數(shù)字功能，如在ASIC(特定用途集成電路)或FPGA(現(xiàn)場可編程門陣列)上。FPGA也是可以利用的，因為FPGA在當(dāng)前系統(tǒng)中只有一部分可以重新編程，而剩余部分保持完整的功能。因此，可以大大降低系統(tǒng)成本，這是因為只有一定數(shù)量的門電路還必須在FPGA中提供給每個I/O引腳。現(xiàn)場裝配之后，只有在對整個系統(tǒng)進(jìn)行配置時才能確定I/O引腳的功能。
對于數(shù)字輸入，例如，可以有下述的系統(tǒng)功能-中斷啟動-緊急關(guān)閉-異步或同步串行接口-調(diào)制解調(diào)器控制線-用于連接循環(huán)傳感器計數(shù)器的同步串行接口(SSI)-頻率測量-脈沖寬度測量-周期測量-步進(jìn)傳感器接口，多種模式。
即使當(dāng)通過接口電路傳送的比較器的結(jié)果是數(shù)字的，每個輸入都基本上是模擬輸入。通過FPGA中的進(jìn)一步處理的類型，可以非常簡單地為每個I/O引腳實現(xiàn)一個模/數(shù)轉(zhuǎn)換器(見下面的描述)。A/D轉(zhuǎn)換的結(jié)果因而能產(chǎn)生更多的系統(tǒng)功能，例如1)超過和/或降低到閾值以下的中斷2)多個模擬輸入的同時采樣3)傳感器信號處理(Pt100，熱電偶，DMS，等等)。對于橋電源，可使用另一個接口電路引腳，例如配置成恒定電流輸出(可為2-，3-，4-線配置)的接口電路引腳。
對于數(shù)字輸出，例如，可有如下系統(tǒng)功能1)頻率輸出2)脈沖寬度調(diào)整輸出(PWM)，如，用于DC電機(jī)3)步進(jìn)電機(jī)控制4)異步或同步串行接口5)調(diào)制解調(diào)器控制線6)用于循環(huán)傳感器仿真的同步串行接口(＝SSI)對于一個模擬輸出，例如，可有如下系統(tǒng)功能完整模擬信號形狀的輸出(如，正弦曲線，自由函數(shù)等)實現(xiàn)假設(shè)在大多數(shù)系統(tǒng)中(用于測試工作臺，質(zhì)量控制等的SPS或開關(guān)盒)，需要大量I/O引腳，有時甚至是幾百或幾千個。極大程度上，去耦也是期望的或必須的。通常，一些I/O引腳具有相同的特性，也不能相互間去耦。
為每個接口電路芯片提供一個用于DC/DC轉(zhuǎn)換器(用于提供接口電路芯片)的變壓器和兩個數(shù)字通信信道(每個方向上安排一個)。為了保持低成本，每個接口電路的I/O引腳數(shù)目都設(shè)置為四個。這對接口電路芯片的基本功能是沒有影響的。此外，也提供了接口電路芯片的級聯(lián)排列的可能性。
每個接口電路芯片的I/O引腳數(shù)目的優(yōu)缺點
更深入的討論中，為簡潔起見只涉及四個I/O引腳+GND的類型。
注意在多個接口電路芯片的系統(tǒng)中，通常通過單個FPGA執(zhí)行對它們的控制。系統(tǒng)功能也在這個FPGA或軟件中實現(xiàn)。所有的接口電路芯片通常被同步地控制，以便同時執(zhí)行輸入的采樣和輸出的設(shè)置。因此，因為需要多個I/O引腳，所以接口的I/O引腳的分布對功能來說是沒有影響的，例如用在各種接口電路芯片上的步進(jìn)傳感器接口。
以下，將結(jié)合附圖參照一個實施例對本發(fā)明進(jìn)行更詳細(xì)地描述，所示如下

圖1，帶有去耦的接口電路的方塊電路圖；圖2，一個接口電路芯片的更詳細(xì)的方塊電路圖；圖3，用于圖2的接口電路芯片的控制邏輯的更詳細(xì)的方塊電路圖；圖4，用于解釋級聯(lián)排列的方塊電路圖；以及圖5，類似圖1但不帶有去耦的方塊電路圖。
首先參照圖1。
接口電路的基本元件是一個接口電路芯片1，其具有幾個這里指定為引腳A-D的I/O引腳，以及一個指定為GND的地連接端。這些連接端實現(xiàn)了處理連接；這樣，就可實現(xiàn)例如，數(shù)據(jù)、測量值、控制命令等與外部儀器或設(shè)備進(jìn)行交換。接口電路芯片1，以下簡稱為芯片1，還有兩個用于與邏輯電路3通信的連接端N和OUT，邏輯電路3可由如FPGA或ASIC構(gòu)成。此處，通過去耦裝置2來實現(xiàn)這種通信，例如，去耦裝置2可以是一個光耦合器、一個磁耦合器、一個變壓器、或一些其它的用于去耦的已知裝置。通信是雙向?qū)崿F(xiàn)的，例如通過連接端OUT從芯片1到邏輯電路3，或反之通過連接端IN從邏輯電路3到芯片1。
DC/DC驅(qū)動器4用于提供一個去耦電源，它通過一個變壓器5連接到芯片1的連接端W0，W1和W2。最后，芯片1還具有更多例如通過電容6實現(xiàn)的用于連接外部電路的連接端(C5，CP，CM，Uref，VP，VM，V5，GND)。
結(jié)合圖2和圖3，描述一個帶有四I/O引腳，也就是引腳A、引腳B、引腳C和引腳D的接口電路。由于對一對引腳來說，其電路總是相同的，因此僅示出引腳對A和B的電路。那么引腳對C和D的電路也是相同的配置。
引腳A通過一條線路連接到一個第一多路復(fù)用器11(MUX1A)和一個第二多路復(fù)用器12(MUX2A)。多路復(fù)用器11的輸出端連接到兩個比較器13和14(KOMP1A和KOMP2A)的比較輸入端，其中比較器13和14用于模/數(shù)轉(zhuǎn)換功能。比較器13和14的輸出均連接到磁滯電路15，該磁滯電路的輸出端16(DinA)連接到一個邏輯電路50(圖3)。
引腳A還連接到一個可控轉(zhuǎn)換開關(guān)17(S1A)的一個連接端，該可控轉(zhuǎn)換開關(guān)的其他連接端連接到多路復(fù)用器11和一個電容18(C1A)。可以由控制輸入(K1A)來改變所述開關(guān)。帶有電容18的轉(zhuǎn)換開關(guān)17用作一個用于模/數(shù)轉(zhuǎn)換的采樣保持電路，這將在下面作更詳細(xì)的描述。
引腳A還通過一條線路連接到多路復(fù)用器21(MUX1B)，該多路復(fù)用器的輸出與兩個比較器23(KOMP1B)和24(KOMP2B)相連。以相同的方式，比較器23和24的輸出連接到磁滯電路25，該磁滯電路通過其輸出端26(DinB)順序連接到邏輯電路50。
還有兩個用于數(shù)/模轉(zhuǎn)換的寄存器18和28(DACA寄存器和DACB寄存器)，他們分別與數(shù)/模轉(zhuǎn)換器19(DACA)和29(DACB)連接。數(shù)/模轉(zhuǎn)換器19的輸出連接到比較器13(KOMP1A)和24(KOMP2B)的參考輸入端。數(shù)/模轉(zhuǎn)換器29(DACB)的輸出連接到比較器23(KOMP1B)和14(KOMP2A)的參考輸入端，其輸出端還連接到多路復(fù)用器11的第三輸入端。
數(shù)/模轉(zhuǎn)換器19的輸出連接到多路復(fù)用器12的一個連接端，其輸出端還連接到與引腳B相連接的多路復(fù)用器22(MUX2B)的一個連接端。數(shù)/模轉(zhuǎn)換器29(DACB)的輸出還連接到多路復(fù)用器12和22的連接端。電壓/電流轉(zhuǎn)換器31被分配給多路復(fù)用器12，電壓/電流轉(zhuǎn)換器32被分配給多路復(fù)用器22，電壓/電流轉(zhuǎn)換器31和32分別與數(shù)/模轉(zhuǎn)換器9和數(shù)/模轉(zhuǎn)換器29連接并且每一個分別具有一個測量電阻33(R1A)和34(R1B)，測量電阻33和34分別與并聯(lián)的復(fù)用器12和22連接。最后，多路復(fù)用器12和22中的每個分別具有一個地連接端35和36，其功能將在下面作更詳細(xì)的說明。
引腳A和B之間具有一個由電阻37(R2)和可控開關(guān)38(S2)組成的串行電路，該電路可由控制連接端(K8)來控制。
引腳B還連接到轉(zhuǎn)換開關(guān)39(S4)，該轉(zhuǎn)換開關(guān)的輸出端連接到多路復(fù)用器21和另一個由轉(zhuǎn)換開關(guān)40(S1B)和電容41(C1B)組成的采樣保持電路，其中的轉(zhuǎn)換開關(guān)40可由控制輸入K1B來改變。轉(zhuǎn)換開關(guān)40的另一個連接端與多路復(fù)用器21連接。
對于可由控制輸入K11來控制的轉(zhuǎn)換開關(guān)39的第二連接端，可能有兩種不同的形式。在第一種形式中，該連接端通過線路42連接到電阻37和開關(guān)38的公共節(jié)點。在第二種可選擇的方式中，取代線路42，通過由轉(zhuǎn)換開關(guān)43、差分放大器44和增益調(diào)節(jié)器45組成的串聯(lián)電路連接到電阻37和開關(guān)38的公共節(jié)點，該串聯(lián)電路的連接關(guān)系為轉(zhuǎn)換開關(guān)43(S3)的一個連接端連接到電阻37和開關(guān)38的公共節(jié)點。轉(zhuǎn)換開關(guān)43的另一輸入連接端連接到引腳B。開關(guān)43的輸出連接到差分放大器44的一個輸入，差分放大器的另一連接端與引腳A連接。差分放大器44的輸出與增益調(diào)節(jié)器45的輸入相連，然后，該增益調(diào)節(jié)器的輸出與轉(zhuǎn)換開關(guān)39(S4)的另一個連接端相連。增益調(diào)節(jié)器可由控制連接端K10來控制。
多路復(fù)用器11，21，12，和22可以分別由控制輸入K4A，K3A，或K4B，K3B，或K7A，K6A，K5A，或K7B，K6B，K5B來控制。
引腳C和D的電路的配置是相同的，如方塊46所示。
芯片1還具有上述的地連接端GND。
連接端16(DINA)，26(DINB)，47(DOUTA)和48(DOUTB)僅表示邏輯電路50的連接端，該邏輯電路闡明了圖2和圖3之間的連接。DAC寄存器18和28，以及上述的所有控制連接端K都與控制電路50連接，該控制電路將在圖3中進(jìn)行更詳細(xì)地說明，并且控制電路50分別通過連接端IN和OUT與圖1中的邏輯電路3產(chǎn)生雙向連接。
對于作為舉例在圖2中示出的接口電路結(jié)構(gòu)，去耦遠(yuǎn)在I/O引腳之前就被實現(xiàn)也就是，就模擬功能來說，只有數(shù)/模轉(zhuǎn)換器和比較器13，14，23，24集成在接口電路一側(cè)。
模/數(shù)轉(zhuǎn)換器(ADC)根據(jù)與邏輯電路3(FPGA)有關(guān)的連續(xù)近似值的原則來運(yùn)行。
在測量的開始，引腳A和引腳B的輸入電壓在采樣/保持級17，18或40，41中被緩沖。其與數(shù)/模轉(zhuǎn)換器19或29的輸出進(jìn)行比較，其中將數(shù)/模轉(zhuǎn)換器初始設(shè)置為最大刻度偏差的一半(在12位2048-800h)。結(jié)果(比較器13，14或23，24的輸出)作為串行數(shù)據(jù)流中的一位被傳遞到邏輯電路3(FPGA)。因此，只檢測結(jié)果中的一位，然后重置數(shù)-模轉(zhuǎn)換器19或29(DACA或DACB)的值。為此，不需要將一個完全新的數(shù)-模轉(zhuǎn)換器值傳送給芯片1，而只是將數(shù)-模轉(zhuǎn)換器寄存器18或28作為在前的比較結(jié)果的函數(shù)進(jìn)行轉(zhuǎn)換(電流位設(shè)置為與結(jié)果相等，下一個最低位設(shè)置為＝1)。以上被充分重復(fù)以便完成轉(zhuǎn)換。
下面，將結(jié)合以下的表1，2a和2b描述圖2中的電路的操作模式。
由于I/O引腳的過電壓保護(hù)對操作的原理方法沒有影響，為了清楚起見省略對其的介紹。
以下描述涉及在I/O引腳A上的、只使用一個I/O引腳的(所謂的1-引腳操作模式)操作模式。該描述對I/O引腳B，I/O引腳C和I/O引腳D同樣有效。對于2-引腳操作模式，即使用兩個I/O引腳；因而該描述將是與I/O引腳A和I/O引腳B有關(guān)。該描述也類似的應(yīng)用到I/O引腳C和I/O引腳D上。所有的操作模式都是由控制輸入K1-K11的信號來設(shè)置，這些操作模式可從下表1，2a和2b中得到。
1-引腳操作模式(見圖2和表1)
表1.對于1-引腳操作模式的K1-K11配置概要
簡寫的解釋nB＝如必要的話(初始化)，OD＝漏極開路，PP＝無效高(null high)，LH＝低高電平，D＝Dout，/D＝反轉(zhuǎn)的D，SH＝采樣/保持(0＝保持)，U＝電壓，I＝電流，-＝不使用或不出現(xiàn)，x＝不考慮。
測試與讀回的說明這兩種模式僅是為了完整性而列出的；還有，為了清楚起見這些模式的電路在圖3中也省略了。這對操作的原理方法是沒有影響的。
數(shù)字進(jìn)(地參考型)這種操作模式僅使用一個I/O引腳，但為了設(shè)置閾值和磁滯特性而使用兩個數(shù)-模轉(zhuǎn)換器19和29，因此每兩個I/O引腳A和B或C和D具有相同的特性。數(shù)-模轉(zhuǎn)換器19(DACA)提供該閾值，通過磁滯特性將數(shù)-模轉(zhuǎn)換器29(DACB)設(shè)置在數(shù)-模轉(zhuǎn)換器19(DACA)之后。通過多路復(fù)用器11(Mux 1A)(K4A，K3A＝00b)，I/O引腳A的輸入電壓提供給比較器13(Komp 1A)的正輸入端，比較器13將這個電壓與數(shù)-模轉(zhuǎn)換器19(DACA)的電壓進(jìn)行比較。相應(yīng)地，比較器14(Komp 2A)將這個電壓與數(shù)-模轉(zhuǎn)換器29(DACB)的電壓進(jìn)行比較。通過K2A對磁滯電路15的接通或切斷，數(shù)字地執(zhí)行與該磁滯電路15相關(guān)的計算。
這種模式也相應(yīng)地應(yīng)用在I/O引腳B上，只是這里調(diào)換了比較器23(Komp 1B)和比較器24(Komp 2B)的功能。
數(shù)字出(PP型，低電平＜0.4V，高電平＝數(shù)-模轉(zhuǎn)換器19(DACA)這種操作模式只使用一個I/O引腳。低電平＝GND，高電平由用于I/O引腳A和B的數(shù)/模轉(zhuǎn)換器19(DACA)給出，因此每兩個I/O引腳具有相同的特性。多路復(fù)用器12(Mux 2A)在這兩種狀態(tài)之間切換。如果Dout A＝0，通過多路復(fù)用器12(Mux 2A)(K7A，K6A，K5A＝100b)提供GND(＝低電平)給I/O引腳A。如果Dout A＝1，則數(shù)字-模擬轉(zhuǎn)換器19(DACA)的輸出電壓做為高電平提供給I/O引腳A(K7A，K6A，K5A＝101b)。為了避免在輸出端出現(xiàn)尖脈沖，通過在多路復(fù)用器12(Mux 2A)(＝K5A)上只改變一位來執(zhí)行轉(zhuǎn)換。相應(yīng)的情形也應(yīng)用到I/O引腳B。
此時數(shù)字-模擬轉(zhuǎn)換器29(DACB)和其他電路部分是開路的并可被使用，例如，用于測量兩個I/O引腳的電流電壓。
數(shù)字出(LH型，低電平＝DACB，高電平＝ACA)這種操作模式只使用一個I/O引腳。低電平由數(shù)-模轉(zhuǎn)換器29(DACB)給出，高電平通過數(shù)-模轉(zhuǎn)換器19(DACA)給出。兩者都用于I/O引腳A和B，因此每兩個I/O引腳具有相同的特性。多路復(fù)用器12(Mux 2A)在這兩種狀態(tài)中切換。如果Dout A＝0，數(shù)-模轉(zhuǎn)換器29(DAC B)的輸出電壓作為低電平提供給I/O引腳A(K7A，K6A，K5A＝111b)。如果Dout A＝1，數(shù)-模轉(zhuǎn)換器19(DACA)的輸出電壓作為高電平提供給I/O引腳A(K7A，K6A，K5A＝101b)。為了避免在輸出端出現(xiàn)尖脈沖，通過在多路復(fù)用器12(Mux 2A)(＝反轉(zhuǎn)的K6A)上只改變一位來執(zhí)行轉(zhuǎn)換。相應(yīng)的情形也應(yīng)用到I/O引腳B。
數(shù)字出(OD型，低電平＝GND，高電平＝漏極開路)這種操作模式只使用一個I/O引腳。低電平＝GND，高電平為漏極開路。多路復(fù)用器12(Mux 2A)在這兩種狀態(tài)間之切換。如果Dout A＝0，通過多路復(fù)用器12(Mux 2A)(K7A，K6A，K5A＝100b)將GND(＝低電平)提供給I/O引腳A。如果Dout A＝1，則I/O引腳A為n.c.(＝不連接)(K7A，K6A，K5A＝000b)。為了避免在輸出端出現(xiàn)尖脈沖，通過在多路復(fù)用器12(Mux 2A)(＝反轉(zhuǎn)K7A)上只改變一位來執(zhí)行轉(zhuǎn)換。相應(yīng)的情形也應(yīng)用到I/O引腳B。
此時數(shù)-模轉(zhuǎn)換器19(DACA)，數(shù)字-模擬轉(zhuǎn)換器29(DACB)，和其他電路部分是開路的并可被使用，例如，用于測量兩個I/O引腳的電流電壓。
模擬進(jìn)(電壓型，地參考)這種操作模式只使用一個I/O引腳。在轉(zhuǎn)換的開始時，I/O引腳A的輸入電壓通過開關(guān)17(S1A)儲存在電容18(C1A)上，并在整個轉(zhuǎn)換期間保持。如上所述，比較器1A將這個電壓與數(shù)-模比較器19(DACA)的電壓進(jìn)行比較并執(zhí)行A/D轉(zhuǎn)換。然后通過將開關(guān)17(S1A)切回，I/O引腳A的電流值被儲存在電容18(C1A)中。相應(yīng)的情形也應(yīng)用到I/O引腳B。
為了減少功耗，包括A/D轉(zhuǎn)換的所有的操作模式都可以在連續(xù)或觸發(fā)之間轉(zhuǎn)換。
模擬出(電壓型)這種操作模式只使用一個I/O引腳。數(shù)-模轉(zhuǎn)換器19(DACA)的輸出電壓通過多路復(fù)用器12(Mux 2A)提供給I/O引腳A(K7A，K6A，K5A＝101b)。相應(yīng)的情形也應(yīng)用到I/O引腳B，盡管K7B，K6B，K5B＝111b。
模擬出(電流型)這種操作模式只使用一個I/O引腳。數(shù)-模轉(zhuǎn)換器19(DACA)的輸出電壓在電流/電壓轉(zhuǎn)換器31(U/IA)中轉(zhuǎn)換成一個持續(xù)電流，并且該輸出電壓通過多路復(fù)用器12(Mux2A)提供給I/O引腳A(K7A，K6A，K5A＝110b)。使用電流/電壓轉(zhuǎn)換器32(U/IB)的相應(yīng)的情形也應(yīng)用到I/O引腳B。
帶有真實差分形式的2-引腳操作模式(見圖2和表2a)表2a.對于帶有真實差分增益的2-引腳操作模式的K1-K11配置方式
簡寫的說明nB＝如必要的話(初始化)，SH＝采樣/保持(0＝保持)，U＝電壓，I＝電流，-＝不使用或不出現(xiàn)，x＝不考慮。
這里，圖2中示出的帶有虛線和陰影的電路部分43，44，和45也是必需的。將虛線連接42排除在外。
模擬進(jìn)(電壓型，差分)這種操作模式使用兩個I/O引腳。差分放大器44在I/O引腳A的電壓(直接連接到差分放大器44的正輸入端)和I/O引腳B的電壓(K9＝1，I/O引腳B通過開關(guān)38(S3)連接到差分放大器44的負(fù)輸入端)之間形成差分，如果必要的話，通過放大器45放大，然后通過開關(guān)39(S4)(K11＝1)提供給采樣保持電路40，41(S1B)，由多路復(fù)用器21(Mux1B)進(jìn)行轉(zhuǎn)換，并由比較器23(Komp 1B)與數(shù)-模轉(zhuǎn)換器29(DACB)進(jìn)行比較。
模擬進(jìn)(電流型，差分)這種操作模式使用兩個I/O引腳。在K8＝1時，用于電流測量的電阻37(R2)通過開關(guān)38(S2)連接在I/O引腳A和I/O引腳B之間。通過差分放大器44形成電阻37(R2)兩連接端的電壓差。上部連接端(＝I/O引腳A)直接連接到差分放大器44的正輸入端。下部連接端在K9＝0時通過開關(guān)43(S3)連接到差分放大器44的負(fù)輸入端。如果必要的話，通過放大器45放大該差值，然后通過開關(guān)39(S4)(K11＝1)提供給采樣保持電路40，41(S1B)，由多路復(fù)用器21(Mux 1B)進(jìn)行轉(zhuǎn)換，并由比較器23(Komp 1B)與數(shù)-模轉(zhuǎn)換器29(DACB)進(jìn)行比較如果在多路復(fù)用器1B的輸入端0的信號也提供給多路復(fù)用器1A的另一個輸入端3，那么數(shù)-模轉(zhuǎn)換器19(DACA)可以與比較器14(Komp 2A)一起使用以實現(xiàn)一個過電壓保護(hù)電路。通過數(shù)/模轉(zhuǎn)換器19(DACA)可設(shè)置一個閾值，如果超過這個閾值，開關(guān)38(S2)自動切斷以保護(hù)電阻37(S2)免受過載。這種電路在芯片1中可以快速反應(yīng)且在FPGA側(cè)上沒有次生效應(yīng)。誤差可以報告給FPGA。
帶有偽差分形式的2-引腳操作模式(見圖2和表2b)表2b.對于帶有偽差分增益的2-引腳模式的K1-K11的配置方式
簡寫的說明nB＝如必要的話(初始化)，SH＝采樣/保持(0＝保特)，U＝電壓，I＝電流，-＝不使用或不出現(xiàn)，x＝不考慮。
這里，可以排除圖2中所示的帶有虛線和陰影的電路部分43，44，和45，并由虛線連接42來代替。
模擬進(jìn)(電壓型，差分)
這種操作模式使用兩個I/O引腳。如對模擬進(jìn)(電壓型，地-參考)操作模式所描述的，I/O引腳A和I/O引腳B上的電壓在電容18和41(分別為C1A和C1B)中同時地彼此獨(dú)立地采樣和轉(zhuǎn)換。差分首先在FPGA的數(shù)字側(cè)上形成。
模擬進(jìn)(電流型，差分)這種操作模式使用兩個I/O引腳。在K8＝1時，用于電流測量的電阻37(R2)通過開關(guān)38(S2)連接在I/O引腳A和I/O引腳B之間。R2的兩個連接端上的電壓彼此獨(dú)立地測量。電阻37(S2)上部連接端的電壓與I/O引腳A上的電壓一致，I/O引腳A上的電壓落在下部連接端并通過虛線連接和開關(guān)39(K11＝1)落到采樣保持電路40，41(S1B)。如對模擬進(jìn)(電壓型，地-參考)操作模式所描述的，這兩連接端上的電壓在電容18和41(C1A和C1B)中同時采樣和轉(zhuǎn)換。差分首先在FPGA3中的數(shù)字側(cè)上形成。
圖3示出了帶有連接端N和OUT的邏輯電路50的方塊電路圖，依靠去耦裝置2執(zhí)行經(jīng)由邏輯電路50的與邏輯電路3(附圖1)的通信。通常，在每一個方向中都具有一個數(shù)據(jù)流。從邏輯電路3到芯片1的方向上，數(shù)據(jù)的最初傳輸是用于芯片1的程序設(shè)計。為了圖2中的開關(guān)、多路復(fù)用器和其他部件的程序設(shè)計，該數(shù)據(jù)傳送了控制輸入K1A至K10D，K11A，K1B至K10B，K1C至K11C，K1D至K10D。
首先描述該電路。線路從連接端IN通向邏輯電路51，該邏輯電路51分離時鐘信號和數(shù)據(jù)，并將他們從那里獨(dú)立地傳送到輸入移位寄存器52和重置與控制邏輯電路53。輸入移位寄存器52和重置與控制邏輯電路53都連接到控制鎖54，該控制鎖的輸出端(A，B，C，D)對應(yīng)于塊47(DOUTA)和48(DOUTB)及圖2的引腳C和引腳D的相應(yīng)連接端。輸出“data”和“sync”還連接到“超串行”移位寄存器56(術(shù)語“超串行”在下面作更詳細(xì)的解釋)。依次的，該“超串行”移位寄存器56與為了更好的理解而在此處再次示出的DAC寄存器18連接，還連接到用于存儲操作模式和配置的寄存器58。寄存器58的輸出端連接到邏輯電路59，該邏輯電路59的輸出連接到配置連接K1A至K11A。上述部件56，18，58和59組合成塊55A提供給引腳A。相似的，相同的部件55B、55C和55D提供給引腳B、C和D。
在從芯片1到邏輯電路3的方向上(圖1)，提供了用于Din A和Din B的連接端16和26，并以相似的方式提供了用于Din C和Din D的連接端，它們連接到狀態(tài)鎖62，并通過一個輸出移位寄存器63連接到連接端OUT。另外，提供了代表用于信息或誤差報告的數(shù)據(jù)通道的邏輯電路60和61，邏輯電路60和61也同樣連接到狀態(tài)鎖62。通過“超串行”傳送，邏輯電路60傳送芯片自身的信息及其當(dāng)前配置等。該信息或者參考于芯片中的每一個永久程序存儲器單元，如制造商標(biāo)識，或者通過讀取芯片的設(shè)置配置來參考，例如，開關(guān)K1A-K11A，K2B-K10B等的當(dāng)前狀態(tài)。
原則上，對于在配置和操作過程中出現(xiàn)的誤差信息，邏輯電路61以相同的方式工作。邏輯電路61通過線路“誤差A(yù)”至“誤差D”得到這個信息，這些線路的每一個都可以代表大量這種單個的信息。例如，可以為每個引腳安裝過電流和/或過電壓檢測。
下面，將更詳細(xì)的說明圖3的電路的操作原理。
來自/到達(dá)接口電路芯片的數(shù)據(jù)流在每個方向提供一個串行1位數(shù)據(jù)流。在最簡單的例子中，可以是一個異步數(shù)據(jù)流，但同步數(shù)據(jù)流也是有利的，因為在不帶有一個單獨(dú)的石英晶體振蕩器的接口電路側(cè)也可以重構(gòu)一個持續(xù)的時鐘。將帶有位的固定定義的數(shù)據(jù)流連續(xù)地傳送到芯片1。在接口電路側(cè)，時鐘從這個數(shù)據(jù)流(51)中被濾出并在芯片1中用于多種目的，例如，也用于從芯片1傳送數(shù)據(jù)到FPGA3。從芯片1傳送的數(shù)據(jù)同樣也帶有位的固定定義?？偟膩碚f，為每個方向提供8位就已足夠，這8位是按照數(shù)據(jù)流重復(fù)的。
為了增加芯片1的可能用途，也可以將通信的類型(sync.，async.，SPI)配置在芯片1中。
傳輸可靠性，奇偶在每一個方向，奇偶位形成于傳輸?shù)?-位字之上并作為最后的數(shù)據(jù)位傳送。它在兩側(cè)都被檢驗。對于從FPGA3到芯片1的傳遞誤差，它可以檢測該誤差，然后在下一個傳輸字中送回一個誤差位。如下所述，誤差類型可以是編碼的并與字一起傳遞。
“超串行”傳遞首先將解釋術(shù)語“超串行”。在芯片1和FPGA3之間，連續(xù)的數(shù)據(jù)流與時鐘同步地在兩個方向上傳輸，該時鐘在FPGA3中產(chǎn)生并包含在在數(shù)據(jù)流中。有效信息在兩個方向上串行傳送，例如，通過8位字。在傳送了這樣的8位字之后，立即開始下一個8位字的傳送。單個位的含義可以自由選擇，并將在下面的一個實施例中進(jìn)行詳細(xì)的解釋。這樣，對于四個引腳A，B，C和D的每一個，例如，如果引腳作為一個輸出端來配置，就提供一個固定該輸出端的狀態(tài)的位。因此，可通過每一個傳送的8位字改變一個或多個引腳的狀態(tài)。為了改變一個輸出引腳的狀態(tài)，該引腳必須等到再次傳送一個8位字。只有這樣輸出引腳上的改變才是有效的。這限制了改變的最大速率。對于圖1中塊1和塊3之間的一個100MHz傳遞速率，引腳于是可以達(dá)到1/80ns的最大改變速率，盡管也同時針對所有的四個引腳。如果對一個引腳(不同于一個輸出引腳)配置了另一種操作模式，則可以有區(qū)別地在8位字中定義相應(yīng)的位。在下一部分，“到達(dá)接口電路芯片的數(shù)據(jù)流”也說明了位4和位6的含義。這些用于所謂的超串行傳遞。在這里，在8位字中，只有某些信息的一位被傳送。因此，直到信息全部傳送完，其消費(fèi)了相當(dāng)長的時間。由8位字中的位4表示新的傳遞的開始。如果這一位等于0，該信息的第一位由位6(＝數(shù)據(jù))遞送。在下一個8位字中，接著信息的下一位，等等。所有信息的傳送因而是緩慢的。信息類型及其長度也隨著該字傳送，從而不同信息也可以需要不同長度的時間。從塊1到塊3的超串行傳送也是根據(jù)相同的原理。這里，例如可以重新獲得一個用于識別芯片的制造商的代碼。
另外，為兩個傳遞方向，為每一個I/O引腳和通用信息以及誤差報告提供了所謂的超串行數(shù)據(jù)通道(例如，從芯片1到圖3中的FPGA3的塊60和61)。它們形成了用于信息的長于一位的字串行傳輸，也就是說，在每個8位字中只提供一位用于信息傳遞。在字串行傳輸?shù)拈_始，例如為要傳送到芯片1的新的數(shù)-模轉(zhuǎn)換器值在8位字中設(shè)置所謂SYNC位。這樣，芯片1識別出超串行傳輸?shù)男畔⒌牡谝晃?，在這里為新的數(shù)-模轉(zhuǎn)換器值，被傳送。然后通過每一個8位字來傳送為四個數(shù)-模轉(zhuǎn)換器值中的每一個提供的一位信息。信息的位的數(shù)目或者是固定的，可在每個信息的開頭隨同信息一起傳送，或者通過SYNC的周期來確定。由于磁耦合器的傳遞速率通常可以達(dá)到100Mbps，因而能夠達(dá)到每I/O引腳約10Mbps的傳遞速率。
到達(dá)接口電路芯片的數(shù)據(jù)流位 名稱 含義0引腳A用于I/O引腳A的數(shù)據(jù)，含義根據(jù)該引腳的每一個操作模式而定1引腳B用于I/O引腳B的數(shù)據(jù)，含義根據(jù)該引腳的每一個操作模式而定2引腳C用于I/O引腳C的數(shù)據(jù)，含義根據(jù)該引腳的每一個操作模式而定3引腳D用于I/O引腳D的數(shù)據(jù)，含義根據(jù)該引腳的每一個操作模式而定4SYNC 1＝超串行數(shù)據(jù)傳送的開始5RES 重置0＝所有I/O引腳高阻抗輸入1＝所有I/O引腳設(shè)置為初始化值6DATA 不同信息的超串行數(shù)據(jù)通道7奇偶 校驗位1到位6的奇偶接口電路芯片的超串行命令設(shè)置通電后，所有的I/O引腳的所有位被設(shè)置為0，然后I/O引腳為高阻抗輸入端。出現(xiàn)在超串行方法中的I/O引腳的配置方式如下在通電重置后(或在RES位回到1之后)，用于初始化而傳送的8位字中的第一位決定了串行數(shù)據(jù)傳送的操作模式。隨后是針對4個引腳的操作模式的初始化，每一個字中的位3至0包含了超串行方法中的針對I/O引腳3至0的操作模式，這種初始化開始于第一個傳送的8位字的初始化值的最高值位。在初始化值的開始也設(shè)置SYNC位。隨后是為4個模/數(shù)轉(zhuǎn)換器提供的初始化值的超串行傳送。
不管怎樣，只有在位5設(shè)置為1時(＝RES)才激活這些設(shè)置。如果在此后的字中位5設(shè)置為0，則所有I/O引腳復(fù)位到模式0，并且必須重復(fù)模式的初始化。
接口電路芯片的數(shù)據(jù)流位 名稱 含義0COMP0 比較器13，14或從I/O引腳A的磁滯邏輯15的輸出1COMP1 比較器23，24或從I/O引腳B的磁滯邏輯25的輸出2COMP2 比較器或從I/O引腳C的磁滯邏輯的輸出3COMP3 比較器或從I/O引腳C的磁滯邏輯的輸出4SYNC 1＝INFO或誤差報告的開始5ERROR 用于誤差報告的超串行數(shù)據(jù)通道6INFO 用于信息的超串行數(shù)據(jù)通道7PARITY 校驗位0-6的奇偶位5和位6都傳遞一個超串行數(shù)據(jù)流。第5位提供一個誤差報告或0，位6由不同信息組成，例如，芯片版本和修正，制造商，配置模式等。在SYNC＝1時開始傳送，然后跟隨著的是數(shù)據(jù)，傳送開始于預(yù)定的形式中的最高值位并取決于相應(yīng)的芯片1。
如果在芯片1中檢測到誤差，則在位5中設(shè)置以超串行方法傳輸?shù)恼`差信息中的相應(yīng)的位。重復(fù)誤差報告直到不再檢測到誤差。
超串行誤差報告的構(gòu)成(范例)位 含義0在接收中出現(xiàn)奇偶誤差1芯片1中溫度過高2電源電壓瞬時減少(電壓不足)，見位3至53電源電壓P3或P5故障4電源電壓P12或P15故障5電源電壓M12或M15故障6引腳A輸出端過電流或輸入端過電壓7引腳B輸出端過電流或輸入端過電壓8引腳C輸出端過電流或輸入端過電壓9引腳D輸出端過電流或輸入端過電壓10 檢測芯片111 保留的12 保留的開始條件，通電在斷電模式中，切斷DC/DC轉(zhuǎn)換器4；這樣，芯片1不包含電源。這通過從芯片1到FPGA3的通信引腳OUT以低電平來表示。接通DC/DC轉(zhuǎn)換器4之后，電源提供給芯片1，芯片1檢測電源正常情況(期望范圍中的所有電源電壓)，執(zhí)行通電重置，以及通過高電平在通信引腳OUT上向FPGA3顯示其對通信已準(zhǔn)備就緒。通過通信引腳IN和OUT的首次動作是用于交換時序信息及初始化串行接口(通信類型，波特率等)的。直到此時，I/O引腳仍保持高阻抗輸入。
此時，F(xiàn)PGA3可以開始通信和傳送不同初始化數(shù)據(jù)。I/O引腳被立即配置，并被設(shè)置為用于輸出端的初始化值。
這里，可以看到這種設(shè)置的另一個優(yōu)點，因為不需要通過單獨(dú)的EEPROM為每一個芯片1進(jìn)行單獨(dú)的、本地的初始化；而是，可以通過一個用于所有初始化值的EEPROM從FPGA4為所有的芯片1執(zhí)行初始化。
如果數(shù)據(jù)傳送停止，則經(jīng)過一段時間后芯片1返回到復(fù)位模式，同樣如果DC/DC轉(zhuǎn)換器4出現(xiàn)故障或一個電源電壓出現(xiàn)故障也是這樣的。
狀態(tài)，階段 DC/DC轉(zhuǎn)換器 數(shù)據(jù)傳遞(同步IN，OUT)I/O-引腳電源關(guān)閉 無效無，IN＝0，OUT＝0高阻抗非正常電源 激活無，IN＝0，OUT＝0高阻抗正常電源 激活無，IN＝0，OUT＝0高阻抗通電延遲 激活無，IN＝0，OUT＝1高阻抗時鐘啟動 激活定時估計 高阻抗命令啟動 激活初始化類型和波特率 高阻抗I/O啟動 激活雙向的 激活激活 激活雙向的 激活斷電 激活無，IN＝0，OUT＝0激活無源 激活無，F(xiàn)PGA停止，OUT-引腳＝高電平 高阻抗故障 無效OUT-引腳＝低電平 高阻抗在I/O啟動階段。最初4個傳送的8位字設(shè)置了四個I/O引腳的操作模式和數(shù)字輸出的啟動狀態(tài)。接著，在SYNC＝1的情況下，接著是超串行傳送的DA值的開始。伴隨著下一個8位字，通過RES＝1激活先前對模式、模數(shù)轉(zhuǎn)換器和數(shù)字輸出端設(shè)置的值，同時也激活芯片1。RES位總是保持設(shè)置直到必須復(fù)位。
I/O初始化的舉例根據(jù)該模式，或者為每一字節(jié)只傳送一位，或者在SYNC＝1時傳送下一個模/數(shù)轉(zhuǎn)換器的值。
76 5 4 3210位-號PAR INFO RES SYNC 引腳D引腳C引腳B引腳A功能P0 0 1 MODD3MODC3MODB3MODA3啟動模式位3P0 0 0 MODD2MODC2MODB2MODA2啟動模式位2P0 0 0 MODD1MODC1MODB1MODA1啟動模式位1P0 0 0 MODD0MODC0MODB0MODA0啟動模式位0P0 0 0 PIND PINC PINB PINA 啟動數(shù)字輸出P0 0 1 DAD11DAC11DA111DA011啟動DAC位11P0 0 0 DAD10DA210DA110DA010啟動DAC位10P0 0 0 DAD9 DA29 DA19 DA09 啟動DAC位9P0 0 0 DAD8 DA28 DA18 DA08 啟動DAC位8P0 0 0 DAD7 DA27 DA17 DA07 啟動DAC位7P0 0 0 DAD6 DA26 DA16 DA06 啟動DAC位6P0 0 0 DAD5 DA25 DA15 DA05 啟動DAC位5P0 0 0 DAD4 DA24 DA14 DA04 啟動DAC位4P0 0 0 DAD3 DA23 DA13 DA03 啟動DAC位3P0 0 0 DAD2 DA22 DA12 DA02 啟動DAC位2P0 0 0 DAD1 DA21 DA11 DA01 啟動DAC位1P0 0 0 DAD0 DA20 DA10 DA00 啟動DAC位0P0 1 1 DAD11DA211DA111DA011DAC-值位11P0 1 0 DAD10DA210DA110DA010DAC-值位10I/O引腳根據(jù)要求，引腳可抵抗過電壓或斷路情形。根據(jù)芯片1的制造過程，典型的處理I/O標(biāo)準(zhǔn)盡可能不用特殊的外部電路而被保留。
通常I/O引腳CLK1不是必需的，這是由于如上所述，時鐘包含在傳送的數(shù)據(jù)中，并且可以通過已知的標(biāo)準(zhǔn)方法和標(biāo)準(zhǔn)編碼來提取，例如，所謂的在接收側(cè)，此處指部件，上的曼徹斯特編碼法。
因此為需要外部時鐘的操作模式，例如，不能從數(shù)據(jù)流中提取時鐘的異步操作模式提供了I/O引腳CLK1。對于優(yōu)選的同步操作模式，不需要該引腳，于是該引腳用于對配置進(jìn)行設(shè)置(為GND、V5或n.c.)。
I/O引腳Uref通過電容提供給GND。它也可以用于以外部參考電壓來代替單板參考電壓。
接口電路芯片的串聯(lián)排列(見圖4)若干芯片1，1’可通過相同的去耦裝置2和相同的通信信道來操作。這里，只有芯片1的Data-OUT必須連接到下一個芯片1’的Data-IN。在通電復(fù)位后通過第一個8位字進(jìn)行芯片1中的順序的識別。如果CASC＝1，對主要芯片1進(jìn)行處理。如果CASC＝0對次要芯片1’進(jìn)行處理。串行數(shù)據(jù)以芯片1的順序傳送，這樣在芯片1的方向上先向主要芯片1傳送8位字，接著為下一個傳送，等等。
設(shè)置串行接口的操作模式為了使芯片1具有其它可能的用途，可以調(diào)整串行數(shù)據(jù)傳送的方式，例如，同步，異步，或SPI。
因此，還存在著將芯片1連接到典型的串行接口以及連接到用于大量微控制器和DSP(數(shù)字信號處理器)的SPI接口的可能性。也可以通過軟件異步地執(zhí)行控制。
不帶去耦的操作(見圖5)為減少成本，可不使用去耦(單獨(dú)的或級聯(lián)的)來操作芯片1。圖5示出了相當(dāng)簡單的系統(tǒng)結(jié)構(gòu)，其中的通信接口配置成異步地或作為SPI。特別地，現(xiàn)代的微控制器常常已經(jīng)提供了這樣的串行接口。
權(quán)利要求
1.一種用于處理與計算機(jī)連接的接口電路(1)，具有以下特征該接口電路(1)包含- 至少一個雙向輸入連接端(引腳A-D)，-至少一個連接到邏輯電路(3)的雙向輸出連接端(IN，OUT)，-大量可由信號(K1-K4)控制的開關(guān)(17，40，38，43，39)，其輸入端直接或間接地連接到至少一個輸入連接端(引腳A-D)，-若干可由信號(K3-K7)控制的部件，也就是多路復(fù)用器(11，12，21，22)，-至少一個模擬比較器(13，14；23，24)，以及-至少一個數(shù)/模轉(zhuǎn)換器(19，29)，其中根據(jù)信號(K1-K11)的狀態(tài)，部件被激活、停用或變?yōu)椴煌牟僮骰蚯袚Q狀態(tài)，其中不同的模擬或數(shù)字功能可以分配給一個或多個雙向輸入連接端(引腳A-D)。
2.根據(jù)權(quán)利要求1的接口電路，其特征在于通過去耦裝置(5)將一個或多個雙向輸出連接端(IN，OUT)連接到邏輯電路(3)。
3.根據(jù)權(quán)利要求1或2的接口電路，其特征在于可雙向操作多路復(fù)用器(12，22)，也就是既可作為多路復(fù)用器又可作為多路分配器。
4.根據(jù)權(quán)利要求1的接口電路，其特征在于一個或多個模擬比較器(13，14；23，24)與一個采樣保持電路(17，18；40，41)聯(lián)系在一起，該采樣保持電路的輸入端連接到至少一個輸入連接端(引腳A-D)。
5.根據(jù)權(quán)利要求4的接口電路，其特征在于一個或多個模擬/數(shù)字轉(zhuǎn)換器根據(jù)逐次近似計算法的原理操作。
6.根據(jù)權(quán)利要求1的接口電路，其特征在于在一個或多個輸入連接端(引腳A-D)與一個或多個模擬比較器(13，14；23，24)之間連接一個電流/電壓轉(zhuǎn)換器(31，32)，這種連接可通過多路復(fù)用器(12，22)進(jìn)行切換。
7.根據(jù)權(quán)利要求1的接口電路，其特征在于一個或多個模擬比較器(13，14；23，24)連接在可控磁滯電路(15，25)之后。
8.如權(quán)利要求1所述的接口電路，其特征在于一個模/數(shù)轉(zhuǎn)換器(19、29)連接在從輸出連接端(IN)到一個或多個輸入連接端(引腳A-D)的信號方向上，這種連接可通過可控的多路復(fù)用器(12，22)進(jìn)行切換。
9.根據(jù)權(quán)利要求1的接口電路，其具有至少兩個輸入連接端(引腳A和B，引腳C和D)，它們通過測量電阻(37)和可控開關(guān)(38)互相連接，其中測量電阻(37)的兩個連接端連接到差分放大器(44)，差分放大器的輸出端連接到一個或多個模/數(shù)轉(zhuǎn)換器(23、24)。
10.根據(jù)權(quán)利要求1-9之一的接口電路，其特征在于多個接口電路以級聯(lián)方式連接，并連接到邏輯電路(3)。
11.根據(jù)權(quán)利要求1-10之一的接口電路，其特征在于一個去耦裝置(2)，優(yōu)選為光耦合器，連接在接口電路(1)和邏輯電路(3)之間。
12.根據(jù)權(quán)利要求1-11之一的接口電路，特征在于高級功能，特別是系統(tǒng)功能，在邏輯電路中執(zhí)行，而只有低級功能在接口電路(1)中執(zhí)行。
13.根據(jù)權(quán)利要求12的接口電路，其特征在于邏輯電路(3)和接口電路(1)設(shè)置為在這些電路之間進(jìn)行雙向串行通信。
全文摘要
通用的、可編程的接口電路包括大量可控開關(guān)(17，40，38，43，39)，大量可控多路復(fù)用器(12，22，11，21)，至少一個模/數(shù)轉(zhuǎn)換器(13，14，23，24)，和至少一個數(shù)/模轉(zhuǎn)換器(19，29)。這些部件通過控制信號(K1到K11)在它們的操作或切換狀態(tài)中被激活，停用或改變，其中不同的功能可以分配給每一個雙向輸入連接端(引腳A到引腳D)。因此，每一個輸入連接端(引腳A到引腳D)具有大量用于計算機(jī)和技術(shù)處理的設(shè)備之間雙向交換的數(shù)據(jù)，測量值，控制信號等等的數(shù)字或模擬功能(圖2)。
文檔編號G06F3/05GK1530800SQ20041002845
公開日2004年9月22日 申請日期2004年2月24日 優(yōu)先權(quán)日2003年2月24日
發(fā)明者哈特默特·B·布林克赫斯, 哈特默特 B 布林克赫斯 申請人:哈特默特·B·布林克赫斯, 哈特默特 B 布林克赫斯