專利名稱：噴墨打印機(jī)驅(qū)動器電路的體系結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種噴墨打印機(jī)驅(qū)動器芯片的新體系結(jié)構(gòu)，這種新體系
結(jié)構(gòu)能夠?qū)崿F(xiàn)非常靈活的波形定義并且具有逐線裁剪(trim)的能力。
背景技術(shù)：
壓電致動器通常包括兩個電極，在這兩個電極之間是由諸如PZT(鋯 鈦酸鉛)的壓電材料形成的部件。這些電極向該材料施加電場，從而由 于壓電效應(yīng)而導(dǎo)致小的機(jī)械應(yīng)變。在壓電噴墨打印的情況下， 一個或更 多個小壓電致動器使墨室的體積短暫改變，從而導(dǎo)致該室內(nèi)的壓力變化， 該壓力變化在足夠大時會導(dǎo)致墨滴通過與該室連通的噴嘴噴出，該墨滴 被噴向打印紙或基板。通常，壓電致動器自身形成該室的一個或更多個 側(cè)壁。
在高質(zhì)量按需噴墨式打印的情況下，通常將噴墨頭陣列并排設(shè)置， 并且使紙張或基板穿過以打印一墨水帶。尤其是當(dāng)要以恒定顏色或密度 打印這種帶時，期望所有噴墨頭以基本相同的速度激發(fā)基本相同體積的 墨滴。速度的變化會導(dǎo)致墨滴落在稍微偏離于預(yù)期位置的位置，而體積 的變化會導(dǎo)致打印密度的變化。人眼在感知任何變化時是非常敏感的。 盡管每個噴墨頭在標(biāo)定上是相同的，但是這種變化可由多種因素導(dǎo)致。
壓電致動器通常由驅(qū)動器電路進(jìn)行驅(qū)動，該驅(qū)動器電路在電極之間 跨接特定電壓，使得致動器移動。驅(qū)動器電路的一個示例是可從Supertex 公司獲得的HV3418，其是具有高壓推挽輸出的64通道串/并轉(zhuǎn)換器。該 電路具有一個64位移位寄存器、64個鎖存器以及用于執(zhí)行極性選擇和輸 出消隱的控制邏輯。
現(xiàn)有驅(qū)動器的問題在于，它們沒有單獨(dú)控制致動器的能力或者單獨(dú) 控制致動器的能力有限，尤其它們不能夠?qū)€體致動器進(jìn)行精細(xì)調(diào)整，
以考慮到引發(fā)個體噴嘴之間的變化(例如，由正常制造容許量引起的變 化)的因素。就現(xiàn)有驅(qū)動器可具有單獨(dú)地控制致動器的有限能力而言， 這種控制的許多方面被硬接線到驅(qū)動器中，從而使這種驅(qū)動器不能夠容 易地適應(yīng)迅速發(fā)展的打印頭設(shè)計的要求。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供了一種用于驅(qū)動噴墨打印機(jī)致動器陣列的驅(qū)動器 電路。該電路具有串行輸入端，用于接收串行打印數(shù)據(jù)；至少一個寄 存器，用于以事件和事件定時數(shù)據(jù)對的形式存儲所述打印數(shù)據(jù)；以及并 行輸出端，用于輸出事件數(shù)據(jù)?？刂齐娐犯鶕?jù)對應(yīng)的事件定時數(shù)據(jù)來控 制事件數(shù)據(jù)的輸出定時。
根據(jù)本發(fā)明的另一方面，提供了一種用于驅(qū)動噴墨打印機(jī)致動器陣 列的驅(qū)動器電路，該驅(qū)動器電路一起以及單獨(dú)地包括第一和第二電路部 分。所述第一部分是可編程的并且具有用于接收打印數(shù)據(jù)的輸入端、 用于以事件和定時數(shù)據(jù)的形式存儲可選的預(yù)編程波形的存儲裝置、以及 用于基于所述打印數(shù)據(jù)和所述預(yù)編程波形來輸出事件和時間數(shù)據(jù)對的輸 出端。所述第二部分具有用于接收和存儲事件和時間數(shù)據(jù)對的寄存器、 用于輸出事件數(shù)據(jù)的并行輸出端、以及用于根據(jù)對應(yīng)的事件定時數(shù)據(jù)來 控制事件數(shù)據(jù)的輸出定時的控制電路。
現(xiàn)在參照附圖僅通過示例來描述本發(fā)明的優(yōu)選實(shí)施方式。


圖1是根據(jù)本發(fā)明的優(yōu)選實(shí)施方式的驅(qū)動器體系結(jié)構(gòu)的框圖。 圖2示出了圖1中的驅(qū)動器ASIC的內(nèi)部體系結(jié)構(gòu)。 圖3是示出了單個通道的驅(qū)動器和輸出級的框圖。
圖4是示出了用于激發(fā)個體噴墨通道致動器的典型波形的時間圖。 圖5示出了單個通道的FPGA邏輯的概念模型。
具體實(shí)施例方式
圖1示出了根據(jù)優(yōu)選實(shí)施方式的驅(qū)動器的整體體系結(jié)構(gòu)。它由連接
至四個高壓驅(qū)動器11、 12、 13禾Q 14的現(xiàn)場可編程門陣列(FPGA) 10 構(gòu)成，每個高壓驅(qū)動器都是在專用集成電路(ASIC)中實(shí)現(xiàn)的。FPGA 10 具有數(shù)據(jù)輸入端15，其用于接收表示待打印圖像的十六進(jìn)制數(shù)據(jù)。FPGA 10將該數(shù)據(jù)轉(zhuǎn)換成個體像素數(shù)據(jù)以由噴墨打印機(jī)逐行打印。該個體像素 數(shù)據(jù)是按基于包括Event值和Event—time值的數(shù)據(jù)對的編碼方案進(jìn)行編 碼的。Event是用于改變致動器的驅(qū)動狀態(tài)的指令。例如，從下拉 (pull-down)變?yōu)楦接刑囟▔簲[率(slew rate)和電壓削波電平的上拉 (pull-up)。 Event—time是二進(jìn)制編碼的發(fā)生此事件的時間。Event—time 可以編碼為10ns的分辨率。數(shù)據(jù)對被傳送到各個驅(qū)動器ASIC 11到14。 由于要施加到各致動器電極的波形是由一系列這種Event和Event—time 對單獨(dú)指定的，所以施加到作為整體的致動器陣列的波形組的邏輯結(jié)構(gòu) 以及其間的關(guān)系基本上由FPGA定義和控制，而非由驅(qū)動器ASIC定義和 控制。因此，通過對FPGA進(jìn)行重新編程，該體系結(jié)構(gòu)具有對變化的波 形要求以及補(bǔ)償噴嘴之間發(fā)生的變化的不同方法的固有自適應(yīng)性。
參照圖2，示出了驅(qū)動器模式下的各個ASIC 11到14的內(nèi)部結(jié)構(gòu)。 每個ASIC包括輸入端20，該輸入端20用于從FPGA 10接收Event和 Event一time對。輸入端20優(yōu)選地為300 MHz下的四位寬度，但也可以在 lOOMHz下具有12位(根據(jù)選擇的總線寬度，顯示了任選的低壓差動信 令(LVDS)和串行器/解串器(SERDES)電路21)。數(shù)據(jù)通過2級存儲 器/寄存器加載器邏輯23被輸入到內(nèi)部總線22?？偩€22連接有32X17 位査找表存儲器24和24位66級移位寄存器25。另外，寄存器加載器邏 輯23連接有控制寄存器28和3 X 14 FIFO定時器/緩沖器29。
在邏輯上，來自輸入端20的數(shù)據(jù)穿過寄存器/存儲器加載器邏輯23 到達(dá)擔(dān)當(dāng)串并轉(zhuǎn)換器的饋給移位寄存器25。(因此，部件23和25包括長 為68的移位寄存器。)移位寄存器25并行連接到一組66個相同的寬度 為26、深度為3的FIFO寄存器26。該組寄存器26繼而并行連接到一個 66位寬的高壓輸出級30 (其連接到66個高壓輸出焊盤32)。
在工作時，由7位Event time禾n 5位Event構(gòu)成的數(shù)據(jù)字被計時(clock)送入數(shù)據(jù)總線22。經(jīng)由査找表24，通過添加電壓裁剪(6位)、 壓擺率裁剪(8位)以及行動碼(3位)，將5位Event碼擴(kuò)展到17位。 裁剪公式提供針對各輸出噴嘴獨(dú)立地控制滴落體積和速度的數(shù)據(jù)，并且 允許將各裁剪設(shè)定擴(kuò)展為壓擺率和電壓裁剪的適當(dāng)組合，以給出更高精 度。
經(jīng)擴(kuò)展的輸入數(shù)據(jù)被移位到66級寄存器25中。寄存器25中的數(shù)據(jù) 前進(jìn)，直到它與輸出焊盤32對齊并且被每68個時鐘激活的同步輸入進(jìn) 行成幀為止。然后，該數(shù)據(jù)被傳送到該組FIFO寄存器26中。
伴隨著每個同步脈沖，完整的一組數(shù)據(jù)準(zhǔn)備好被該組FIFO寄存器 26加載，該組FIFO寄存器26針對每個輸出管腳在其內(nèi)部包含一個相同 的部件40。圖3更詳細(xì)地示出了這些FIFO中的每個的結(jié)構(gòu)。
在更詳細(xì)地描述這些FIFO之前，將描述圖2中的ASIC 11的左上部 所示的部件。示出了存儲器/寄存器加載器邏輯23連接有3級控制寄存器 28和3級A/D輸入選擇定時器/緩沖器。前者是任選的。后者連接到66 至l模擬復(fù)用器(優(yōu)選地為差動模擬復(fù)用器)，該復(fù)用器具有來自輸出級 30的66位寬的輸入以及到8位25 M采樣/秒A/D轉(zhuǎn)換器36的模擬輸出。 A/D轉(zhuǎn)換器36向FPGA 10提供數(shù)字反饋信號。
在這些部件工作時，A7D輸入選擇定時器/緩沖器29控制依次選擇 來自輸出級30的66個模擬輸出中的每個，以連接到A/D轉(zhuǎn)換器36。當(dāng) 每個輸出依次連接到該A/D轉(zhuǎn)換器時，該輸出的數(shù)字讀數(shù)被提供在輸出 38上，以供FPGA 10進(jìn)行分析或者由FPGA 10傳遞到其它數(shù)據(jù)處理設(shè)備 進(jìn)行分析。這對于以下特性特別有用，這些特性諸如溫度測量、或者噴 墨打印機(jī)致動器的反映分析(在同時待決的專利申請GB0506307.8
Adaption and Motion Feedbak Control and Monitoring"中進(jìn)行了描述)、或 者對致動器諧振頻率或關(guān)聯(lián)諧振Q因子的分析(在同時待決的專利申請 GB0506302.9 "Simplified method for establishing drop volume and drop velocity correction requierments in drop-on-demand ink jet printing appartus" 中進(jìn)行了描述)。
圖3示出了包含寄存器41a、 41b和41c的個體單元40。 一個單元接 收24位(7位事件時間和17位擴(kuò)展事件碼)。這7位事件時間計時通過 FIFO單元40的7位延遲計數(shù)部42。這17位擴(kuò)展事件數(shù)據(jù)被計時成6位 削波電平部分43、 8位輸出電流部分44、箝位使能部分45以及第一和第 二電壓軌控制位46和47。輸出到FIFO單元40的這各個部分分別連接 到均包括在輸出級49內(nèi)的D/A轉(zhuǎn)換器50和51、箝位使能線52以及兩 位解復(fù)用器53。這各個部件繼而連接到也在輸出級49內(nèi)的輸出模擬控制 塊55。
控制塊55分別連接到上拉和下拉晶體管57和58，這些晶體管連接 在65V正電源軌與地之間。晶體管57和58具有一中間連接點(diǎn)，該中間 連接點(diǎn)連接到輸出焊盤32。另外，輸出焊盤32還連接有半拉(pull-mid) 晶體管62和63，這些晶體管連接到32.5伏特的半軌電壓。
在工作時，6位削波電平數(shù)據(jù)計時通過FIFO部分43進(jìn)入到D/A轉(zhuǎn) 換器50中，并且控制塊55將模擬當(dāng)量(analog equivalent)施加到晶體 管57和58以產(chǎn)生要施加到焊盤32的選定電壓。相似地，8位壓擺率控 制計時通過FIFO部分44和D/A轉(zhuǎn)換器51 ，并且輸出模擬控制塊55將 受控的壓擺率施加到焊盤32的電壓躍變。控制位45、 46和47確定焊盤 32需要切換到的開關(guān)狀態(tài)，例如，高、低、半軌和高阻抗。對于每個事 件，延遲計數(shù)器42記錄躍變發(fā)生的精確時間。
延遲計數(shù)器42還連接有FIFO控制器48，該FIFO控制器48保持有 指向三個對應(yīng)的24位寄存器陣列41a、 41b和41c的環(huán)形讀指針和寫指 針。每個寄存器的低7位是連續(xù)進(jìn)行倒計數(shù)的"活躍"倒計數(shù)器。當(dāng)在 隊列的頭部的計數(shù)器屆滿時，在下一同步脈沖，允許讀指針前進(jìn)，并且 從關(guān)聯(lián)寄存器讀出新數(shù)據(jù)，從而釋放它們以緩沖更多數(shù)據(jù)。當(dāng)該FIFO被 實(shí)現(xiàn)為如上所述的環(huán)形緩沖器時，在寄存器41a、 41b和41c中的數(shù)據(jù)在 邏輯上前進(jìn)通過該FIFO期間，該數(shù)據(jù)不需要物理地移動。(然而，作為 一另選例，該數(shù)據(jù)能夠并行地移位通過該FIFO，從而寄存器41a總是接 收串行數(shù)據(jù)，而寄存器41c.總是向輸出焊盤32輸出并行數(shù)據(jù)。)
每當(dāng)FIFO讀指針前進(jìn)時，允許將新數(shù)據(jù)提供給輸出級。該碼告訴輸
出緩沖器拉向哪個電壓軌或者是否關(guān)閉所有緩沖器以進(jìn)入高阻抗?fàn)顟B(tài)。 如己經(jīng)描述的，8位是用于電流驅(qū)動強(qiáng)度或壓擺率控制的二進(jìn)制碼，6位 用于電壓削波電平。因此，對于每次躍變，能夠控制其開始時間、壓擺 率和最終電壓。另一 "箝位使能"信號使輸出艱難開啟，從而在共用壁 致動器中將不活動電極箝制到地。
用于削波電平和壓擺率的位的相對分配和總數(shù)并不重要，并且可以 根據(jù)諸如基于兩個電壓裁剪選項(xiàng)中的哪一個來作出決定的因素來設(shè)計不 同的分配(參見下文)。
圖4示出了如何對完整的噴墨致動器脈沖100進(jìn)行編碼。在這種情 況下，脈沖表現(xiàn)出需要三個Event:時間延遲(n)處的上拉事件101、時 間延遲(n+l)處的下拉事件102以及時間延遲(n+2)處的箝位事件 103。每個Event在發(fā)送其的同步脈沖被延遲了 7位延遲計數(shù)器的值時發(fā) 生。由于最大延遲幾乎是同步脈沖之間的時間間隔的兩倍，所以標(biāo)定上 屬于一個同步周期的Event會被延遲到下一個周期(例如事件102)，如 所示出的，允許多至兩個排隊事件在同一同步周期內(nèi)發(fā)生(FIFO的一個 目的是消除輸入數(shù)據(jù)的速率與輸出數(shù)據(jù)的速率之間的影響以允許其發(fā) 生)。該編碼方法的優(yōu)點(diǎn)在于，它不會累積錯誤，而采用簡單游程編碼的 情況則可能會累積錯誤。這使得該編碼方法在噪聲環(huán)境中相當(dāng)健壯。
圖5示出了要控制的66個通道之一的示例FPGA邏輯的概念模型。 (盡管圖5所示的資源用于單個通道，但是實(shí)際上能夠基于分時地共享 存儲器存儲和該邏輯的大部分。)數(shù)據(jù)總線60從先前相同的電路移位輸 入灰度打印數(shù)據(jù)，并且經(jīng)由數(shù)據(jù)總線61在下一時鐘沿上將該數(shù)據(jù)輸出到 后續(xù)通道。如果這樣移位的數(shù)據(jù)被正確地對齊從而使其是所示特定通道 的打印數(shù)據(jù)，則該打印數(shù)據(jù)被傳送到通道數(shù)據(jù)寄存器62。該打印數(shù)據(jù)與 打印循環(huán)識別信號63以及任選的灰度子滴(subdrop)計數(shù)器65相結(jié)合 地確定將多個可選波形中的哪個波形施加于致動器。共享存儲器塊64存 儲Event/RunLength對的形式的三個波形定義，其中，Event的格式通常 與先前關(guān)于Event/EventTime對所描述的格式相同。
能夠存儲多個可選波形定義。例如，在所謂的共用壁體系結(jié)構(gòu)的打 印頭中，在任一時間僅能使三分之一的致動器激發(fā)。這需要每個致動器 電極被三個可選波形之一驅(qū)動。當(dāng)通道位于可以噴射墨滴的完整激發(fā)循 環(huán)中的一點(diǎn)(如果打印數(shù)據(jù)需要噴射墨滴)時，使用第一個可能波形， 即，激發(fā)波形。當(dāng)通道位于可以噴射墨滴的完整激發(fā)循環(huán)中的一點(diǎn)但打 印數(shù)據(jù)不需要噴射墨滴時，使用第二個可能波形，即，非激發(fā)波形。當(dāng) 通道位于從不需要噴射墨滴的完整激發(fā)循環(huán)中的一點(diǎn)但是與可能需要噴 射墨滴的通道物理相鄰時，使用第三個可能波形，即，相鄰波形。
在二進(jìn)制打印中，打印數(shù)據(jù)直接控制針對可以有條件地噴射墨滴的 通道是選擇激發(fā)波形還是非激發(fā)波形。在灰度打印中，二進(jìn)制灰度值確
定迅速連續(xù)地噴射多少子滴(例如，0和15之間)。子滴計數(shù)器65的功 能是對噴射出的子滴的數(shù)目進(jìn)行計數(shù)。
在圖5的示例中，Event/RunLength對的三個塊存儲在有序存儲器中。 游程組可包括恒定數(shù)目的Event/RunLength對(例如，需要對每個連續(xù)子 滴波形進(jìn)行編碼的(2、 3、 4或5或更多對))?；叶葦?shù)據(jù)和循環(huán)的組合用 于確定在任何給定的子滴周期內(nèi)應(yīng)用這三個可選波形中的哪個。
必須能夠在子滴周期之間切換波形選擇意味著游程組總是優(yōu)選地 在子滴邊界處幵始和結(jié)束或者在子滴周期內(nèi)的同一時間點(diǎn)處開始和結(jié) 束。這種要求會導(dǎo)致某些純粹從波形編碼觀點(diǎn)得出的效率降低，這是因 為需要另外的Event/RunLength對使各個子滴周期"完整(top and tail)" (除了波形已具有子滴邊界上的Event的情況以外)。為了避免從FPGA 到驅(qū)動器ASIC的數(shù)據(jù)通道20上不必需的帶寬負(fù)擔(dān)，圖5所示的 RunLength隊列/組合器管道識別兩個連續(xù)的Event/RunLength對何時對同 一 Event進(jìn)行編碼并且通過將游程相加來將它們組合。然后，加法器/減 法器67通過每同步脈沖時間減去68，對得到的游程進(jìn)行"削減(chip away at)"。在仍有大于128的值在游程寄存器中作為數(shù)字余數(shù)時，將相同的 Event重復(fù)輸出到事件數(shù)據(jù)移位寄存器中，并將EventTime設(shè)置為零。當(dāng) 剩余的小于128時，針對隊列中的下一個Event輸出該數(shù)字余數(shù)作為 EventTime，并且使該隊列前進(jìn)。
這個機(jī)制產(chǎn)生由驅(qū)動器ASIC期待的Event/EventTime數(shù)據(jù)，并且該
數(shù)據(jù)被加載到事件數(shù)據(jù)移位寄存器68中，該事件數(shù)據(jù)移位寄存器68與
另一相同的通道電路(未示出)形成并-串轉(zhuǎn)換器移位寄存器的一部分，
并且可以從其將數(shù)據(jù)移位輸出到驅(qū)動器ASIC。
當(dāng)然，應(yīng)該明白，所述實(shí)施方式僅是作為示例而給出，并且可以在 本發(fā)明的范圍內(nèi)進(jìn)行大量和不同的修改。
權(quán)利要求
1、一種用于驅(qū)動噴墨打印機(jī)致動器陣列的驅(qū)動器電路，該驅(qū)動器電路包括串行輸入端，用于接收串行打印數(shù)據(jù)；寄存器，用于以事件和事件定時數(shù)據(jù)對的形式存儲所述打印數(shù)據(jù)；并行輸出端，用于輸出事件數(shù)據(jù)；以及控制電路，用于根據(jù)對應(yīng)的事件定時數(shù)據(jù)來控制事件數(shù)據(jù)的輸出定時。
2、 如權(quán)利要求1所述的驅(qū)動器電路，該驅(qū)動器電路還包括査找存儲 器，所述查找存儲器用于存儲各致動器的裁剪數(shù)據(jù)。
3、 如權(quán)利要求2所述的驅(qū)動器電路，其中，每次當(dāng)事件數(shù)據(jù)輸出到 給定致動器時，將該致動器的裁剪數(shù)據(jù)與該致動器的事件數(shù)據(jù)結(jié)合，以 對所述事件數(shù)據(jù)進(jìn)行調(diào)整。
4、 如權(quán)利要求1至3中任一項(xiàng)所述的驅(qū)動器電路，該驅(qū)動器電路包括多個并行先進(jìn)先出結(jié)構(gòu)的寄存器，所述多個寄存器用于從一個寄存器 并行地輸出一組事件數(shù)據(jù)，同時將隨后的一組事件數(shù)據(jù)串行地輸入另一 寄存器。
5、 如權(quán)利要求4所述的驅(qū)動器電路，該驅(qū)動器電路包括至少三個并 行先進(jìn)先出結(jié)構(gòu)的寄存器，其中，在一給定同步循環(huán)中， 一個寄存器串 行地接收事件數(shù)據(jù)， 一個寄存器存儲事件數(shù)據(jù)，并且一個寄存器并行地 輸出事件數(shù)據(jù)。
6、 如權(quán)利要求5所述的驅(qū)動器電路，該驅(qū)動器電路包括FIFO控制 器，該FIFO控制器用于保持指向所述至少三個寄存器的環(huán)形讀指針和寫 指針，以選擇性地使能和禁用所述寄存器的讀模式和寫模式。
7、 如權(quán)利要求5或6所述的驅(qū)動器電路，該驅(qū)動器電路還包括同步 輸入端，該同步輸入端用于每n個時鐘循環(huán)接收一個同步脈沖，其中， 所述事件定時數(shù)據(jù)被安排為控制大于n的范圍內(nèi)的事件輸出的定時，從 而使得在一給定同步循環(huán)中可以從不同寄存器輸出不同致動器的事件數(shù) 據(jù)。
8、 如上述權(quán)利要求中任一項(xiàng)所述的驅(qū)動器電路，其中，所述并行輸 出端針對每個致動器包括一個通道，每個通道包括并行輸出和至少一個數(shù)字-模擬(D/A)轉(zhuǎn)換器，所述至少一個數(shù)字-模擬轉(zhuǎn)換器用于將所述并行通道輸出轉(zhuǎn)換成用于驅(qū)動所述噴墨致動器陣列的至少一個壓電致動器 的模擬信號。
9、 如權(quán)利要求8所述的驅(qū)動器電路，其中，每個通道包括至少第一 和第二并行輸出以及至少第一和第二數(shù)字-模擬轉(zhuǎn)換器，所述第一并行輸 出和數(shù)字-模擬轉(zhuǎn)換器用于轉(zhuǎn)換致動器削波電平數(shù)據(jù)，并且所述第二并行 輸出和數(shù)字-模擬轉(zhuǎn)換器用于轉(zhuǎn)換致動器電流或壓擺率。
10、 如權(quán)利要求8或9所述的驅(qū)動器電路，該驅(qū)動器電路還包括解 復(fù)用器，該解復(fù)用器用于對每個通道的預(yù)定輸出位進(jìn)行解復(fù)用，以提供 針對該通道的控制信號。
11、 如權(quán)利要求10所述的驅(qū)動器電路，其中，所述控制信號包括用 于將通道輸出驅(qū)動成高壓、低壓和高阻抗之一的信號。
12、 如權(quán)利要求ll所述的驅(qū)動器電路，其中，所述控制信號還包括 用于將所述通道輸出驅(qū)動成所述高壓和所述低壓之間的至少一個中間電 壓的信號。
13、 一種用于驅(qū)動噴墨打印機(jī)致動器陣列的驅(qū)動器電路，該驅(qū)動器 電路包括可編程電路部分和固定電路部分，所述可編程電路部分包括用于接收打印數(shù)據(jù)的輸入端、用于以事件和定時數(shù)據(jù)的形式來存儲可選的預(yù)編程波形的存儲裝置、以及用于基 于所述打印數(shù)據(jù)和所述預(yù)編程波形來輸出事件和時間數(shù)據(jù)對的輸出端； 并且所述固定電路部分包括用于接收和存儲所述事件和時間數(shù)據(jù)對的 寄存器、用于輸出事件數(shù)據(jù)的并行輸出端、以及用于根據(jù)對應(yīng)的事件定 時數(shù)據(jù)來控制事件數(shù)據(jù)的輸出定時的控制電路。
14、 一種用于驅(qū)動噴墨打印機(jī)致動器陣列的驅(qū)動器電路，該驅(qū)動器 電路包括可編程電路部分，其包括用于接收打印數(shù)據(jù)的輸入端；存儲裝置，用于以事件和定時數(shù)據(jù)的形式來存儲可選的預(yù)編程波形；以及輸出端，用于基于所述打印數(shù)據(jù)和所述預(yù)編程波形來輸出事件和時 間數(shù)據(jù)對。
15、 一種用于驅(qū)動噴墨打印機(jī)致動器陣列的驅(qū)動器電路，該驅(qū)動器電路包括寄存器，用于接收和存儲事件和時間數(shù)據(jù)對； 并行輸出端，用于輸出事件數(shù)據(jù)；以及控制電路，用于根據(jù)對應(yīng)的事件定時數(shù)據(jù)來控制事件數(shù)據(jù)的輸出定時。
全文摘要
本發(fā)明涉及噴墨打印機(jī)驅(qū)動器電路的體系結(jié)構(gòu)。提供了一種用于驅(qū)動噴墨打印機(jī)致動器陣列的驅(qū)動器電路，該驅(qū)動器電路包括串行輸入端(15，20)，用于接收串行打印數(shù)據(jù)；寄存器(25，26)，用于以事件和事件定時數(shù)據(jù)對的形式存儲所述打印數(shù)據(jù)；并行輸出端(30，32)，用于輸出事件數(shù)據(jù)；以及控制電路(42，48)，用于根據(jù)對應(yīng)的事件定時數(shù)據(jù)來控制事件數(shù)據(jù)的輸出定時。該驅(qū)動器電路優(yōu)選地包括可編程部分(10)和固定部分(11，12，13，14)，其中，所述可編程部分存儲可選的預(yù)編程波形并且將事件和時間數(shù)據(jù)對輸出到所述固定電路部分，該固定電路部分控制所述事件數(shù)據(jù)的輸出定時。
文檔編號B41J2/045GK101184621SQ200680015619
公開日2008年5月21日 申請日期2006年3月23日 優(yōu)先權(quán)日2005年4月8日
發(fā)明者杰弗里·菲利浦·哈維 申請人:愛克薩杰特有限公司