專利名稱：移位寄存電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種移位寄存電路，特別是有關(guān)于一種應(yīng)用于液晶顯示器(liquid crystal display)的移位寄存電路。
背景技術(shù)：
圖1表示W(wǎng)eisbrod于1995年提出的專利編號US 5,410,583所公開的傳統(tǒng)移位寄存電路(shift register)電路結(jié)構(gòu)，于圖1中僅顯示單一級移位緩存單元，多個(gè)串接的移位緩存單元即可構(gòu)成完整的移位寄存電路。如圖1所示，輸入信號由輸入端(INPUT)輸入后，通過NMOS晶體管10的源極輸出而控制NMOS晶體管12導(dǎo)通與關(guān)斷，當(dāng)NMOS晶體管12導(dǎo)通時(shí)，輸出端(OUTPUT)即可輸出時(shí)鐘信號C1的電平。然而，此時(shí)導(dǎo)通的NMOS晶體管10可視為一二極管，因此會(huì)導(dǎo)致控制NMOS晶體管12的信號電平降低。
時(shí)鐘信號C2可控制NMOS晶體管14的導(dǎo)通狀態(tài)，當(dāng)時(shí)鐘信號C2為高電平時(shí)，NMOS晶體管14導(dǎo)通，并導(dǎo)通NMOS晶體管16以下拉輸出端(OUTPUT)的電壓電平。另外，下兩級的移位緩存單元的輸出信號反饋到NMOS晶體管18的柵極以控制NMOS晶體管18的導(dǎo)通狀態(tài)，當(dāng)NMOS晶體管18導(dǎo)通時(shí)，NMOS晶體管12的柵極電平即迅速下降，因此NMOS晶體管12關(guān)斷，輸出端停止輸出數(shù)據(jù)。
然而，傳統(tǒng)移位寄存電路需要提供兩種輸入時(shí)鐘(C1以及C2)，因此時(shí)鐘提供裝置會(huì)有較多的寄生電容，而增加了功率損耗。再者，由于傳統(tǒng)移位寄存電路的反饋路徑過長，須由下兩級的輸出信號來控制本級的輸出，更加重電路走線配置的困難。
發(fā)明內(nèi)容
有鑒于此，為了解決所述問題，本發(fā)明主要目的在于提供一種移位寄存電路，各級移位緩存單元僅需要提供單一的時(shí)鐘信號，較少的信號源寄生電容能夠減少功率的損耗。再者，各級移位緩存單元的反饋信號系來自鄰近級的輸出信號，因此大幅降低電路布局設(shè)計(jì)的復(fù)雜度。
為達(dá)到所述的目的，本發(fā)明提出一種移位寄存電路，具有多個(gè)串級的移位緩存單元，適用于一時(shí)鐘信號，所述移位緩存單元包括下列組件。第一晶體管，具有第一柵極、第一漏極以及第一源極，第一柵極連接到前一串級的移位緩存單元的輸出端，而第一漏極連接到第一電源。第二晶體管，具有第二柵極、第二漏極以及第二源極，第二柵極連接到后一串級的移位緩存單元的輸出端，第二漏極連接到第一源極，而第二源極連接到第二電源。第三晶體管，具有第三柵極、第三漏極以及第三源極，第三柵極連接到第二柵極，第三漏極連接到第一電源。第四晶體管，具有第四柵極、第四漏極以及第四源極，第四柵極連接到第一柵極，第四漏極連接到第三源極，而第四源極連接到第二電源。第五晶體管，具有第五柵極、第五漏極以及第五源極，第五柵極連接到第三源極，第五漏極連接到第一源極與第二漏極的連接點(diǎn)，而第五源極連接到第二電源。第六晶體管，具有第六柵極、第六漏極以及第六源極，第六柵極連接到第五漏極，第六漏極耦接時(shí)鐘信號，而第六源極連接到輸出端。第七晶體管，具有第七柵極、第七漏極以及第七源極，第七柵極連接到第五柵極，第七漏極連接到輸出端，而第七源極連接到第二電源。
另外，本發(fā)明提出一種移位寄存電路，具有多個(gè)串級的移位緩存單元，包括下列組件。PMOS晶體管具有第一柵極、第一漏極以及第一源極，第一源極耦接前一串級的移位緩存單元的輸出端所輸出的輸出信號，第一柵極耦接前一串級的移位緩存單元所輸出的反相輸出信號。第一NMOS晶體管具有第二柵極、第二漏極以及第二源極，第二柵極連接到第一漏極，第二漏極耦接一輸入時(shí)鐘信號。電容器連接在第二柵極與第二源極之間。第二NMOS晶體管具有第三柵極、第三漏極以及第三源極，第三柵極連接到第一源極，第三漏極連接到第二源極，而第三源極連接到接地電源。第三NMOS晶體管具有第四柵極、第四漏極以及第四源極，第四柵極連接到后一串級的移位緩存單元的輸出端，第四漏極連接到第二柵極與電容器的連接點(diǎn)，而第四源極連接到接地電源。第一反相器連接到第一NMOS晶體管與第二NMOS晶體管的連接點(diǎn)，用以輸出反相輸出信號。第二反相器與第一反相器連接，用以輸出一輸出信號。
為使本發(fā)明的所述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一優(yōu)選實(shí)施例，并配合附圖，作詳細(xì)說明如下。
圖1表示傳統(tǒng)移位寄存電路的電路結(jié)構(gòu)。
圖2表示根據(jù)本發(fā)明第一實(shí)施例所述的移位緩存單元的電路結(jié)構(gòu)圖。
圖3表示根據(jù)本發(fā)明第一實(shí)施例所述的各級移位緩存單元串接的電路結(jié)構(gòu)圖。
圖4表示根據(jù)本發(fā)明實(shí)施例所述的移位寄存電路的時(shí)序圖。
圖5表示根據(jù)本發(fā)明第二實(shí)施例所述的各級移位緩存單元串接的電路結(jié)構(gòu)圖。
符號說明10、12、14、16、18、20、21、22、23、24、25、26、52、54、55、71NMOS晶體管31A、31B、31C、50A、50B、50C移位緩存單元51PMOS晶體管53、72電容器56、57、70反相器A、B、C、D節(jié)點(diǎn)C1、C2、CK、XCK時(shí)鐘信號INPUT、IN輸入端OUTPUT、OUT輸出端VDD第一電源VSS第二電源XIN反相輸入端具體實(shí)施方式
第一實(shí)施例根據(jù)本發(fā)明實(shí)施例所述的移位寄存電路，系由多個(gè)串接的移位緩存單元構(gòu)成。以下描述各移位緩存單元的內(nèi)部結(jié)構(gòu)。
參閱圖2，圖2表示根據(jù)本發(fā)明第一實(shí)施例所述的移位緩存單元的電路結(jié)構(gòu)圖，在此僅顯示單一級移位緩存單元，以第N級移位緩存單元為例，多個(gè)串接的移位緩存單元即可構(gòu)成完整的移位寄存電路。NMOS晶體管20，具有第一柵極、第一漏極以及第一源極。第一柵極連接到前一串級(N-1級)的移位緩存單元的輸出端(N-1)OUT，而第一漏極連接到第一電源(VDD)。NMOS晶體管21，具有第二柵極、第二漏極以及第二源極。第二柵極連接到后一串級(N+1級)的移位緩存單元的輸出端(N+1)OUT，第二漏極系與第一源極連接，而第二源極連接到第二電源(VSS)。NMOS晶體管22，具有第三柵極、第三漏極以及第三源極。第三柵極連接到第二柵極，而第三漏極連接到第一電源(VDD)。NMOS晶體管23，具有第四柵極、第四漏極以及第四源極。第四柵極連接到第一柵極，第四漏極連接到第三源極，而第四源極連接到第二電源(VSS)。NMOS晶體管24，具有第五柵極、第五漏極以及第五源極。第五柵極連接到第三源極，第五漏極連接到第一源極與第二漏極的連接點(diǎn)，而第五源極連接到第二電源(VSS)。NMOS晶體管25，具有第六柵極、第六漏極以及第六源極。第六柵極連接到第五漏極，第六漏極耦接外部所提供的時(shí)鐘信號CK，而第六源極為數(shù)據(jù)的輸出端(N)OUT。NMOS晶體管26，具有第七柵極、第七漏極以及第七源極。第七柵極連接到第五柵極，第七漏極連接到所述輸出端(N)OUT，而第七源極連接到第二電源(VSS)。
當(dāng)NMOS晶體管20的柵極接收到前一串級(N-1級)的移位緩存單元的輸出端(N-1)OUT，所輸出的高電平信號時(shí)，NMOS晶體管20導(dǎo)通，使得第一電源(VDD)所提供的電壓通過NMOS晶體管20而導(dǎo)通NMOS晶體管25，因此輸出端(N)OUT輸出時(shí)鐘信號CK至下一級移位緩存單元。另外，由于下一級移位緩存單元的輸出系反饋到NMOS晶體管21與NMOS晶體管22的柵極，因此當(dāng)下一級移位緩存單元的輸出為高電平信號時(shí)，NMOS晶體管22會(huì)導(dǎo)通以使得第一電源(VDD)所提供的電壓導(dǎo)通NMOS晶體管24。故，導(dǎo)通的NMOS晶體管21與NMOS晶體管24將下拉NMOS晶體管25的柵極的電壓電平以使得NMOS晶體管25關(guān)斷，因此停止輸出數(shù)據(jù)。
圖3表示根據(jù)本發(fā)明第一實(shí)施例所述的各級移位緩存單元串接的電路結(jié)構(gòu)圖。如圖所示，標(biāo)號31A31C代表串接的移位緩存單元。圖4表示根據(jù)本發(fā)明實(shí)施例所述的移位寄存電路的時(shí)序圖。以圖3為例，(N-1)OUT代表移位緩存單元31A的輸出，(N)OUT代表移位緩存單元31B的輸出，而(N+1)OUT代表移位緩存單元31C的輸出。如圖所示，根據(jù)本發(fā)明實(shí)施例所述的移位寄存電路，各級移位緩存單元的輸出信號均相差一個(gè)時(shí)鐘周期的時(shí)間，符合移位寄存電路的要求。
第二實(shí)施例
根據(jù)本發(fā)明實(shí)施例所述的移位寄存電路，系由多個(gè)串接的移位緩存單元所構(gòu)成。以下系描述各移位緩存單元的內(nèi)部結(jié)構(gòu)。
圖5表示根據(jù)本發(fā)明第二實(shí)施例所述的各級移位緩存單元串接的電路結(jié)構(gòu)圖。如圖所示，標(biāo)號50A50C代表串接的移位緩存單元，由于各移位緩存單元的結(jié)構(gòu)相同，以下僅說明移位緩存單元50B的電路結(jié)構(gòu)，在此以移位緩存單元50B為第N級移位緩存單元、移位緩存單元50A為第(N-1)級移位緩存單元以及移位緩存單元50C為第(N+1)級移位緩存單元為例。
PMOS晶體管51的源極耦接前一串級的移位緩存單元50A的輸出端A所輸出的輸出信號，其柵極耦接前一串級的移位緩存單元所輸出的反相輸出信號，此反相輸出信號由節(jié)點(diǎn)B輸出，節(jié)點(diǎn)A與節(jié)點(diǎn)B之間具有一反相器70。NMOS晶體管52的柵極連接到PMOS晶體管51的漏極，而其漏極耦接時(shí)鐘信號XCK。在此采用PMOS晶體管能夠避免傳統(tǒng)技術(shù)(如圖1所示)于輸入端使用NMOS晶體管而導(dǎo)致輸入信號電平降低的情形。
電容器53連接在NMOS晶體管52的柵極與源極之間。NMOS晶體管54的柵極連接到前一串級的移位緩存單元50A的輸出端A，其漏極連接到NMOS晶體管52的源極，而其源極連接到接地電源。NMOS晶體管55的柵極連接到后一串級的移位緩存單元50C的輸出端，其漏極連接到NMOS晶體管52的柵極與電容器53的連接點(diǎn)，而其源極連接到接地電源。反相器56的正極端連接到NMOS晶體管52的源極與NMOS晶體管54漏極的連接點(diǎn)，用以輸出反相輸出信號，而反相器57連接到反相器56，用以輸出一輸出信號，此輸出信號與反相輸出信號互為反相。
當(dāng)移位緩存單元50A的時(shí)鐘信號CK為低電平時(shí)，移位緩存單元50A的輸出端點(diǎn)A輸出高電平信號，此時(shí)節(jié)點(diǎn)B為低電平信號，因此PMOS晶體管51與NMOS晶體管54導(dǎo)通，故節(jié)點(diǎn)D的電壓電平升高而于電容器53兩端形成電壓差。當(dāng)移位緩存單元50A的時(shí)鐘信號CK變?yōu)榈碗娖綍r(shí)，輸入移位緩存單元50B的時(shí)鐘信號XCK為高電平，由于此時(shí)移位緩存單元50A的輸出端點(diǎn)A輸出低電平信號，因此NMOS晶體管54關(guān)斷，此時(shí)電容器53兩端所形成的電壓差導(dǎo)致NMOS晶體管52導(dǎo)通，使得移位緩存單元50B輸出高電平信號，此高電平信號同時(shí)反饋到移位緩存單元50A的NMOS晶體管71的柵極并使其導(dǎo)通，使得移位緩存單元50A的電容器72兩端的電位差消除。
圖4表示根據(jù)本發(fā)明實(shí)施例所述的移位寄存電路的時(shí)序圖。如圖所示，根據(jù)本發(fā)明實(shí)施例所述的移位寄存電路，各級移位緩存單元的輸出信號均相差一個(gè)時(shí)鐘周期的時(shí)間，符合移位寄存電路的要求。
綜上所述，根據(jù)本發(fā)明所提供的移位寄存電路，各級移位緩存單元僅需要提供單一的時(shí)鐘信號，有效減少功率的損耗。再者，各級移位緩存單元的反饋信號系來自下一級的輸出信號，相較于傳統(tǒng)技術(shù)的反饋信號必須由下兩級的移位緩存單元提供，大幅降低電路設(shè)計(jì)的復(fù)雜度。
本發(fā)明雖以優(yōu)選實(shí)施例公開如上，然其并非用以限定本發(fā)明的范圍，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，可進(jìn)行更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍以所提出的權(quán)利要求所限定的范圍為準(zhǔn)。
權(quán)利要求
1.一種移位寄存電路，具有多個(gè)串級的移位緩存單元，適用于一時(shí)鐘信號、第一電源以及第二電源，所述移位緩存單元包括一第一晶體管，具有一第一柵極、一第一漏極以及一第一源極，所述第一柵極連接到前一串級的移位緩存單元的輸出端，所述第一漏極連接到所述第一電源；一第二晶體管，具有一第二柵極、一第二漏極以及一第二源極，所述第二柵極連接到后一串級的移位緩存單元的輸出端，所述第二漏極連接到所述第一源極，而所述第二源極連接到所述第二電源；一第三晶體管，具有一第三柵極、一第三漏極以及一第三源極，所述第三柵極連接到所述第二柵極，所述第三漏極連接到所述第一電源；一第四晶體管，具有一第四柵極、一第四漏極以及一第四源極，所述第四柵極連接到所述第一柵極，所述第四漏極連接到所述第三源極，而所述第四源極連接到所述第二電源；一第五晶體管，具有一第五柵極、一第五漏極以及一第五源極，所述第五柵極連接到所述第三源極，所述第五漏極連接到所述第一源極與第二漏極的連接點(diǎn)，而所述第五源極連接到所述第二電源；一第六晶體管，具有一第六柵極、一第六漏極以及一第六源極，所述第六柵極連接到所述第五漏極，所述第六漏極耦接所述時(shí)鐘信號，而所述第六源極連接到一輸出端；以及一第七晶體管，具有一第七柵極、一第七漏極以及一第七源極，所述第七柵極連接到所述第五柵極，所述第七漏極連接到所述輸出端，而所述第七源極連接到所述第二電源。
2.如權(quán)利要求1項(xiàng)所述的移位寄存電路，其中所述晶體管為NMOS晶體管。
3.一種移位寄存電路，適用于一數(shù)據(jù)信號，一時(shí)鐘信號、第一電源以及第二電源，所述移位寄存電路包括一第一晶體管，具有一第一柵極、一第一漏極以及一第一源極，所述第一柵極耦接一第一輸入信號，所述第一漏極連接到所述第一電源；一第二晶體管，具有一第二柵極、一第二漏極以及一第二源極，所述第二柵極耦接一第二輸入信號，所述第二漏極連接到所述第一源極，而所述第二源極連接到所述第二電源；一第三晶體管，具有一第三柵極、一第三漏極以及一第三源極，所述第三柵極連接到所述第二柵極，所述第三漏極連接到所述第一電源；一第四晶體管，具有一第四柵極、一第四漏極以及一第四源極，所述第四柵極連接到所述第一柵極，所述第四漏極連接到所述第三源極，而所述第四源極連接到所述第二電源；一第五晶體管，具有一第五柵極、一第五漏極以及一第五源極，所述第五柵極連接到所述第三源極，所述第五漏極連接到所述第一源極與第二漏極的連接點(diǎn)，而所述第五源極連接到所述第二電源；一第六晶體管，具有一第六柵極、一第六漏極以及一第六源極，所述第六柵極連接到所述第五漏極，所述第六漏極耦接所述時(shí)鐘信號，而所述第六源極連接到一輸出端；以及一第七晶體管，具有一第七柵極、一第七漏極以及一第七源極，所述第七柵極連接到所述第五柵極，所述第七漏極連接到所述輸出端，而所述第七源極連接到所述第二電源。
4.如權(quán)利要求3項(xiàng)所述的移位寄存電路，其中所述晶體管為NMOS晶體管。
5.如權(quán)利要求3項(xiàng)所述的移位寄存電路，更包括一前級移位緩存單元，具有與所述移位寄存電路相同的電路結(jié)構(gòu)，用以輸出所述第一輸入信號。
6.如權(quán)利要求3項(xiàng)所述的移位寄存電路，更包括一后級移位緩存單元，具有與所述移位寄存電路相同的電路結(jié)構(gòu)，用以輸出所述第二輸入信號。
7.一種移位寄存電路，具有多個(gè)串級的移位緩存單元，適用于一時(shí)鐘信號以及接地電源，所述移位緩存單元包括一PMOS晶體管，具有一第一柵極、一第一漏極以及一第一源極，所述第一源極耦接前一串級的移位緩存單元的輸出端所輸出的輸出信號，所述第一柵極耦接前一串級的移位緩存單元所輸出的反相輸出信號；一第一NMOS晶體管，具有一第二柵極、一第二漏極以及一第二源極，所述第二柵極連接到所述第一漏極，所述第二漏極耦接所述時(shí)鐘信號；一電容器，連接在所述第二柵極與第二源極之間；一第二NMOS晶體管，具有一第三柵極、一第三漏極以及一第三源極，所述第三柵極連接到所述第一源極，所述第三漏極連接到所述第二源極，而所述第三源極連接到所述接地電源；一第三NMOS晶體管，具有一第四柵極、一第四漏極以及一第四源極，所述第四柵極連接到后一串級的移位緩存單元的輸出端，所述第四漏極連接到所述第二柵極與所述電容器的連接點(diǎn)，而所述第四源極連接到所述接地電源；一第一反相器，作為一反相輸出端，連接到所述第一NMOS晶體管與第二NMOS晶體管的連接點(diǎn)，用以輸出一反相輸出信號；以及一第二反相器，作為一輸出端，連接到所述第一反相器，用以輸出一輸出信號。
全文摘要
一種移位寄存電路，具有多個(gè)串級的移位緩存單元，包括PMOS晶體管其源極耦接前一級移位緩存單元的輸出端的輸出信號，其柵耦接收前一級的移位緩存單元的反相輸出信號；第一NMOS晶體管，柵極連接PMOS晶體管漏極，其漏極耦接輸入時(shí)鐘信號；電容器，連接在第一NMOS晶體管柵極與源極之間；第二NMOS晶體管，柵極連接PMOS晶體管源極，其漏極連接第一NMOS晶體管源極，而其源極連接接地電源；第三NMOS晶體管，柵極連接后一級移位緩存單元輸出端，其漏極連接到第一NMOS晶體管柵極與電容器的連接點(diǎn)，而其源極連接接地電源；第一反相器連接到第一NMOS晶體管；第二反相器與第一反相器連接，輸出一輸出信號。
文檔編號G09G3/36GK1553454SQ031412
公開日2004年12月8日 申請日期2003年6月4日 優(yōu)先權(quán)日2003年6月4日
發(fā)明者尤建盛 申請人:友達(dá)光電股份有限公司