專利名稱：使用非晶硅薄膜晶體管的高穩(wěn)定性位移電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種使用非晶硅薄膜晶體管作為電路組成元件的掃描位移電路，該位移電路可抑制非晶硅薄膜晶體管元件臨界電壓的位移現(xiàn)象，減緩其臨界電壓位移的程度，進(jìn)而提高掃描位移電路的穩(wěn)定性，延長(zhǎng)位移電路的使用時(shí)間。
背景技術(shù)：
近年來(lái)，薄膜晶體管面板技術(shù)不斷進(jìn)步，其中包括可整合于面板上的驅(qū)動(dòng)電路的設(shè)計(jì)。如玻璃上系統(tǒng)(system on glass，SOG)技術(shù)，可用非晶硅(amorphous silicon；a-Si)制程與低溫多晶硅(LowTemperature poly-silicon；LTPS)制程來(lái)實(shí)現(xiàn)，低溫多晶硅晶體管與非晶硅晶體管最大的區(qū)別在于其電性與制程繁簡(jiǎn)的差異。低溫多晶硅晶體管擁有較高的載子移動(dòng)率，然而其制程上卻比較復(fù)雜；而非晶硅晶體管則反之，雖然非晶硅的載子移動(dòng)率不如低溫多晶硅，但由于其制程較簡(jiǎn)單且成熟，因此在成本上具有不錯(cuò)的競(jìng)爭(zhēng)優(yōu)勢(shì)。
但是，由于制程能力的限制，導(dǎo)致所制造出來(lái)的晶體管元件的臨界電壓值(Vth)會(huì)由于外加偏壓(bias stress)的影響而逐漸上升，這是非晶硅晶體管無(wú)法實(shí)現(xiàn)SOG的重要原因。在現(xiàn)有技術(shù)中，使用非晶硅薄膜晶體管作為組成元件的掃描位移電路，其中有數(shù)個(gè)非晶硅薄膜晶體管元件會(huì)有臨界電壓位移的不穩(wěn)定現(xiàn)象，隨著使用時(shí)間的增加，臨界電壓位移的程度會(huì)嚴(yán)重影響掃描位移電路的正常運(yùn)作，甚至最后掃描位移電路會(huì)因此而失效。
美國(guó)專利US 6,690,347(Shift register and liquid crystal displayusing the same)(2004年2月10日)中提出了一種掃描位移電路。請(qǐng)同時(shí)參閱圖6、7所示，分別為該專利的位移緩存器電路的示意圖與時(shí)序圖。該電路中，晶體管NT2與晶體管NT4只有在輸入端子IN為高準(zhǔn)位狀態(tài)VDD時(shí)、及輸出端子OUT為高準(zhǔn)位狀態(tài)VDD時(shí)的2個(gè)脈沖波(pulse)的時(shí)間，晶體管NT2與晶體管NT4的柵-源極電壓Vgs2與Vgs4電壓偏壓值才為零，其余所有時(shí)間晶體管NT2與晶體管NT4的柵-源極電壓Vgs2與Vgs4的電壓偏壓值都為正偏壓，如圖7所示。因此，晶體管NT2與晶體管NT4會(huì)因受長(zhǎng)時(shí)間的正偏壓條件的影響，而產(chǎn)生嚴(yán)重的臨界電壓位移現(xiàn)象，如圖8所示，晶體管NT2與NT4的臨界電壓將隨著使用時(shí)間而逐漸上升。
當(dāng)晶體管NT2與晶體管NT4產(chǎn)生嚴(yán)重的臨界電壓位移現(xiàn)象時(shí)，其臨界電壓值會(huì)比正常值增大許多，這將會(huì)產(chǎn)生下列問(wèn)題1、當(dāng)輸出端子OUT維持為低準(zhǔn)位狀態(tài)VSS時(shí)，須通過(guò)晶體管NT2的持續(xù)導(dǎo)通，使輸出端子OUT與電源電壓VSS之間保持在低阻抗的狀態(tài)。然而，當(dāng)晶體管NT2的臨界電壓值不斷增大時(shí)，將會(huì)使得輸出端子OUT與電源電壓VSS之間的阻抗值也不斷增大，造成輸出端子OUT容易受其它信號(hào)或噪聲的影響而無(wú)法維持在低準(zhǔn)位狀態(tài)VSS，因此，該位移電路所提供的掃描信號(hào)會(huì)失真，進(jìn)而使顯示面板的驅(qū)動(dòng)發(fā)生誤動(dòng)作。
2、當(dāng)輸出端子OUT維持為低準(zhǔn)位狀態(tài)VSS時(shí)，為了避免時(shí)鐘脈沖信號(hào)CK的高準(zhǔn)位信號(hào)VDD通過(guò)晶體管NT1而影響輸出端子OUT的低電壓準(zhǔn)位VSS，必須使節(jié)點(diǎn)P1維持在低準(zhǔn)位狀態(tài)VSS，以確保晶體管NT1處于截止?fàn)顟B(tài)，而節(jié)點(diǎn)P1要維持在低準(zhǔn)位狀態(tài)VSS，是通過(guò)晶體管NT4的持續(xù)導(dǎo)通而達(dá)到。然而，當(dāng)NT4的臨界電壓值不斷增大時(shí)，這會(huì)使得節(jié)點(diǎn)P1與電源電壓VSS之間的阻抗值也不斷增大，造成節(jié)點(diǎn)P1容易受其它信號(hào)或噪聲的影響而無(wú)法維持在低準(zhǔn)位狀態(tài)VSS。因此，時(shí)鐘脈沖信號(hào)CK的高準(zhǔn)位信號(hào)VDD就可能通過(guò)晶體管NT1而影響到輸出端子OUT的低電壓準(zhǔn)位VSS，使位移電路所提供的掃描信號(hào)失真，從而使顯示面板的驅(qū)動(dòng)發(fā)生誤動(dòng)作。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題在于克服上述現(xiàn)有技術(shù)中存在的缺陷，提供一種能抑制非晶硅薄膜晶體管元件產(chǎn)生臨界電壓位移現(xiàn)象的電路動(dòng)作機(jī)制，避免可用非晶硅晶體管因臨界電壓的位移現(xiàn)象而影響位移緩存器電路的掃描信號(hào)。
本發(fā)明可應(yīng)用于使用非晶硅薄膜晶體管作為組成元件的位移緩存器，可整合于玻璃基板的掃描驅(qū)動(dòng)電路，其各階依序串接在一起并將輸出信號(hào)G1、G2、G3、G4...送至面板的柵極控制線；其電源有高準(zhǔn)位供應(yīng)電壓與低準(zhǔn)位供應(yīng)電壓，輸入信號(hào)包括第一時(shí)鐘脈沖信號(hào)、第二時(shí)鐘脈沖信號(hào)、與啟動(dòng)信號(hào)。
起始動(dòng)作是串接一啟動(dòng)信號(hào)并輸入至第一階，其余各階的輸入信號(hào)輸入前一階的輸出信號(hào)，且奇數(shù)階的位移緩存器電路的第一時(shí)鐘脈沖端、第二時(shí)鐘脈沖端分別由兩個(gè)信號(hào)相位相反的第一時(shí)鐘脈沖信號(hào)、第二時(shí)鐘脈沖信號(hào)所提供；而該偶數(shù)階的時(shí)鐘脈沖信號(hào)的輸入與奇數(shù)階相反，即偶數(shù)階的位移緩存器電路的第一時(shí)鐘脈沖端、第二時(shí)鐘脈沖端分別由上述的第二時(shí)鐘脈沖信號(hào)、第一時(shí)鐘脈沖信號(hào)所提供；并具有一接收次一階輸出信號(hào)的重置端。
本發(fā)明的奇數(shù)階內(nèi)部電路包括，一第一晶體管，其柵極連接輸入端，漏極連接至高準(zhǔn)位供應(yīng)電壓；一第二晶體管，其柵極連接重置端，源極連接至第一時(shí)鐘脈沖端，漏極與第一晶體管的源極連接形成一第一節(jié)點(diǎn)；一第三晶體管，其漏極與第一節(jié)點(diǎn)連接，源極連接至第二時(shí)鐘脈沖端；一第四晶體管，其柵極連接至第一時(shí)鐘脈沖端，漏極連接于高準(zhǔn)位供應(yīng)電壓，源極與第三晶體管的柵極連接形成一第二節(jié)點(diǎn)；一第五晶體管，其柵極連接至第一節(jié)點(diǎn)，漏極連接至第二節(jié)點(diǎn)，源極接入一低準(zhǔn)位供應(yīng)電壓；及一第六晶體管，其柵極連接至第二時(shí)鐘脈沖端，漏極連接至第一時(shí)鐘脈沖端，源極連接至第二節(jié)點(diǎn)；一第七晶體管，其柵極連接至第一節(jié)點(diǎn)，漏極連接至第一時(shí)鐘脈沖端，源極與本階的輸出端連接；一電容，連接于該第一節(jié)點(diǎn)與輸出端之間；一第八晶體管，其柵極與第二節(jié)點(diǎn)連接，漏極連接至輸出端，源極接入第二時(shí)鐘脈沖端；一第九晶體管，其柵極接入第二時(shí)鐘脈沖端，漏極連接至輸出端，源極連接至第一時(shí)鐘脈沖端。
藉此，當(dāng)相位相反的第一時(shí)鐘脈沖信號(hào)、第二時(shí)鐘脈沖信號(hào)輸入本發(fā)明的位移電路產(chǎn)生動(dòng)作時(shí)，第三晶體管、第八晶體管、第九晶體管處于一種正負(fù)偏壓交替的驅(qū)動(dòng)條件，而此正負(fù)偏壓交替方式可以抑制其臨界電壓的位移現(xiàn)象，使晶體管的臨界電壓值不隨使用時(shí)間而過(guò)度增加。這樣可提高非晶硅晶體管的壽命，延長(zhǎng)該位移電路的使用時(shí)間，同時(shí)避免非晶硅晶體管因臨界電壓的位移現(xiàn)象而影響整個(gè)位移緩存器電路輸出的掃描信號(hào)。
本發(fā)明利用前述的電路動(dòng)作機(jī)制，使非晶硅晶體管的臨界電壓位移的程度減緩，進(jìn)而提高掃描位移電路的穩(wěn)定性，提高可用非晶硅晶體管的壽命，延長(zhǎng)位移電路的使用時(shí)間。


圖1是本發(fā)明的位移緩存器的方塊圖；圖2是圖1的各輸出、輸入信號(hào)的時(shí)序圖；圖3是本發(fā)明的電路示意圖；圖4是圖3的時(shí)序圖；圖5是本發(fā)明的晶體管T3、T8、及T9的臨界電壓隨使用時(shí)間的變化示意圖；圖6是美國(guó)專利US 6,690,347的電路示意圖；圖7是圖6的時(shí)序圖；以及圖8是圖6的晶體管NT2與NT4的臨界電壓隨使用時(shí)間的變化示意圖。
具體實(shí)施例方式
有關(guān)本發(fā)明的詳細(xì)內(nèi)容及技術(shù)說(shuō)明，現(xiàn)配合

如下請(qǐng)參閱圖1、2所示，是本發(fā)明的位移緩存器的方塊圖及各輸出、輸入信號(hào)的時(shí)序圖。如圖所示，本發(fā)明應(yīng)用于使用非晶硅薄膜晶體管作為組成元件的位移緩存器，可整合于玻璃基板的掃描驅(qū)動(dòng)電路，其各階依序串接在一起并將輸出信號(hào)G1、G2、G3、G4...送至面板的柵極控制線；其電源有高準(zhǔn)位供應(yīng)電壓Vdd與低準(zhǔn)位供應(yīng)電壓Vss，輸入信號(hào)包括兩相位相反的第一時(shí)鐘脈沖信號(hào)CLK、第二時(shí)鐘脈沖信號(hào)CLKB、與啟動(dòng)信號(hào)STV。
起始動(dòng)作是串接一啟動(dòng)信號(hào)STV并輸入至第一階SR1，其余各階的輸入端IN輸入前一階的輸出信號(hào)G1、G2、G3、G4...，且奇數(shù)階的位移緩存器電路的第一時(shí)鐘脈沖端CK、第二時(shí)鐘脈沖端CKB分別輸入兩個(gè)相位相反的第一時(shí)鐘脈沖信號(hào)CLK、第二時(shí)鐘脈沖信號(hào)CLKB。而該偶數(shù)階的時(shí)鐘脈沖信號(hào)的第一時(shí)鐘脈沖端CK改為輸入第二時(shí)鐘脈沖信號(hào)CLKB，第二時(shí)鐘脈沖端CKB改為輸入第一時(shí)鐘脈沖信號(hào)CLK；并且還具有一輸入次一階的輸出信號(hào)的重置端RT。
其輸入信號(hào)包括第一時(shí)鐘脈沖信號(hào)CLK、第二時(shí)鐘脈沖信號(hào)CLKB、啟動(dòng)信號(hào)STV、與輸出信號(hào)G1、G2、G3、G4，其時(shí)序關(guān)系圖如圖2所示。
請(qǐng)參閱圖3所示，其第一時(shí)鐘脈沖端CK與第二時(shí)鐘脈沖端CKB分別由兩個(gè)相位相反的第一時(shí)鐘脈沖信號(hào)CLK、第二時(shí)鐘脈沖信號(hào)CLKB所提供，其中奇數(shù)階內(nèi)部電路包括一第一晶體管T1，其柵極連接至輸入端IN，漏極連接高準(zhǔn)位供應(yīng)電壓Vdd；一第二晶體管T2，其柵極連接至重置端RT，源極連接至第一時(shí)鐘脈沖端CK，漏極與第一晶體管T1的源極連接形成一第一節(jié)點(diǎn)N1；一第三晶體管T3，其漏極與第一節(jié)點(diǎn)N1連接，源極連接至第二時(shí)鐘脈沖端CKB；一第四晶體管T4，其柵極連接至第一時(shí)鐘脈沖端CK，漏極連接高準(zhǔn)位供應(yīng)電壓Vdd，源極與第三晶體管T3的柵極連接形成一第二節(jié)點(diǎn)N2；
一第五晶體管T5，其柵極連接至第一節(jié)點(diǎn)N1，漏極連接至第二節(jié)點(diǎn)N2，源極連接低準(zhǔn)位供應(yīng)電壓Vss，此時(shí)因?yàn)榈谖寰w管T5的導(dǎo)通電阻必須小于第四晶體管T4的導(dǎo)通電阻，所以第五晶體管T5的尺寸比第四晶體管T4大，例如具有5∶1的尺寸比率；及一第六晶體管T6，其柵極連接至第二時(shí)鐘脈沖端CKB，漏極連接至第一時(shí)鐘脈沖端CK，源極連接至第二節(jié)點(diǎn)N2；一第七晶體管T7，其柵極連接至第一節(jié)點(diǎn)N1，漏極連接至第一時(shí)鐘脈沖端CK，源極與輸出端OUT連接；一電容C1，連接于該第一節(jié)點(diǎn)N1與輸出端OUT之間；一第八晶體管T8，其柵極與第二節(jié)點(diǎn)N2連接，漏極連接至輸出端OUT，源極連接至第二時(shí)鐘脈沖端CKB；一第九晶體管T9，其柵極連接至第二時(shí)鐘脈沖端CKB，漏極連接至輸出端OUT，源極連接至第一時(shí)鐘脈沖端CK。
而當(dāng)上述的電路為偶數(shù)階的內(nèi)部電路時(shí)，其時(shí)鐘脈沖信號(hào)的第一時(shí)鐘脈沖端CK改為輸入第二時(shí)鐘脈沖信號(hào)CLKB，第二時(shí)鐘脈沖端CKB改為輸入第一時(shí)鐘脈沖信號(hào)CLK。且該第一晶體管T1受輸入信號(hào)的控制，通過(guò)該第一晶體管T1的源極對(duì)電容C1充電，再利用該第二晶體管T2受重置端RT的輸入信號(hào)的控制，通過(guò)該第二晶體管T2使該電容C1放電。
本發(fā)明的電路動(dòng)作原理根據(jù)下列各端子與節(jié)點(diǎn)的脈沖波階段說(shuō)明如下，其相關(guān)節(jié)點(diǎn)的電壓變化請(qǐng)參閱圖4所示階段a、輸入端IN的觸發(fā)脈沖波與第二時(shí)鐘脈沖端CKB的脈沖波信號(hào)同相位，即當(dāng)輸入端IN產(chǎn)生觸發(fā)脈沖波而為高準(zhǔn)位電壓Vdd時(shí)，第二時(shí)鐘脈沖端CKB為高準(zhǔn)位電壓Vdd，而第一時(shí)鐘脈沖端CK此時(shí)則為低準(zhǔn)位電壓Vss，此時(shí)第一節(jié)點(diǎn)N1的電壓會(huì)由低準(zhǔn)位供應(yīng)電壓Vss升高為高準(zhǔn)位供應(yīng)電壓Vdd減去第一晶體管T1的臨界電壓Vth1即，Vdd-Vth1，而輸出端OUT輸出的電壓維持為低準(zhǔn)位電壓Vss。
因?yàn)檩斎攵薎N為高準(zhǔn)位電壓Vdd的脈沖波期間，第一晶體管T1會(huì)因?yàn)檩斎攵薎N為高準(zhǔn)位電壓Vdd而導(dǎo)通；第二晶體管T2會(huì)因?yàn)橹刂枚薘T為低準(zhǔn)位電壓Vss而截止；第四晶體管T4會(huì)因?yàn)榈谝粫r(shí)鐘脈沖端CK為低準(zhǔn)位電壓Vss而截止；第六晶體管T6會(huì)因?yàn)榈诙r(shí)鐘脈沖端CKB為高準(zhǔn)位電壓Vdd而導(dǎo)通，此時(shí)第一時(shí)鐘脈沖端CK為低準(zhǔn)位電壓Vss，所以第二節(jié)點(diǎn)N2的電壓會(huì)由原來(lái)的高準(zhǔn)位供應(yīng)電壓Vdd減去第四晶體管T4的臨界電壓Vth4，即Vdd-Vth4，降低為低準(zhǔn)位電壓Vss。
同時(shí)，因?yàn)榈诙?jié)點(diǎn)N2的電壓為低準(zhǔn)位電壓Vss，所以第三晶體管T3會(huì)截止，且由于第三晶體管T3的源極端連接至第二時(shí)鐘脈沖端CKB，而第二時(shí)鐘脈沖端CKB此時(shí)為高準(zhǔn)位電壓Vdd，所以第三晶體管T3此時(shí)的柵-源極電壓Vgs3的偏壓條件為一負(fù)偏壓。相同的，因?yàn)榈诙?jié)點(diǎn)N2的電壓為低準(zhǔn)位電壓Vss，所以第八晶體管T8會(huì)截止，且由于第八晶體管T8的源極端接至第二時(shí)鐘脈沖端CKB，而第二時(shí)鐘脈沖端CKB此時(shí)為高準(zhǔn)位電壓Vdd，所以第八晶體管T8此時(shí)的柵-源極電壓Vgs8的偏壓條件為負(fù)偏壓。
在此同時(shí)，因?yàn)榈谝还?jié)點(diǎn)N1升高為Vdd-Vth1，所以第五晶體管T5、第七晶體管T7會(huì)導(dǎo)通，而此時(shí)第一時(shí)鐘脈沖端CK為低準(zhǔn)位電壓Vss。
第九晶體管T9會(huì)導(dǎo)通，因?yàn)榈诙r(shí)鐘脈沖端CKB為高準(zhǔn)位電壓Vdd，此時(shí)第一時(shí)鐘脈沖端CK為低準(zhǔn)位電壓Vss，所以此時(shí)輸出端OUT的電壓仍會(huì)維持在低準(zhǔn)位電壓Vss；而電容C1兩端的電壓差為第一節(jié)點(diǎn)N1電壓Vdd-Vth1減去輸出端OUT的電壓Vss，即為Vdd-Vth1-Vss。
階段b、當(dāng)輸入端IN變?yōu)榈蜏?zhǔn)位電壓Vss時(shí)，第二時(shí)鐘脈沖端CKB變?yōu)榈蜏?zhǔn)位電壓Vss，而第一時(shí)鐘脈沖端CK變?yōu)楦邷?zhǔn)位電壓Vdd，同時(shí)，第一節(jié)點(diǎn)N1的電壓會(huì)因自舉升壓(bootstrap)效應(yīng)由Vdd-Vth1再升高為Vdd-Vth1+ΔVp，輸出端OUT輸出的電壓會(huì)由低準(zhǔn)位電壓Vss升高為高準(zhǔn)位電壓Vdd。
因?yàn)?，此時(shí)輸入端IN變?yōu)榈蜏?zhǔn)位電壓Vss，所以第一晶體管T1會(huì)因?yàn)檩斎攵薎N為低準(zhǔn)位電壓Vss而截止；第二晶體管T2會(huì)因?yàn)橹刂枚薘T為低準(zhǔn)位電壓Vss而截止；第六晶體管T6會(huì)因?yàn)榈诙r(shí)鐘脈沖端CKB為低準(zhǔn)位電壓Vss而截止；第四晶體管T4會(huì)因?yàn)榈谝粫r(shí)鐘脈沖端CK是高準(zhǔn)位電壓Vdd而導(dǎo)通；而第五晶體管T5也因?yàn)榇藭r(shí)第一節(jié)點(diǎn)N1的電壓為Vdd-Vth1+ΔVp而導(dǎo)通，但由于第五晶體管T5的元件尺寸W/L會(huì)比第四晶體管T4的元件尺寸W/L大很多，因此即使第四晶體管T4會(huì)導(dǎo)通，第二節(jié)點(diǎn)N2的電壓仍會(huì)維持在低準(zhǔn)位電壓Vss的狀態(tài)。
同時(shí)，因?yàn)榈诙?jié)點(diǎn)N2的電壓為低準(zhǔn)位電壓Vss，所以第三晶體管T3、第八晶體管T8會(huì)截止；且由于第二時(shí)鐘脈沖端CKB此時(shí)為低準(zhǔn)位電壓Vss，所以第九晶體管T9會(huì)截止，但第九晶體管T9的源極端接至的第一時(shí)鐘脈沖端CK此時(shí)為高準(zhǔn)位電壓Vdd，所以第九晶體管T9此時(shí)的柵-源極電壓Vgs9的偏壓條件為負(fù)偏壓。
因?yàn)榇穗A段剛開(kāi)始時(shí)，第一節(jié)點(diǎn)N1的初始電壓為Vdd-Vth1，但由于第一晶體管T1、第二晶體管T2、第三晶體管T3均為截止?fàn)顟B(tài)，使得第一節(jié)點(diǎn)N1此時(shí)呈現(xiàn)浮接狀態(tài)，再加上第八晶體管T8、第九晶體管T9也截止，因此，當(dāng)?shù)谝粫r(shí)鐘脈沖端CK由低準(zhǔn)位電壓Vss變?yōu)楦邷?zhǔn)位電壓Vdd時(shí)，輸出端OUT輸出的電壓會(huì)因?yàn)榈谄呔w管T7導(dǎo)通而由低準(zhǔn)位電壓Vss開(kāi)始升高，同時(shí)輸出端OUT電壓的升高會(huì)通過(guò)電容C1，使第一節(jié)點(diǎn)N1的電壓也升高，從而使第七晶體管T7持續(xù)保持導(dǎo)通的狀態(tài)，此即為自舉升壓效應(yīng)，這可使輸出端OUT輸出的電壓由低準(zhǔn)位電壓Vss升高至高準(zhǔn)位電壓Vdd，因而不會(huì)有準(zhǔn)位的損失。第一節(jié)點(diǎn)N1的電壓也會(huì)升高為Vdd-Vth1+ΔVp(其中ΔVp＝〔C1/(C1+CN1)〕×(Vdd-Vss)，CN1為第一節(jié)點(diǎn)N1的寄生電容)。
階段c、當(dāng)?shù)谝粫r(shí)鐘脈沖端CK變?yōu)榈蜏?zhǔn)位電壓Vss，而第二時(shí)鐘脈沖端CKB變?yōu)楦邷?zhǔn)位電壓Vdd時(shí)，且輸入端IN持續(xù)為低準(zhǔn)位電壓Vss，此時(shí)第一節(jié)點(diǎn)N1的電壓會(huì)由Vdd-Vth1+ΔVp變?yōu)榈蜏?zhǔn)位電壓Vss，輸出端OUT輸出的電壓會(huì)由高準(zhǔn)位電壓Vdd降低為低準(zhǔn)位電壓Vss。此時(shí)重置端RT的電壓會(huì)由次一階輸出端OUT的輸出信號(hào)得到，因?yàn)榇藭r(shí)次一階的輸出端OUT電壓為高準(zhǔn)位電壓Vdd，所以重置端RT會(huì)由低準(zhǔn)位電壓Vss升高變?yōu)楦邷?zhǔn)位電壓Vdd。
因?yàn)?，此時(shí)輸入端IN持續(xù)為低準(zhǔn)位電壓Vss，所以第一晶體管T1會(huì)因?yàn)檩斎攵薎N為低準(zhǔn)位電壓Vss而截止；第二晶體管T2會(huì)因?yàn)橹刂枚薘T升高為高準(zhǔn)位電壓Vdd而導(dǎo)通；第四晶體管T4會(huì)因?yàn)榈谝粫r(shí)鐘脈沖端CK為低準(zhǔn)位電壓Vss而截止；第六晶體管T6也因?yàn)榈诙r(shí)鐘脈沖端CKB為高準(zhǔn)位電壓Vdd而導(dǎo)通，此時(shí)第一時(shí)鐘脈沖端CK為低準(zhǔn)位電壓Vss，所以第二節(jié)點(diǎn)N2的電壓會(huì)維持在低準(zhǔn)位電壓Vss；而第五晶體管T5、第七晶體管T7會(huì)因?yàn)榇藭r(shí)第一節(jié)點(diǎn)N1的電壓為低準(zhǔn)位電壓Vss而截止。
同時(shí)，因?yàn)榈诙?jié)點(diǎn)N2的電壓為低準(zhǔn)位電壓Vss，所以第三晶體管T3會(huì)截止，且，由于第三晶體管T3的源極端接至第二時(shí)鐘脈沖端CKB，而第二時(shí)鐘脈沖端CKB此時(shí)為高準(zhǔn)位電壓Vdd，所以第三晶體管T3此時(shí)的柵-源極電壓Vgs3的偏壓條件為一負(fù)偏壓。相同的，因?yàn)榈诙?jié)點(diǎn)N2的電壓為低準(zhǔn)位電壓Vss，所以第八晶體管T8會(huì)截止，且由于第八晶體管T8的源極端接至第二時(shí)鐘脈沖端CKB，而第二時(shí)鐘脈沖端CKB此時(shí)為高準(zhǔn)位電壓Vdd，所以第八晶體管T8此時(shí)的柵-源極電壓Vgs8的偏壓條件為負(fù)偏壓。
第九晶體管T9會(huì)導(dǎo)通，因?yàn)榈诙r(shí)鐘脈沖端CKB為高準(zhǔn)位電壓Vdd，又，第一時(shí)鐘脈沖端CK為低準(zhǔn)位電壓Vss，所以此時(shí)輸出端OUT的電壓會(huì)由高準(zhǔn)位電壓Vdd降低變?yōu)榈蜏?zhǔn)位電壓Vss。電容C1也因?yàn)檩敵龆薕UT的電壓與第一節(jié)點(diǎn)N1的電壓均為低準(zhǔn)位電壓Vss，而使其兩端電壓差變?yōu)?。
階段d、當(dāng)?shù)诙r(shí)鐘脈沖端CKB變?yōu)榈蜏?zhǔn)位電壓Vss，而第一時(shí)鐘脈沖端CK變?yōu)楦邷?zhǔn)位電壓Vdd時(shí)，輸入端IN的電壓持續(xù)為一低準(zhǔn)位電壓Vss，第一節(jié)點(diǎn)N1的電壓將維持為低準(zhǔn)位電壓Vss，同時(shí)輸出端OUT輸出的電壓也會(huì)維持為低準(zhǔn)位電壓Vss，而重置端RT會(huì)由高準(zhǔn)位電壓Vdd降低為低準(zhǔn)位電壓Vss。
因?yàn)?，此階段輸入端IN持續(xù)為低準(zhǔn)位電壓Vss，所以第一晶體管T1會(huì)因?yàn)檩斎攵薎N為低準(zhǔn)位電壓Vss而截止；第二晶體管T2也會(huì)因?yàn)橹刂枚薘T降低為低準(zhǔn)位電壓Vss而截止；第四晶體管T4會(huì)因?yàn)榈谝粫r(shí)鐘脈沖端CK為高準(zhǔn)位電壓Vdd而導(dǎo)通，所以第二節(jié)點(diǎn)N2的電壓會(huì)由低準(zhǔn)位電壓Vss上升至Vdd-Vth4；第六晶體管T6會(huì)因?yàn)榈诙r(shí)鐘脈沖端CKB為低準(zhǔn)位電壓Vss而截止。
又，第二節(jié)點(diǎn)N2的電壓為Vdd-Vth4，所以第三晶體管T3、第八晶體管T8會(huì)被導(dǎo)通，且由于第三晶體管T3的源極端接至第二時(shí)鐘脈沖端CKB，為低準(zhǔn)位電壓Vss，所以第一節(jié)點(diǎn)N1電壓會(huì)維持為低準(zhǔn)位電壓Vss；且由于第八晶體管T8的源極端接至第二時(shí)鐘脈沖端CKB為低準(zhǔn)位電壓Vss，所以輸出端OUT輸出的電壓會(huì)維持為低準(zhǔn)位電壓Vss；而第五晶體管T5、第七晶體管T7也會(huì)因?yàn)榇藭r(shí)第一節(jié)點(diǎn)N1的電壓為低準(zhǔn)位電壓Vss而截止。
而第九晶體管T9會(huì)因?yàn)榈诙r(shí)鐘脈沖端CKB為低準(zhǔn)位電壓Vss而截止，且由于第九晶體管T9的源極端接至第一時(shí)鐘脈沖端CK為高準(zhǔn)位電壓Vdd，所以第九晶體管T9此時(shí)的柵-源極電壓Vgs9的偏壓條件為負(fù)偏壓。電容C1兩端電壓差維持為0。
階段e、當(dāng)?shù)谝粫r(shí)鐘脈沖端CK的電壓由前一階段的高準(zhǔn)位電壓Vdd變?yōu)榈蜏?zhǔn)位電壓Vss，而第二時(shí)鐘脈沖端CKB的電壓變?yōu)楦邷?zhǔn)位電壓Vdd時(shí)，且輸入端IN電壓持續(xù)為低準(zhǔn)位電壓Vss，第一節(jié)點(diǎn)N1的電壓將維持為低準(zhǔn)位電壓Vss，同時(shí)輸出端OUT輸出的電壓也會(huì)維持為低準(zhǔn)位電壓Vss，重置端RT也會(huì)維持在低準(zhǔn)位電壓Vss。
因?yàn)榇藭r(shí)輸入端IN電壓持續(xù)為低準(zhǔn)位電壓Vss，所以第一晶體管T1會(huì)因?yàn)檩斎攵薎N為低準(zhǔn)位電壓Vss而截止；第二晶體管T2也會(huì)因?yàn)橹刂枚薘T為低準(zhǔn)位電壓Vss而截止；第四晶體管T4會(huì)因?yàn)榈谝粫r(shí)鐘脈沖端CK為低準(zhǔn)位電壓Vss而截止；而第六晶體管T6會(huì)因?yàn)榈诙r(shí)鐘脈沖端CKB為高準(zhǔn)位電壓Vdd而導(dǎo)通，但因?yàn)榇藭r(shí)第一時(shí)鐘脈沖端CK為低準(zhǔn)位電壓Vss，所以第二節(jié)點(diǎn)N2的電壓會(huì)由Vdd-Vth4降低為低準(zhǔn)位電壓Vss。而第五晶體管T5、第七晶體管T7也會(huì)因?yàn)榈谝还?jié)點(diǎn)N1的電壓維持為低準(zhǔn)位電壓Vss而截止。
同時(shí)，因?yàn)榈诙?jié)點(diǎn)N2的電壓為低準(zhǔn)位電壓Vss，所以第三晶體管T3會(huì)截止，且由于第三晶體管T3的源極端接至第二時(shí)鐘脈沖端CKB，而第二時(shí)鐘脈沖端CKB此時(shí)為高準(zhǔn)位電壓Vdd，所以第三晶體管T3此時(shí)的柵-源極電壓Vgs3的偏壓條件為負(fù)偏壓。相同的，因?yàn)榈诙?jié)點(diǎn)N2的電壓為低準(zhǔn)位電壓Vss，所以第八晶體管T8會(huì)截止，且由于第八晶體管T8的源極端接至第二時(shí)鐘脈沖端CKB，而第二時(shí)鐘脈沖端CKB此時(shí)為高準(zhǔn)位電壓Vdd，所以第八晶體管T8此時(shí)的柵-源極電壓Vgs8的偏壓條件為負(fù)偏壓。
第九晶體管T9會(huì)因?yàn)榈诙r(shí)鐘脈沖端CKB為高準(zhǔn)位電壓Vdd而導(dǎo)通，此時(shí)第一時(shí)鐘脈沖端CK為低準(zhǔn)位電壓Vss，所以此時(shí)輸出端OUT的電壓會(huì)維持為低準(zhǔn)位電壓Vss；而電容C1兩端的電壓差維持為0。
由上述的說(shuō)明可以了解本發(fā)明的電路在單一階位移緩存器內(nèi)的動(dòng)作原理，本發(fā)明的電路根據(jù)輸入端IN、重置端RT、第一時(shí)鐘脈沖端CK、第二時(shí)鐘脈沖端CKB的輸入，可以使輸出端OUT的輸出信號(hào)為輸入端IN的位移，其各階依序串接在一起并將輸出信號(hào)G1、G2、G3、G4...送至面板的柵極控制線(gate lines)，從而達(dá)到使主動(dòng)式顯示面板所需的驅(qū)動(dòng)信號(hào)位移的功能。
此外，由于本發(fā)明的位移電路在運(yùn)作時(shí)，配合輸入第一時(shí)鐘脈沖端CK、第二時(shí)鐘脈沖端CKB相位相反的第一時(shí)鐘脈沖信號(hào)CLK、第二時(shí)鐘脈沖信號(hào)CLKB，使第三晶體管T3、第八晶體管T8、第九晶體管T9處于正負(fù)偏壓交替的驅(qū)動(dòng)條件，如圖4所示，尤其是第八晶體管T8、第九晶體管T9，除了在階段b外，其余各階段兩晶體管呈現(xiàn)一種相位相反的正負(fù)偏壓交替的驅(qū)動(dòng)條件，因而不同于美國(guó)專利US 6,690,347，該專利電路中的晶體管NT2與晶體管NT4只有2個(gè)脈沖波的時(shí)間，其柵-源極電壓Vgs2與Vgs4電壓偏壓值為零，其余所有時(shí)間晶體管NT2與晶體管NT4的柵-源極電壓Vgs2與Vgs4電壓偏壓值將長(zhǎng)時(shí)間維持在正偏壓的狀態(tài)，如圖7所示。
所以本發(fā)明使第三晶體管T3與第八晶體管T8與第九晶體管T9的偏壓Vgs為正負(fù)偏壓交替的驅(qū)動(dòng)條件，以此抑制第三晶體管T3、第八晶體管T8、第九晶體管T9的臨界電壓位移現(xiàn)象，使其臨界電壓不隨使用時(shí)間的增加而過(guò)度增加，如圖5所示。
這樣，本發(fā)明所公開(kāi)的電路能抑制非晶硅薄膜晶體管元件產(chǎn)生的臨界電壓位移現(xiàn)象的電路動(dòng)作機(jī)制，進(jìn)而提高掃描位移電路的穩(wěn)定性，也可提高可用非晶硅晶體管的壽命，延長(zhǎng)位移電路的使用時(shí)間，同時(shí)避免可用非晶硅晶體管因臨界電壓位移而影響位移緩存器電路的掃描信號(hào)。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并不用于限制本發(fā)明，對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包括在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種使用非晶硅薄膜晶體管的高穩(wěn)定性位移電路，應(yīng)用于使用非晶硅薄膜晶體管作為組成元件的位移緩存器，其各階依序串接在一起并將輸出信號(hào)(G1、G2、G3、G4...)送至面板的柵極控制線；起始動(dòng)作是串接一啟動(dòng)信號(hào)(STV)并輸入至第一階(SR1)，其余各階的輸入信號(hào)由前一階的輸出信號(hào)送入，且奇數(shù)階的位移緩存器電路的第一時(shí)鐘脈沖端(CK)、第二時(shí)鐘脈沖端(CKB)由兩信號(hào)相位相反的第一時(shí)鐘脈沖信號(hào)(CLK)、第二時(shí)鐘脈沖信號(hào)(CLKB)提供；并具有一接收次一階輸出信號(hào)的重置端(RT)；其特征在于，所述多個(gè)階中的奇數(shù)階中的每一個(gè)包括一第一晶體管(T1)，其柵極連接至輸入端(IN)，漏極連接至高準(zhǔn)位供應(yīng)電壓(Vdd)；一第二晶體管(T2)，其柵極連接至重置端(RT)，源極連接至所述第一時(shí)鐘脈沖端(CK)，漏極與所述第一晶體管(T1)的源極連接形成一第一節(jié)點(diǎn)(N1)；一第三晶體管(T3)，其漏極與所述第一節(jié)點(diǎn)(N1)連接，源極連接至所述第二時(shí)鐘脈沖端(CKB)；一第四晶體管(T4)，其柵極連接至所述第一時(shí)鐘脈沖端(CK)，漏極連接至高準(zhǔn)位供應(yīng)電壓(Vdd)，源極與所述第三晶體管(T3)的柵極連接形成一第二節(jié)點(diǎn)(N2)；一第五晶體管(T5)，其柵極連接至所述第一節(jié)點(diǎn)(N1)，漏極連接至所述第二節(jié)點(diǎn)(N2)，源極連接低準(zhǔn)位供應(yīng)電壓(Vss)；一第六晶體管(T6)，其柵極連接至所述第二時(shí)鐘脈沖端(CKB)，漏極連接至所述第一時(shí)鐘脈沖端(CK)，源極連接至所述第二節(jié)點(diǎn)(N2)；一第七晶體管(T7)，其柵極連接至所述第一節(jié)點(diǎn)(N1)，漏極連接至所述第一時(shí)鐘脈沖端(CK)，源極與輸出端(OUT)連接；一電容(C1)，設(shè)置于所述第一節(jié)點(diǎn)(N1)與輸出端(OUT)之間；一第八晶體管(T8)，其柵極與所述第二節(jié)點(diǎn)(N2)連接，漏極連接至輸出端(OUT)，源極連接至所述第二時(shí)鐘脈沖端(CKB)；一第九晶體管(T9)，其柵極連接至所述第二時(shí)鐘脈沖端(CKB)，漏極連接至輸出端(OUT)，源極連接至所述第一時(shí)鐘脈沖端(CK)。
2.根據(jù)權(quán)利要求1所述的高穩(wěn)定性位移電路，其特征在于，所述偶數(shù)階的時(shí)鐘脈沖信號(hào)的所述第一時(shí)鐘脈沖端(CK)改為輸入所述第二脈信號(hào)(CLKB)，且所述第二時(shí)鐘脈沖端(CKB)改為輸入所述第一時(shí)鐘脈沖信號(hào)(CLK)。
3.根據(jù)權(quán)利要求1所述的高穩(wěn)定性位移電路，其特征在于，所述第五晶體管(T5)與所述第四晶體管(T4)的尺寸比率為5∶1。
4.根據(jù)權(quán)利要求1所述的高穩(wěn)定性位移電路，其特征在于，所述第一晶體管(T1)受輸入信號(hào)的控制，通過(guò)所述第一晶體管(T1)的源極對(duì)所述電容(C1)充電。
5.根據(jù)權(quán)利要求1所述的高穩(wěn)定性位移電路，其特征在于，所述第二晶體管(T2)受所述重置端(RT)的輸入信號(hào)的控制，通過(guò)所述第二晶體管(T2)使所述電容(C1)放電。
全文摘要
本發(fā)明公開(kāi)了一種使用非晶硅薄膜晶體管的高穩(wěn)定性位移電路，利用兩相位相反的時(shí)鐘脈沖信號(hào)控制位移電路的動(dòng)作機(jī)制與位移電路內(nèi)各晶體管的偏壓關(guān)系，使得晶體管可處于正負(fù)偏壓交替的驅(qū)動(dòng)條件，以此抑制晶體管的臨界電壓位移，使其臨界電壓不隨使用時(shí)間的增加而過(guò)度增加，也可提高非晶硅薄膜晶體管的壽命，延長(zhǎng)位移電路的使用時(shí)間。
文檔編號(hào)G09G3/20GK1755753SQ200410080648
公開(kāi)日2006年4月5日 申請(qǐng)日期2004年9月29日 優(yōu)先權(quán)日2004年9月29日
發(fā)明者羅新臺(tái), 林義欽, 翁瑞興 申請(qǐng)人:勝華科技股份有限公司