專利名稱：數(shù)碼管驅(qū)動電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種數(shù)碼管驅(qū)動電路，具體地說，是涉及一種利用計數(shù)器、解碼器和串并轉(zhuǎn)換器來代替常用的單片機(jī)，以實現(xiàn)數(shù)碼管顯示的驅(qū)動控制電路。
背景技術(shù)：
一般的數(shù)碼管顯示驅(qū)動電路都是采用主控芯片通過I2C總線控制單片機(jī)來實現(xiàn)，其電路連接關(guān)系參見圖1、圖2所示。主控芯片將需要顯示的數(shù)字信號經(jīng)I2C總線傳輸?shù)絾纹瑱C(jī)D501的數(shù)據(jù)接收端RXD，單片機(jī)D501根據(jù)接收到的數(shù)字信號設(shè)置相應(yīng)的輸出端口P0.0～P0.7、P1.0～P1.4，并在三極管VT602～VT608的反相作用下驅(qū)動4位7段數(shù)碼管N601顯示輸出。此外，單片機(jī)D501的P2.0～P2.4端口響應(yīng)按鍵電路的變化，根據(jù)用戶的操作改變數(shù)碼管的顯示狀態(tài)?，F(xiàn)有的數(shù)碼管顯示驅(qū)動電路由于使用了單片機(jī)來實現(xiàn)數(shù)碼管的驅(qū)動，使電路成本大幅度升高，這對于成本相對比較低的家電產(chǎn)品來說顯然是不實用的，這將導(dǎo)致性價比的降低。

發(fā)明內(nèi)容
本實用新型為了解決現(xiàn)有技術(shù)中數(shù)碼管驅(qū)動電路采用價格比較昂貴的單片機(jī)來實現(xiàn)所造成的電路性價比低，不適用于成本較低的家電產(chǎn)品的問題，提供了一種新型的數(shù)碼管驅(qū)動電路，通過采用一個計數(shù)器、一個譯碼器和串并轉(zhuǎn)換器來代替常用的單片機(jī)實現(xiàn)了數(shù)碼管的有效驅(qū)動，可廣泛適用于成本較低的低端產(chǎn)品中。
為解決上述技術(shù)問題，本實用新型采用以下技術(shù)方案予以實現(xiàn)
一種數(shù)碼管驅(qū)動電路，包括主控芯片和數(shù)碼管，所述主控芯片的時鐘信號輸出端連接一計數(shù)器的時鐘輸入端，所述計數(shù)器對時鐘進(jìn)行計數(shù)，并將計數(shù)值通過其輸出端輸入到一譯碼器中；所述譯碼器對計數(shù)值進(jìn)行譯碼后輸出控制信號一方面連接串并轉(zhuǎn)換器的使能端，另一方面分別經(jīng)一反相器連接所述數(shù)碼管的片選端；在所述串并轉(zhuǎn)換器中包含有一移位寄存器和一鎖存寄存器，其中，移位寄存器的串行數(shù)據(jù)輸入端連接主控芯片的數(shù)據(jù)輸出端，移位寄存器的時鐘端連接主控芯片的時鐘信號輸出端，鎖存寄存器的時鐘端接收主控芯片發(fā)出的控制信號，其8位并行數(shù)據(jù)輸出端分別與所述數(shù)碼管的7段輸入端和點(diǎn)輸入端相連。
作為對上述技術(shù)方案的進(jìn)一步限定，所述串并轉(zhuǎn)換器包含有4個，其中第1個串并轉(zhuǎn)換器的串行數(shù)據(jù)輸入端連接主控芯片的數(shù)據(jù)輸出端，串行數(shù)據(jù)輸出端連接第2個串并轉(zhuǎn)換器的串行數(shù)據(jù)輸入端，所述第2個串并轉(zhuǎn)換器的串行數(shù)據(jù)輸出端連接第3個串并轉(zhuǎn)換器的串行數(shù)據(jù)輸入端，所述第3個串并轉(zhuǎn)換器的串行數(shù)據(jù)輸出端連接第4個串并轉(zhuǎn)換器的串行數(shù)據(jù)輸入端；所述4個串并轉(zhuǎn)換器的移位寄存器時鐘端均與主控芯片的時鐘信號輸出端相連，鎖存寄存器時鐘端均與主控芯片的IO口相連，8位并行數(shù)據(jù)輸出端均與所述數(shù)碼管的7段輸入端和點(diǎn)輸入端相連。
作為對上述技術(shù)方案的又進(jìn)一步限定，所述反相電路由4個NPN型三極管實現(xiàn)，其中，4個NPN型三極管的基極分別連接所述譯碼器的4個輸出端，發(fā)射極接地，集電極一方面連接直流電源，另一方面分別與所述數(shù)碼管的片選端相連。所述譯碼器的4個輸出端分別與4個串并轉(zhuǎn)換器的使能端相連，其輸出值循環(huán)為0111、1011、1101、1110。所述數(shù)碼管為一4位7段數(shù)碼芯片E1-4039AHGI，其4個片選端分別與所述的4個NPN型三極管的集電極相連。
作為對上述技術(shù)方案的再進(jìn)一步限定，所述計數(shù)器的型號為74HC161，其異步復(fù)位端與譯碼器的一路輸出端相連。
在本實用新型中，串并轉(zhuǎn)換器和譯碼器分別采用型號為74HC595和74HC138的集成芯片實現(xiàn)。
與現(xiàn)有技術(shù)相比，本實用新型的優(yōu)點(diǎn)和積極效果是本實用新型采用一個四位計數(shù)器、一個譯碼器和4個串并轉(zhuǎn)換器來實現(xiàn)數(shù)碼管的驅(qū)動。通過計數(shù)器對輸入的時鐘進(jìn)行計數(shù)，然后利用譯碼器對前三位數(shù)據(jù)進(jìn)行譯碼，進(jìn)而實現(xiàn)對位數(shù)碼管的動態(tài)選擇。將串并轉(zhuǎn)換器的并行數(shù)據(jù)輸出端連接在數(shù)碼管的7段上，并將串并轉(zhuǎn)換器的串行數(shù)據(jù)輸出端串聯(lián)起來，當(dāng)主控芯片輸出的數(shù)據(jù)送入串并轉(zhuǎn)換器后，輸出鎖存信號將數(shù)據(jù)鎖存起來，這樣不僅可以驅(qū)動數(shù)碼管的七段顯示，而且系統(tǒng)僅在數(shù)據(jù)發(fā)生變化的時候才向串并轉(zhuǎn)換器發(fā)送數(shù)據(jù)，有效減少了主控芯片的工作量，提高了系統(tǒng)的處理速度。本實用新型的數(shù)碼管驅(qū)動電路結(jié)構(gòu)簡單，接口少，成本低，可廣泛適用于成本較低的低端產(chǎn)品中。


圖1是現(xiàn)有技術(shù)中數(shù)碼管驅(qū)動電路的單片機(jī)線路連接圖；圖2是現(xiàn)有技術(shù)中單片機(jī)與數(shù)碼管的電路連接原理圖；圖3是本實用新型中計數(shù)器與譯碼器之間的電路連接關(guān)系圖；圖4是本實用新型中的反相電路原理圖；圖5是本實用新型中串并轉(zhuǎn)換器與數(shù)碼管之間的電路連接原理圖。
具體實施方式
以下結(jié)合附圖和具體實施方式
對本實用新型作進(jìn)一步詳細(xì)的說明。
本實用新型的數(shù)碼管驅(qū)動電路采用一個計數(shù)器、一個譯碼器、一個反相電路和4個串并轉(zhuǎn)換器連接而成。圖3中，計數(shù)器D1采用一型號為74HC161的4位計數(shù)器芯片實現(xiàn)，其時鐘端CLK與系統(tǒng)中主控芯片CPU的時鐘輸出端CLOCK相連，由CPU提供基準(zhǔn)時鐘。計數(shù)器D1對CPU輸出的時鐘進(jìn)行計數(shù)，取前三位數(shù)據(jù)通過其輸出端QA、QB、QC輸送到譯碼器D2的輸入端A、B、C。譯碼器D2(其型號為74HC138)對輸入的數(shù)值進(jìn)行譯碼，實現(xiàn)其輸出端Y0～Y3上的輸出值循環(huán)為0111、1011、1101、1110。譯碼器D2的輸出端Y5與計數(shù)器D1的異步復(fù)位端CLR相連，低電平有效，使計數(shù)器D1復(fù)位到初始狀態(tài)重新計數(shù)。
譯碼器D2的輸出端Y0～Y3一方面分別連接4個串并轉(zhuǎn)換器D703～D706的使能端E(低電平有效)，另一方面連接反相電路的輸入端，如圖4所示。所述反相電路由4個NPN型三極管Q1～Q4組成，其中，NPN型三極管Q1～Q4的基極分別連接譯碼器D2的輸出端Y0～Y3，發(fā)射極接地，集電極一方面分別經(jīng)電阻R2、R4、R6、R8連接直流電源VCC，另一方面分別連接數(shù)碼管N701的4個片選端CS0～CS3(高電平有效)，對譯碼器D2輸出的電平信號進(jìn)行反相后，得到四位數(shù)碼管N701所需要的片選信號，實現(xiàn)對位數(shù)碼管N701的動態(tài)選擇。
所述4個串并轉(zhuǎn)換器D703～D706均采用型號為74HC595的集成芯片實現(xiàn)，在所述74HC595集成芯片中具有一個8位移位寄存器和一個鎖存寄存器，移位寄存器和鎖存寄存器具有分別的時鐘，其芯片連接關(guān)系參見圖5所示。圖5中，第一個串并轉(zhuǎn)換器D703中移位寄存器的串行數(shù)據(jù)輸入端SER連接CPU的數(shù)據(jù)輸出端DATA，移位寄存器的時鐘端SRCLK連接CPU的時鐘信號輸出端CLOCK，鎖存寄存器的時鐘端RCLK接收CPU的IO口發(fā)出的鎖存信號LATCH，其8位并行數(shù)據(jù)輸出端O1～O7分別與數(shù)碼管N701的7段輸入端A～G和點(diǎn)輸入端DP-相連。所述第一個串并轉(zhuǎn)換器D703中移位寄存器的串行數(shù)據(jù)輸出端Q7連接第二個串并轉(zhuǎn)換器D704中移位寄存器的串行數(shù)據(jù)輸入端SER，再通過第二個串并轉(zhuǎn)換器D704的串行數(shù)據(jù)輸出端Q7連接第三個串并轉(zhuǎn)換器D705的串行數(shù)據(jù)輸入端SER，然后，將第三個串并轉(zhuǎn)換器D705的串行數(shù)據(jù)輸出端Q7連接到第四個串并轉(zhuǎn)換器D706的串行數(shù)據(jù)輸入端SER，進(jìn)而實現(xiàn)4個串并轉(zhuǎn)換器D703～D706的串聯(lián)。所述后三個串并轉(zhuǎn)換器D704～D706的移位寄存器時鐘端SRCLK均與CPU的時鐘信號輸出端CLOCK相連，鎖存寄存器時鐘端RCLK均與CPU的IO口相連，接收CPU發(fā)出的鎖存信號LATCH，其8位并行數(shù)據(jù)輸出端O1～O7均與數(shù)碼管N701的7段輸入端A～G和點(diǎn)輸入端DP-相連。
當(dāng)系統(tǒng)向串并轉(zhuǎn)換器D703輸出串行數(shù)據(jù)DATA后，每接收到一個時鐘信號，串并轉(zhuǎn)換器D703的數(shù)據(jù)就傳輸給D704、D704傳給D705、D705傳給D706，4個時鐘信號后，串并轉(zhuǎn)換器D703～D706中的數(shù)據(jù)都更新完一遍，此時CPU發(fā)出鎖存信號LATCH，將串并轉(zhuǎn)換器D703～D706內(nèi)的數(shù)據(jù)進(jìn)行鎖存。這樣，系統(tǒng)就可以只在數(shù)據(jù)發(fā)生變化時向串并轉(zhuǎn)換器D703發(fā)送數(shù)據(jù)，以減少CPU的工作量，提高系統(tǒng)工作效率。將譯碼器D2輸出的信號Y0～Y3分別作為串并轉(zhuǎn)換器D703～D706的使能信號，當(dāng)數(shù)碼管N701的片選端CS0被選中時，Y0為低電平，Y1～Y3均為高電平，這樣只有串并轉(zhuǎn)換器D703被選中，此時，數(shù)據(jù)總線上傳輸?shù)氖谴⑥D(zhuǎn)換器D703輸出的數(shù)據(jù)，以此類推，就實現(xiàn)了數(shù)碼管N701的動態(tài)顯示驅(qū)動功能。
本實用新型利用計數(shù)器和譯碼器實現(xiàn)了對數(shù)碼管的片選，用串并轉(zhuǎn)換器實現(xiàn)了對數(shù)碼管的7段驅(qū)動，以簡單的電路結(jié)構(gòu)和較低的成本完成了數(shù)碼管的驅(qū)動控制，可廣泛應(yīng)用于成本相對較低的家電產(chǎn)品中。當(dāng)然，上述說明并非是對本實用新型的限制，本實用新型也并不僅限于上述舉例，本技術(shù)領(lǐng)域的普通技術(shù)人員在本實用新型的實質(zhì)范圍內(nèi)所做出的變化、改型、添加或替換，也應(yīng)屬于本實用新型的保護(hù)范圍。
權(quán)利要求1.一種數(shù)碼管驅(qū)動電路，包括主控芯片和數(shù)碼管，其特征在于所述主控芯片的時鐘信號輸出端連接一計數(shù)器的時鐘輸入端，所述計數(shù)器對時鐘進(jìn)行計數(shù)，并將計數(shù)值通過其輸出端輸入到一譯碼器中；所述譯碼器對計數(shù)值進(jìn)行譯碼后輸出控制信號一方面連接串并轉(zhuǎn)換器的使能端，另一方面分別經(jīng)一反相器連接所述數(shù)碼管的片選端；在所述串并轉(zhuǎn)換器中包含有一移位寄存器和一鎖存寄存器，其中，移位寄存器的串行數(shù)據(jù)輸入端連接主控芯片的數(shù)據(jù)輸出端，移位寄存器的時鐘端連接主控芯片的時鐘信號輸出端，鎖存寄存器的時鐘端接收主控芯片發(fā)出的控制信號，其8位并行數(shù)據(jù)輸出端分別與所述數(shù)碼管的7段輸入端和點(diǎn)輸入端相連。
2.根據(jù)權(quán)利要求1所述的數(shù)碼管驅(qū)動電路，其特征在于所述串并轉(zhuǎn)換器包含有4個，其中第1個串并轉(zhuǎn)換器的串行數(shù)據(jù)輸入端連接主控芯片的數(shù)據(jù)輸出端，串行數(shù)據(jù)輸出端連接第2個串并轉(zhuǎn)換器的串行數(shù)據(jù)輸入端，所述第2個串并轉(zhuǎn)換器的串行數(shù)據(jù)輸出端連接第3個串并轉(zhuǎn)換器的串行數(shù)據(jù)輸入端，所述第3個串并轉(zhuǎn)換器的串行數(shù)據(jù)輸出端連接第4個串并轉(zhuǎn)換器的串行數(shù)據(jù)輸入端；所述4個串并轉(zhuǎn)換器的移位寄存器時鐘端均與主控芯片的時鐘信號輸出端相連，鎖存寄存器時鐘端均與主控芯片的IO口相連，8位并行數(shù)據(jù)輸出端均與所述數(shù)碼管的7段輸入端和點(diǎn)輸入端相連。
3.根據(jù)權(quán)利要求1或2所述的數(shù)碼管驅(qū)動電路，其特征在于所述反相電路由4個NPN型三極管實現(xiàn)，其中，4個NPN型三極管的基極分別連接所述譯碼器的4個輸出端，發(fā)射極接地，集電極一方面連接直流電源，另一方面分別與所述數(shù)碼管的片選端相連。
4.根據(jù)權(quán)利要求3所述的數(shù)碼管驅(qū)動電路，其特征在于所述譯碼器的4個輸出端分別與4個串并轉(zhuǎn)換器的使能端相連，其輸出值循環(huán)為0111、1011、1101、1110。
5.根據(jù)權(quán)利要求4所述的數(shù)碼管驅(qū)動電路，其特征在于所述數(shù)碼管為一4位7段數(shù)碼芯片，其4個片選端分別與所述的4個NPN型三極管的集電極相連。
6.根據(jù)權(quán)利要求1或5所述的數(shù)碼管驅(qū)動電路，其特征在于所述計數(shù)器的異步復(fù)位端與譯碼器的一路輸出端相連。
7.根據(jù)權(quán)利要求5所述的數(shù)碼管驅(qū)動電路，其特征在于所述串并轉(zhuǎn)換器的型號為74HC595，所述數(shù)碼管的型號為E1-4039AHGI。
8.根據(jù)權(quán)利要求6所述的數(shù)碼管驅(qū)動電路，其特征在于所述計數(shù)器的型號為74HC161，所述譯碼器的型號為74HC138。
專利摘要本實用新型公開了一種數(shù)碼管驅(qū)動電路，包括一個四位計數(shù)器、一個譯碼器和4個串并轉(zhuǎn)換器，通過計數(shù)器對CPU輸入的時鐘進(jìn)行計數(shù)，然后利用譯碼器對前三位數(shù)據(jù)進(jìn)行譯碼，進(jìn)而實現(xiàn)對位數(shù)碼管的動態(tài)選擇。將串并轉(zhuǎn)換器的并行數(shù)據(jù)輸出端連接在數(shù)碼管的7段上，并將串并轉(zhuǎn)換器的串行數(shù)據(jù)輸出端串聯(lián)起來。當(dāng)主控芯片輸出的數(shù)據(jù)送入串并轉(zhuǎn)換器后，輸出鎖存信號將數(shù)據(jù)鎖存起來，這樣不僅可以驅(qū)動數(shù)碼管的七段顯示，而且系統(tǒng)僅在數(shù)據(jù)發(fā)生變化時才向串并轉(zhuǎn)換器發(fā)送數(shù)據(jù)，有效減少了主控芯片的工作量，提高了系統(tǒng)的處理速度。本實用新型的數(shù)碼管驅(qū)動電路結(jié)構(gòu)簡單，接口少，成本低，可廣泛適用于成本較低的低端產(chǎn)品中。
文檔編號G09G3/14GK2847443SQ20052012487
公開日2006年12月13日 申請日期2005年11月17日 優(yōu)先權(quán)日2005年11月17日
發(fā)明者李培樹, 董磊 申請人:海信集團(tuán)有限公司, 青島海信電器股份有限公司