專利名稱：移位寄存器、移位寄存器陣列以及平面顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種平面顯示裝置；特別是關(guān)于一種移位寄存陣列的移位寄存電路。
背景技術(shù)：
目前多數(shù)的液晶顯示器皆于面板設(shè)置柵極驅(qū)動器(gate driver)與源極驅(qū)動器(source driver)，用以產(chǎn)生柵極脈沖信號(gate pulse signal)與數(shù)據(jù)信號(data signal)。然而，由于此方式的成本較高，其它替代方式因而產(chǎn)生，例如，于玻璃基板上制作電路功能等同于柵極驅(qū)動器的移位寄存器(shiftregister)，此即所謂的集成驅(qū)動電路。
將集成驅(qū)動電路應(yīng)用于大尺寸的液晶顯示裝置時，需要較大的功率，是故，需于移位寄存器的輸出端設(shè)置尺寸較大的薄膜晶體管。然而，此種設(shè)置方式將使得移位寄存器的輸出波形產(chǎn)生耦合現(xiàn)象，造成液晶顯示裝置運(yùn)作不正常。
圖1是描繪已知的移位寄存器1結(jié)構(gòu)。圖中CK代表正相頻率信號、XCK代表反相頻率信號、N-1代表移位寄存器1的輸入、以及N代表移位寄存器1的輸出。當(dāng)應(yīng)用移位寄存器1于大尺寸的液晶顯示裝置時，此設(shè)計面臨兩個極大的缺失。當(dāng)XCK信號拉起時，即為CK下降時，節(jié)點P的電荷被移位寄存器1釋出，造成移位寄存器1的輸出波形N的下拉時間延長。請參閱圖2，其是描繪移位寄存器1的頻率圖。虛線21及虛線22所指之處分別為XCK上升及CK下降之處，此一時刻，節(jié)點P的電荷立即下降，由虛線23所指之處可知。圖3是描繪移位寄存器1的輸出波形，由虛線31所指之處可知，移位寄存器1的輸出波形所需的下拉時間約為12.4微秒。對液晶顯示裝置而言，此一時間太長。再者，當(dāng)晶體管101的尺寸加大時，輸出端N的耦合效應(yīng)也隨之加重，進(jìn)而造成下一級移位寄存器誤動，嚴(yán)重影響顯示質(zhì)量。
綜上所述，現(xiàn)存應(yīng)用于液晶顯示裝置的移位寄存器普遍存在嚴(yán)重的耦合效應(yīng)，以及輸出波形的下拉時間過長。是故，如何設(shè)計一種能同時解決此二問題的移位寄存器，仍為極待研究的課題。
發(fā)明內(nèi)容
本發(fā)明的一目的在于提供一種移位寄存電路，包含移位寄存單元、第一薄膜晶體管以及第二薄膜晶體管。該移位寄存單元用以接收啟動信號，且具有第一輸出端及第二輸出端。該第一薄膜晶體管具有柵極、第一極以及第二極，該第一薄膜晶體管的該柵極耦接至該第一輸出端，該第一薄膜晶體管的該第二極接收頻率信號。該第二薄膜晶體管具有柵極、第一極以及第二極，該第二薄膜晶體管的該柵極耦接至該第一薄膜晶體管的該第一極，該第二薄膜晶體管的該第二極耦接至該第一薄膜晶體管的該第二極，該第二薄膜晶體管的該第一極耦接至該第二輸出端。
本發(fā)明的另一目的在于提供一種移位寄存陣列，具有多個串接的移位寄存電路。至少一移位寄存電路包含移位寄存單元、第一薄膜晶體管以及第二薄膜晶體管。該移位寄存單元用以接收前一級的移位寄存電路的輸出信號，且具有第一輸出端及第二輸出端。該第一薄膜晶體管具有柵極、第一極以及第二極，該第一薄膜晶體管的該柵極耦接至該第一輸出端，該第一薄膜晶體管的該第二極耦接至頻率信號。該第二薄膜晶體管具有柵極、第一極以及第二極，該第二薄膜晶體管的該柵極耦接至該第一薄膜晶體管的該第一極，該第二薄膜晶體管的該第二極耦接至該第一薄膜晶體管的該第二極，該第二薄膜晶體管的該第一極耦接至該第二輸出端。
本發(fā)明的又一目的在于提供一種平面顯示裝置，至少包含一顯示陣列以及一移位寄存陣列。該顯示陣列具有多個像素，該移位寄存陣列具有多個移位寄存電路，每一個移位寄存電路用以驅(qū)動該顯示陣列的一列像素。至少一移位寄存電路包含移位寄存單元、第一薄膜晶體管以及第二薄膜晶體管。該移位寄存單元用以接收啟動信號，且具有第一輸出端及第二輸出端。該第一薄膜晶體管具有柵極、第一極以及第二極，該第一薄膜晶體管的該柵極耦接至該第一輸出端，該第一薄膜晶體管的該第二極接收頻率信號。該第二薄膜晶體管具有柵極、第一極以及第二極，該第二薄膜晶體管的該柵極耦接至該第一薄膜晶體管的該第一極，該第二薄膜晶體管的該第二極耦接至該第一薄膜晶體管的該第二極，該第二薄膜晶體管的該第一極耦接至該第二輸出端。
通過上述的配置，本發(fā)明可降低移位寄存器的輸出級受頻率信號影響而產(chǎn)生的耦合效應(yīng)，并縮短輸出波形的下拉時間。
在參閱圖式及隨后描述的實施方式后，本領(lǐng)域技術(shù)人員便可了解本發(fā)明的其它目的，以及本發(fā)明的技術(shù)手段及實施態(tài)樣。
圖1是描繪已知移位寄存器示意圖；圖2是描繪圖1所使用的頻率圖；圖3是描繪圖1的移位寄存器輸出波形；圖4A是描繪第一實施例的顯示面板；圖4B是描繪第一實施例的移位寄存陣列；圖4C是描繪第一實施例的移位寄存器；圖5是描繪第一實施例的頻率圖；圖6是描繪第一實施例的移位寄存電路的輸出波形；以及圖7是描繪第二實施例的移位寄存器。
1 移位寄存器 101 晶體管4 平面顯示面板41 移位寄存陣列 42 柵極驅(qū)動電路43 數(shù)據(jù)驅(qū)動電路 411 像素44 移位寄存陣列 45 第N級移位寄存電路451第一薄膜晶體管 452 第二薄膜晶體管453第三薄膜晶體管 454 第四薄膜晶體管455第五薄膜晶體管 456 第六薄膜晶體管457第七薄膜晶體管 458 第八薄膜晶體管459第九薄膜晶體管 460 第十薄膜晶體管461第十一薄膜晶體管 462 第十二薄膜晶體管463第十三薄膜晶體管 470 移位寄存單元471第一輸出端 472 第二輸出端473下拉模塊751第一薄膜晶體管 752 第二薄膜晶體管
具體實施例方式
本發(fā)明的第一實施例為一種平面顯示裝置，特別是一種液晶顯示裝置，其包含顯示面板4如圖4A所描繪。顯示面板4具有顯示陣列41、柵極驅(qū)動電路42、以及數(shù)據(jù)驅(qū)動電路43。該顯示陣列41包含多個像素411。圖4B描繪該柵極驅(qū)動電路42所包含的移位寄存陣列44，該移位寄存陣列44具有多個移位寄存電路，每一級移位寄存電路的輸出為下一級移位寄存電路的輸入。這些移位寄存電路間的連接關(guān)系為本領(lǐng)域技術(shù)人員所熟知，故不多贅述。每一個移位寄存電路用以驅(qū)動該顯示陣列的一列像素。例如，第N級移位寄存電路45用以驅(qū)動第N列像素。
一般而言，每一級的移位寄存電路的結(jié)構(gòu)都相同，但本發(fā)明并不限定每一級的移位寄存電路的結(jié)構(gòu)需相同。圖4C描繪第一實施例的第N級移位寄存電路45。該移位寄存電路45包含第一薄膜晶體管451、第二薄膜晶體管452、第三薄膜晶體管453、第四薄膜晶體管454、第五薄膜晶體管455、第六薄膜晶體管456、第七薄膜晶體管457、第八薄膜晶體管458、第九薄膜晶體管459、第十薄膜晶體管460、第十一薄膜晶體管461、第十二薄膜晶體管462以及第十三薄膜晶體管463。圖中，STN-1代表第N級移位寄存器45的輸入信號，亦即來自于第N-1級移位寄存器的輸出，對應(yīng)至圖4B的ST。N代表第N級移位寄存器的輸出，CK代表正相頻率信號，而XCK代表反相頻率信號。
第一實施例中，第三薄膜晶體管453、第四薄膜晶體管454、第五薄膜晶體管455、第六薄膜晶體管456、第七薄膜晶體管457、第八薄膜晶體管458、第九薄膜晶體管459、第十薄膜晶體管460、第十一薄膜晶體管461、第十二薄膜晶體管462以及第十三薄膜晶體管463形成移位寄存單元470。移位寄存單元470用以接收啟動信號，且具有第一輸出端471及第二輸出端472。該第二輸出端472耦接至第N列像素PIXEL N，并驅(qū)動之。此外，第二輸出端472耦接至后一級的移位寄存電路。
詳言之，所有晶體管皆具有柵極、第一極以及第二極。在此實施例中，第一極是指源極，第二極是指漏極。第三薄膜晶體管453的柵極接收輸入信號STN-1，第四薄膜晶體管454的柵極接收反相頻率信號XCK，第四薄膜晶體管454的第一極耦接至第三薄膜晶體管453的第一極，第四薄膜晶體管454的第二極耦接至第三薄膜晶體管453的第二極及輸入信號STN-1，第五薄膜晶體管455的柵極亦接收信號STN-1，第五薄膜晶體管455的第一極耦接至電源VSS。第六薄膜晶體管456的柵極接收正相頻率信號CK，第六薄膜晶體管456的第一極耦接至第五薄膜晶體管455的第二極，第六薄膜晶體管456的第二極耦接至第六薄膜晶體管456的柵極，第七薄膜晶體管457的柵極接收該反相頻率信號XCK，第七薄膜晶體管457的第一極耦接至電源VSS，第七薄膜晶體管457的第二極耦接至第五薄膜晶體管455的第二極，第八薄膜晶體管458的柵極耦接至第五薄膜晶體管455的第二極，第八薄膜晶體管458的第一極耦接至電源VSS，第八薄膜晶體管458的第二極耦接至第三薄膜晶體管453的第一極，第九薄膜晶體管459的柵極耦接至第五薄膜晶體管455的第二極，第九薄膜晶體管459的第一極耦接至電源VSS，第十薄膜晶體管460的柵極耦接至第九薄膜晶體管459的第二極，第十薄膜晶體管460的第一極耦接至電源VSS，第十薄膜晶體管460的第二極耦接至第五薄膜晶體管455的第二極，第十一薄膜晶體管461的柵極接收該反相頻率信號XCK，第十一薄膜晶體管461的第一極耦接至電源VSS，第十一薄膜晶體管461的第二極耦接至第九薄膜晶體管459的第二極，第十二薄膜晶體管462的柵極接收下一級移位寄存電路的輸出信號N+1，第十二薄膜晶體管462的第一極耦接至電源VSS，第十二薄膜晶體管462的第二極耦接至第九薄膜晶體管459的第二極，第十三薄膜晶體管463的柵極耦接第十二薄膜晶體管462的柵極，第十三薄膜晶體管463的第一極耦接至電源VSS，第十三薄膜晶體管463的第二極耦接至第三薄膜晶體管453的第一極。第十二薄膜晶體管462及第十三薄膜晶體管463形成下拉模塊473，用以使節(jié)點Q的波形于拉起時，于特定時間內(nèi)維持一定的電壓電平。
移位寄存單元470的第一輸出端471為第三薄膜晶體管453的第一極，第二輸出端472為第十二薄膜晶體管462的第二極。此外，第一薄膜晶體管451的柵極耦接至移位寄存單元470的第一輸出端471，亦即第三薄膜晶體管453的第一極，第一薄膜晶體管451的第二極接收該正相頻率信號CK，第二薄膜晶體管452的柵極耦接至第一薄膜晶體管451的第一極，第二薄膜晶體管452的第一極耦接至移位寄存單元470的第二輸出端472，亦即第十二薄膜晶體管462的第二極，第二薄膜晶體管452的第二極耦接至第一薄膜晶體管451的第二極。
第一實施例中，第二薄膜晶體管452的通道寬度大于第一薄膜晶體管451的通道寬度，例如兩者比值為10∶1，即第二薄膜晶體管452的通道寬度為12000微米，第一薄膜晶體管451的通道寬度為1200微米。由于第一薄膜晶體管451的寄生電容較小，如此可降低移位寄存單元45輸出端的耦合效應(yīng)。
要強(qiáng)調(diào)的是，第二薄膜晶體管452及第一薄膜晶體管451的通道寬度并不限于上述數(shù)字，只要前者的通道寬度大于后者即可達(dá)到本發(fā)明的目的。
圖5是描繪第一實施例的頻率圖。由虛線51所指之處可知，當(dāng)反相頻率XCK拉起且正相頻率CK下降時，節(jié)點Q尚保留些許電荷，使第一薄膜晶體管451維持開啟的狀態(tài)，以繼續(xù)處理輸出信號PIXEL N，亦即繼續(xù)處理波形PIXELN的下降部分。是故，第一實施例的輸出波形的下降時間較為短暫。由圖6可知，第一實施例的輸出波形的下降時間較為短暫，約為3.9微秒。
圖7是描繪本發(fā)明的第二實施例，其亦為顯示裝置，與第一實施例的差別在于，第二實施例的移位寄存電路7的第一薄膜晶體管751的第一極耦接STN，即下一級移位寄存電路的ST處，而第二薄膜晶體管752的第一極僅耦接至像素PIXEL N。此配置的優(yōu)點在于，當(dāng)此級移位寄存電路的第二薄膜晶體管752或像素?zé)o法正常運(yùn)作時，并不會影響到下一級移位寄存電路的運(yùn)作。
綜上所述，本發(fā)明于移位寄存電路的輸出端適當(dāng)連接二個薄膜晶體管，由于第一薄膜晶體管小于第二薄膜晶體管的尺寸，是故耦合電容值隨之降低，進(jìn)而減少下一級移位寄存電路的誤操作。此外，本發(fā)明的下拉模塊于反向頻率上升且正相頻率下拉之時，保留節(jié)點Q的些許電荷，因而縮短輸出波形的下拉時間。因此，利用本發(fā)明的液晶顯示裝置可有較穩(wěn)定的顯示效果。
惟上述實施例僅為例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的技術(shù)原理及精神的情況下，對上述實施例進(jìn)行修改及變化。因此本發(fā)明的權(quán)利保護(hù)范圍應(yīng)如所述的權(quán)利要求范圍所列。
權(quán)利要求
1.一種移位寄存電路，包含移位寄存單元，用以接收啟動信號，且具有第一輸出端及第二輸出端；第一薄膜晶體管，具有柵極、第一極以及第二極，其中該第一薄膜晶體管的該柵極耦接至該第一輸出端，該第一薄膜晶體管的該第二極接收頻率信號；以及第二薄膜晶體管，具有柵極、第一極以及第二極，其中該第二薄膜晶體管的該柵極耦接至該第一薄膜晶體管的該第一極，該第二薄膜晶體管的該第二極耦接至該第一薄膜晶體管的該第二極，該第二薄膜晶體管的該第一極耦接至該第二輸出端。
2.根據(jù)權(quán)利要求1所述的移位寄存電路，其中該第二薄膜晶體管的通道寬度大于該第一薄膜晶體管的通道寬度。
3.根據(jù)權(quán)利要求1所述的移位寄存電路，其中該第二薄膜晶體管的通道寬度與該第一薄膜晶體管的通道寬度的比值為10∶1。
4.根據(jù)權(quán)利要求1所述的移位寄存電路，其中該第一薄膜晶體管的通道寬度為1200微米，該第二薄膜晶體管的通道寬度為12000微米。
5.根據(jù)權(quán)利要求1所述的移位寄存電路，其中該移位寄存電路用以驅(qū)動顯示陣列中的一列像素，該第二輸出端耦接至該像素。
6.根據(jù)權(quán)利要求1所述的移位寄存電路，其中該第二輸出端耦接至后一級的移位寄存電路。
7.根據(jù)權(quán)利要求1所述的移位寄存電路，其中該第一薄膜晶體管的該源極耦接至后一級的移位寄存電路。
8.一種移位寄存陣列，具有多個串接的移位寄存電路，至少一移位寄存電路包含移位寄存單元，用以接收前一級的移位寄存電路的輸出信號，且具有第一輸出端及第二輸出端；第一薄膜晶體管，具有柵極、第一極以及第二極，其中該第一薄膜晶體管的該柵極耦接至該第一輸出端，該第一薄膜晶體管的該第二極耦接至頻率信號；以及第二薄膜晶體管，具有柵極、第一極以及第二極，其中該第二薄膜晶體管的該柵極耦接至該第一薄膜晶體管的該第一極，該第二薄膜晶體管的該第二極耦接至該第一薄膜晶體管的該第二極，該第二薄膜晶體管的該第一極耦接至該第二輸出端。
9.根據(jù)權(quán)利要求8所述的移位寄存陣列，其中該第二薄膜晶體管的通道寬度大于該第一薄膜晶體管的通道寬度。
10.根據(jù)權(quán)利要求8所述的移位寄存陣列，其中該第二薄膜晶體管的通道寬度與該第一薄膜晶體管的通道寬度的比值為10∶1。
11.根據(jù)權(quán)利要求8所述的移位寄存陣列，其中該第一薄膜晶體管的通道寬度為1200微米，該第二薄膜晶體管的通道寬度為12000微米。
12.根據(jù)權(quán)利要求8所述的移位寄存陣列，其中該移位寄存陣列用以驅(qū)動顯示陣列，該第二輸出端耦接至該顯示陣列的相對應(yīng)像素。
13.根據(jù)權(quán)利要求8所述的移位寄存陣列，其中該第二輸出端耦接至后一級的移位寄存電路。
14.根據(jù)權(quán)利要求8所述的移位寄存陣列，其中該第一薄膜晶體管的該第一極耦接至后一級的移位寄存電路。
15.一種平面顯示裝置，包含顯示陣列，具有多個像素；以及移位寄存陣列，具有多個移位寄存電路，每一個移位寄存電路用以驅(qū)動該顯示陣列的一列像素，至少一移位寄存電路包含移位寄存單元，用以接收啟動信號，且具有第一輸出端及第二輸出端；第一薄膜晶體管，具有柵極、第一極以及第二極，其中該第一薄膜晶體管的該柵極耦接至該第一輸出端，該第一薄膜晶體管的該第二極接收頻率信號；以及第二薄膜晶體管，具有柵極、第一極以及第二極，其中該第二薄膜晶體管的該柵極耦接至該第一薄膜晶體管的該第一極，該第二薄膜晶體管的該第二極耦接至該第一薄膜晶體管的該第二極，該第二薄膜晶體管的該第一極耦接至該第二輸出端。
16.根據(jù)權(quán)利要求15所述的平面顯示裝置，其中該第二薄膜晶體管的通道寬度大于該第一薄膜晶體管的通道寬度。
17.根據(jù)權(quán)利要求15所述的平面顯示裝置，其中該第二薄膜晶體管的通道寬度與該第一薄膜晶體管的通道寬度的比值為10∶1。
18.根據(jù)權(quán)利要求15所述的平面顯示裝置，其中該第一薄膜晶體管的通道寬度為1200微米，該第二薄膜晶體管的通道寬度為12000微米。
19.根據(jù)權(quán)利要求15所述的平面顯示裝置，其中該第二輸出端耦接至該像素。
20.根據(jù)權(quán)利要求15所述的平面顯示裝置，其中該第二輸出端耦接至后一級的移位寄存電路。
21.根據(jù)權(quán)利要求15所述的平面顯示裝置，其中該第一薄膜晶體管的該第一極耦接至后一級的移位寄存電路。
全文摘要
一種平面顯示裝置包含移位寄存陣列，該移位寄存陣列具有多個移位寄存電路。至少一移位寄存電路包含移位寄存單元、第一薄膜晶體管以及第二薄膜晶體管。移位寄存單元用以接收啟動信號，且具有第一輸出端及第二輸出端。第一薄膜晶體管的柵極耦接至第一輸出端，第一薄膜晶體管的第二極接收頻率信號。第二薄膜晶體管的柵極耦接至第一薄膜晶體管的第一極，第二薄膜晶體管的第二極耦接至第一薄膜晶體管的第二極，第二薄膜晶體管的第一極耦接至該第二輸出端。
文檔編號G09G3/34GK1937087SQ200610142399
公開日2007年3月28日 申請日期2006年10月11日 優(yōu)先權(quán)日2006年10月11日
發(fā)明者陳靜茹, 張立勛, 陳世烽, 張峻榮, 鄭詠澤 申請人:友達(dá)光電股份有限公司