專利名稱：移位寄存器電路及具有該移位寄存器電路的圖像顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及僅由例如圖像顯示裝置的掃描線驅(qū)動電路等中所使用的同一導(dǎo)電類型的場效應(yīng)晶體管構(gòu)成的移位寄存器電路，特別涉及能夠?qū)⑹剐盘栆莆坏姆较蚍崔D(zhuǎn)的雙向移位寄存器。
背景技術(shù)：
在液晶顯示裝置等的圖像顯示裝置(以下稱為“顯示裝置”)中，按照將多個像素排列為矩陣狀的顯示面板的像素行(像素線)設(shè)置柵極線(掃描線)，在顯示信號的一個水平期間的周期內(nèi)依次選擇該柵極線并進(jìn)行驅(qū)動，由此，能夠進(jìn)行顯示圖像的更新。這樣，作為依次選擇像素線即柵極線并進(jìn)行驅(qū)動用的柵極線驅(qū)動電路(掃描線驅(qū)動電路)，可以使用在顯示信號的一幀期間進(jìn)行一周的移位(shift)動作的移位寄存器。
對于柵極線驅(qū)動電路中所使用的移位寄存器來說，為減少在顯示裝置的制造工藝中的步驟數(shù)，優(yōu)選僅由同一導(dǎo)電類型的場效應(yīng)晶體管構(gòu)成。因此，提出各種僅由N型或P型的場效應(yīng)晶體管構(gòu)成的移位寄存器以及裝載有該移位寄存器的顯示裝置。作為場效應(yīng)晶體管，使用MOS(Metal Oxide Semiconductor金屬氧化物半導(dǎo)體)晶體管或薄膜晶體管(TFTThin Film Transistor)。
另外，柵極線驅(qū)動電路由以多級構(gòu)成的移位寄存器構(gòu)成。即，按照每一個像素線即按照每一個柵極線所設(shè)置的多個移位寄存器電路級聯(lián)(cascade)連接，構(gòu)成柵極線驅(qū)動電路。在本說明書中，為便于說明，將構(gòu)成柵極線驅(qū)動電路的多個移位寄存器的每一個稱為“單位移位寄存器”。
例如，在矩陣狀地設(shè)置有液晶像素的矩陣型的液晶顯示裝置中，屢次產(chǎn)生使其顯示圖像上下及左右反轉(zhuǎn)、或改變顯示時的顯示順序等的顯示圖形變更的要求。
例如，在將液晶顯示裝置應(yīng)用于OHP(Overhead Projector高射投影儀)用的投影裝置并使用透射式屏幕時，希望進(jìn)行顯示反轉(zhuǎn)。在使用透射式屏幕的情況下，因為從觀眾看來是從屏幕的背面?zhèn)韧渡溆跋?，所以，與從屏幕正面投射的情況相對比，屏幕上的影像是反轉(zhuǎn)的。另外，在顯示圖像自上而下逐漸出現(xiàn)或相反地自下而上逐漸出現(xiàn)等、直線圖表或直方圖等的顯示中希望得到演出的效果的情況下，希望進(jìn)行顯示順序的變更。
作為進(jìn)行這樣的顯示裝置的顯示圖形變更的方法之一，可以列舉出切換柵極線驅(qū)動電路的信號的移位方向的方法。因此，提出能夠切換信號移位方向的移位寄存器(以下稱為“雙向移位寄存器”)。
例如，在下述專利文獻(xiàn)1的圖13中，公開了雙向移位寄存器中所使用的單位移位寄存器(以下，也稱為“雙向單位移位寄存器”)只由N溝道型的場效應(yīng)晶體管構(gòu)成的移位寄存器(在本說明書圖3中示出與其相同的電路，以下括號內(nèi)的參照符號與該圖3相對應(yīng))。
該單位移位寄存器的輸出級由向輸出端子(OUT)供給被輸入到時鐘端子(CK)的時鐘信號(CLK)的第一晶體管(Q1)以及向輸出端子供給基準(zhǔn)電壓(VSS)的第二晶體管(Q2)構(gòu)成。此處，將第一晶體管的柵極節(jié)點(N1)定義為第一節(jié)點，將第二晶體管的柵極節(jié)點(N2)定義為第二節(jié)點。
該單位移位寄存器具有基于輸入到預(yù)定的第一輸入端子(IN1)的信號向第一節(jié)點供給第一電壓信號(Vn)的第三晶體管(Q3)；以及基于輸入到預(yù)定的第二輸入端子(IN2)的信號向第一節(jié)點供給第二電壓信號(Vr)的第四晶體管(Q4)。該第一、第二電壓信號是其一方的電壓電平(以下，只稱為“電平”)為H(High高)電平時另一方是L(Low低)電平的彼此互補(bǔ)的信號。
第一晶體管由這些第三、第四晶體管驅(qū)動。另外，第二晶體管由將第一節(jié)點作為輸入端、將第二節(jié)點作為輸出端的反相器(Q6，Q7)驅(qū)動。即，在該單位移位寄存器對輸出信號進(jìn)行輸出時，根據(jù)第二、第三晶體管的動作使第一節(jié)點為H電平，相應(yīng)地反相器使第二節(jié)點為L電平。由此，第一晶體管導(dǎo)通，第二晶體管截止，在該狀態(tài)下將時鐘信號傳送給輸出端子，由此，對輸出信號進(jìn)行輸出。另一方面，在不對輸出信號進(jìn)行輸出時，根據(jù)第二、第三晶體管的動作，使第一節(jié)點為L電平，相應(yīng)地反相器使第二節(jié)點為H電平。由此，第一晶體管截止，第二晶體管導(dǎo)通，輸出端子的電壓電平保持為L電平。
例如，在第一電壓信號是H電平、第二電壓信號是L電平的情況下，向第一輸入端子輸入信號時，第一節(jié)點變?yōu)镠電平，相應(yīng)地第二節(jié)點變?yōu)長電平，第一晶體管變?yōu)閷?dǎo)通狀態(tài)、第二晶體管變?yōu)榻刂範(fàn)顟B(tài)。因此，在其后輸入時鐘信號的定時(timing)，從該單位移位寄存器對輸出信號進(jìn)行輸出。即，在第一電壓信號是H電平、第二電壓信號是L電平的情況下，該單位移位寄存器進(jìn)行動作，以使以隨時間變化的方式對輸入到第一輸入端子中的信號進(jìn)行輸出。
相反地，在第一電壓信號是L電平、第二電壓信號是H電平的情況下，向第二輸入端子輸入信號時，第一節(jié)點變?yōu)镠電平、相應(yīng)地第二節(jié)點變?yōu)長電平，第一晶體管變?yōu)閷?dǎo)通狀態(tài)、第二晶體管變?yōu)榻刂範(fàn)顟B(tài)。因此，在其后輸入時鐘信號的定時，從該單位移位寄存器對輸出信號進(jìn)行輸出。即，在第一電壓信號是L電平、第二電壓信號是H電平的情況下，該單位移位寄存器進(jìn)行動作，以使以隨時間變化的方式對輸入到第二輸入端子中的信號進(jìn)行輸出。
這樣，專利文獻(xiàn)1的圖13的雙向單位移位寄存器(本說明書的圖3)通過切換對第一晶體管進(jìn)行驅(qū)動用的第一電壓信號以及第二電壓信號的電平，由此，切換信號的移位方向。
專利文獻(xiàn)1特開2001-350438號公報(第13-19頁，圖13-圖25)對現(xiàn)有的雙向移位寄存器具有的第一個問題進(jìn)行說明。在級聯(lián)連接上述現(xiàn)有的雙向單位移位寄存器而構(gòu)成柵極線驅(qū)動電路時，向其各級的單位移位寄存器的第一輸入端子(IN1)輸入自己前一級的輸出信號，向第二輸入端子(IN2)輸入自己下一級的輸出信號(參照本說明書的圖2)。另外，由于柵極線驅(qū)動電路以在1幀期間的周期內(nèi)依次選擇各柵極線的方式進(jìn)行動作，所以，僅在一幀期間內(nèi)的指定的一個水平期間從各個單位移位寄存器輸出輸出信號(柵極線驅(qū)動信號)，在其以外的期間不進(jìn)行輸出。因此，在各單位移位寄存器中，對于驅(qū)動第一晶體管(Q1)的第三以及第四晶體管(Q3、Q4)來說，在一幀期間的大部分中截止。
在現(xiàn)有的單位移位寄存器中，若第三以及第四晶體管截止，則第一晶體管的柵極即第一節(jié)點(N1)變?yōu)楦≈脿顟B(tài)。特別是，不輸出輸出信號的期間(非選擇期間)持續(xù)約一幀期間的長度，此期間內(nèi)第一節(jié)點維持為浮置狀態(tài)的L電平，由此，保持第一晶體管截止。此時，若在第三晶體管(第一電壓信號為H電平時)或第四晶體管(第二電壓信號為H電平時)中產(chǎn)生漏電流，與之相伴的電荷會蓄積到浮置狀態(tài)的第一節(jié)點，該第一節(jié)點的電位慢慢上升。
另外，在非選擇期間也可以對時鐘端子(CK)(第一晶體管的漏極)繼續(xù)輸入時鐘信號，根據(jù)通過第一晶體管的漏極、柵極間的重疊電容(overlapping capacity)的耦合，在時鐘信號變?yōu)镠電平期間，第一節(jié)點的電位也上升。在本說明書的說明中，由于假定各晶體管為N型晶體管，所以，晶體管在時鐘信號的H電平時變?yōu)榧せ?導(dǎo)通)狀態(tài)，在L電平時變?yōu)榉羌せ?截止)狀態(tài)。另外，P型晶體管的情況與其相反。
第一節(jié)點電位因上述的漏電流以及時鐘信號而上升的結(jié)果是，產(chǎn)生如下誤動作的問題若第一晶體管的柵極、源極間電壓超過其閾值電壓，則應(yīng)該截止的第一晶體管導(dǎo)通，柵極線不必要地被激活。因此，若設(shè)置在各像素內(nèi)的像素開關(guān)元件(有源晶體管)導(dǎo)通，則像素內(nèi)的數(shù)據(jù)被改寫，產(chǎn)生顯示不良。
然后，對第二個問題進(jìn)行說明。在雙向單位移位寄存器輸出輸出信號的期間(選擇期間)，第一節(jié)點(N1)變?yōu)楦≈脿顟B(tài)的H電平，由此，保持第一晶體管(Q1)導(dǎo)通。并且，若時鐘端子(CK)(第一晶體管的漏極)的時鐘信號變?yōu)镠電平，與之相隨輸出端子(OUT)變?yōu)镠電平，柵極線被激活。此時，根據(jù)通過第一晶體管的漏極、柵極間的重疊電容和柵極、溝道間電容以及柵極、源極間的重疊電容的耦合，在時鐘信號變?yōu)镠電平期間，第一節(jié)點升壓。該第一節(jié)點的升壓帶來使第一晶體管驅(qū)動能力(流過電流能力)增大的優(yōu)點，由此，該單位移位寄存器能夠快速地對柵極線進(jìn)行充電。
但是，在第一節(jié)點升壓時，因為向第三晶體管(Q3)(第一電壓信號為L電平時)或第四晶體管(Q4)(第二電壓信號為L電平時)的漏極、源極間施加較高的電壓，所以，由于該漏極、源極間的耐電壓特性，容易產(chǎn)生漏電流。若第一節(jié)點的電平因該漏電流而下降，則導(dǎo)致第一晶體管的驅(qū)動能力下降，時鐘信號從H電平返回到L電平時的輸出信號下降速度變慢。由此，若像素晶體管截止延遲，則像素內(nèi)的數(shù)據(jù)被改寫為下一線的數(shù)據(jù)，產(chǎn)生顯示不良的問題。
另外，對第三個問題進(jìn)行說明。在由現(xiàn)有的雙向移位寄存器構(gòu)成的柵極線驅(qū)動電路中，例如，在從前一級朝向后一級的方向使信號移位的正向移位時，向最前一級的單位移位寄存器的第一輸入端子(IN1)輸入與圖像信號的各幀期間的開頭對應(yīng)的被稱為“開始脈沖”的控制脈沖作為輸入信號。將該輸入信號依次傳送給級聯(lián)連接的各單位移位寄存器，直至到達(dá)最后一級的單位移位寄存器。在現(xiàn)有的雙向移位寄存器中，最后一級的單位移位寄存器輸出輸出信號之后，需要向該最后一級的第二輸入端子(IN2)輸入與圖像信號的各幀期間的末尾對應(yīng)的被稱為“終止脈沖”的控制脈沖。這是因為，若不這樣，不能使最后一級的第一晶體管截止，從該最后一級會繼續(xù)輸出輸出信號。
如果是僅在單方向使信號移位的通常的移位寄存器，因為在最后一級的再下一級設(shè)置偽級(dummy stage)，將其輸出信號用作終止脈沖的作用，或者將與輸入到最后一級的時鐘信號相位不同的時鐘信號用作終止脈沖的作用，所以，需要終止脈沖的情況較少，只有開始脈沖就足夠的情況較多。因此，對僅在單方向使信號(柵極線驅(qū)動信號)移位的通常的柵極線驅(qū)動電路的動作進(jìn)行控制的驅(qū)動控制裝置的多數(shù)僅輸出開始脈沖。
但是，在雙向移位寄存器的情況下，不是向最后一級的第二輸入端子只輸入終止脈沖，在從后一級朝向前一級的方向使信號移位的反向移位時，需要輸入開始脈沖。另外，因為只單純地設(shè)置偽級，在使移位方向反轉(zhuǎn)時，偽級的輸出信號很有可能變?yōu)殄e誤的開始脈沖，所以，不是象僅單方向移位時那么簡單。因此，在雙方向使信號移位的柵極線驅(qū)動電路的驅(qū)動控制裝置中，如上所述，采用不僅安裝開始脈沖的輸出電路而且安裝終止脈沖的輸出電路的結(jié)構(gòu)，導(dǎo)致驅(qū)動控制裝置的成本上升即顯示裝置的成本上升的問題。
并且，對第四個問題進(jìn)行說明。由非晶質(zhì)硅TFT(a-Si TFT)構(gòu)成柵極線驅(qū)動電路的單位移位寄存器的顯示裝置近年來被廣泛采用，但是，a-Si TFT存在如下問題若柵電極連續(xù)地被正偏壓，則閾值電壓移位，其驅(qū)動能力(流過電流能力)下降。另外，不只是a-Si TFT，有機(jī)TFT也產(chǎn)生同樣的問題。
另一方面，在構(gòu)成柵極線驅(qū)動電路的各單位移位寄存器中，不輸出輸出信號的期間(非選擇期間)約持續(xù)一幀期間的長度。在現(xiàn)有的單位移位寄存器中，在該期間，為了使第二晶體管導(dǎo)通、使輸出端子(OUT)維持L電平，使第二節(jié)點(N2)維持H電平。即，第二晶體管的柵極被連續(xù)正偏壓，其在a-Si TFT或有機(jī)TFT等情況下驅(qū)動能力慢慢下降。若該現(xiàn)象繼續(xù)下去，則在非選擇期間輸出端子變?yōu)楦≈脿顟B(tài)，由于各柵極線的電位不穩(wěn)定，所以，容易產(chǎn)生誤動作，產(chǎn)生顯示品質(zhì)惡化的問題。

發(fā)明內(nèi)容
本發(fā)明是為解決上述問題而進(jìn)行的，第一目的在于，在雙向單位移位寄存器中對由構(gòu)成該雙向單位移位寄存器的晶體管的漏電流及閾值電壓的移位引起的誤動作進(jìn)行抑制。另外，第二目的在于，提供一種不需要輸入終止脈沖的雙向移位寄存器。
本發(fā)明的移位寄存器電路具有第一晶體管，將輸入到上述第一時鐘端子的第一時鐘信號提供給上述輸出端子；第二晶體管，基于與上述第一時鐘信號相位不同的第二時鐘信號，使上述輸出端子放電；分別輸入互補(bǔ)的第一以及第二電壓信號的第一以及第二電壓信號端子；第三晶體管，基于輸入到上述第一輸入端子的第一輸入信號，向上述第一晶體管的控制電極連接的第一節(jié)點提供上述第一電壓信號；第四晶體管，基于輸入到上述第二輸入端子的第二輸入信號，向上述第一節(jié)點提供上述第二電壓信號；開關(guān)電路，在上述第一節(jié)點為被放電狀態(tài)時，基于上述第一時鐘信號，使上述第一節(jié)點與上述輸出端子之間導(dǎo)通。
若按照本發(fā)明的移位寄存器電路，對輸出信號(通過第一晶體管被傳送到輸出端子的第一時鐘信號)進(jìn)行輸出時，因為在開關(guān)電路沒有電流流過，所以，第一晶體管的控制電極被充分升壓，能夠保持第一晶體管的驅(qū)動能力較大。由此，能夠使輸出信號的上升及下降速度較快，有助于動作的高速化。而且，在不輸出輸出信號期間(非選擇期間)，因為開關(guān)電路導(dǎo)通，所以，第一晶體管的控制電極被放電，維持L電平。由此，在非選擇期間第一晶體管導(dǎo)通，能夠防止輸出信號不需要地變?yōu)镠電平。即，可以得到如下效果防止非選擇期間的誤動作，防止輸出信號的輸出時的驅(qū)動能力下降。


圖1是表示本發(fā)明的實施方式的顯示裝置結(jié)構(gòu)的概略方框圖。
圖2是表示使用現(xiàn)有的雙向單位移位寄存器的柵極線驅(qū)動電路的結(jié)構(gòu)例的方框圖。
圖3是現(xiàn)有的雙向單位移位寄存器的電路圖。
圖4是表示柵極線驅(qū)動電路的動作的時序圖。
圖5是表示使用雙向單位移位寄存器的柵極線驅(qū)動電路的結(jié)構(gòu)例的方框圖。
圖6是表示使用現(xiàn)有的雙向單位移位寄存器的柵極線驅(qū)動電路的結(jié)構(gòu)例的方框圖。
圖7是表示實施方式1的柵極線驅(qū)動電路的結(jié)構(gòu)的方框圖。
圖8是表示實施方式1的雙向單位移位寄存器的結(jié)構(gòu)的電路圖。
圖9是表示實施方式1的雙向單位移位寄存器的動作的時序圖。
圖10是用于說明實施方式1的雙向單位移位寄存器的動作的圖。
圖11是表示實施方式1的雙向單位移位寄存器的動作的時序圖。
圖12是表示實施方式1的柵極線驅(qū)動電路的變形例的方框圖。
圖13是表示實施方式2的雙向單位移位寄存器的結(jié)構(gòu)的電路圖。
圖14是表示實施方式3的雙向單位移位寄存器的結(jié)構(gòu)的電路圖。
圖15是表示實施方式4中的電平調(diào)整電路的變形例的電路圖。
圖16是表示實施方式4中的電平調(diào)整電路的變形例的電路圖。
圖17是表示實施方式4中的電平調(diào)整電路的變形例的電路圖。
圖18是表示實施方式4中的電平調(diào)整電路的變形例的電路圖。
圖19是表示實施方式4中的電平調(diào)整電路的變形例的電路圖。
圖20是實施方式5的雙向單位移位寄存器的電路圖。
圖21是表示實施方式5的雙向單位移位寄存器的動作的時序圖。
圖22是表示實施方式6的雙向單位移位寄存器的電路圖。
圖23是表示實施方式6的雙向單位移位寄存器的動作的時序圖。
圖24是表示實施方式7的雙向單位移位寄存器的電路圖。
圖25是表示實施方式8的雙向單位移位寄存器的電路圖。
圖26是表示實施方式9的雙向單位移位寄存器的電路圖。
圖27是表示實施方式10的雙向單位移位寄存器的電路圖。
圖28是表示使用實施方式11的雙向單位移位寄存器的柵極線驅(qū)動電路的結(jié)構(gòu)例的方框圖。
圖29是表示實施方式11的柵極線驅(qū)動電路的結(jié)構(gòu)例的電路圖。
圖30是表示實施方式11的柵極線驅(qū)動電路的結(jié)構(gòu)例的電路圖。
圖31是表示實施方式11的柵極線驅(qū)動電路的動作的時序圖。
圖32是表示實施方式11的柵極線驅(qū)動電路的動作的時序圖。
圖33是表示實施方式11的柵極線驅(qū)動電路的結(jié)構(gòu)例的電路圖。
圖34是表示實施方式11的柵極線驅(qū)動電路的結(jié)構(gòu)例的電路圖。
具體實施例方式
以下，參照附圖對本發(fā)明實施方式進(jìn)行說明。并且，為避免重復(fù)說明，在各圖中對于具有相同或相當(dāng)功能的要素使用同一符號。
實施方式1圖1是表示本發(fā)明實施方式1的顯示裝置的結(jié)構(gòu)的概略方框圖，示出液晶顯示裝置10的整體結(jié)構(gòu)作為顯示裝置的代表例。
液晶顯示裝置10具有液晶陣列部20、柵極線驅(qū)動電路(掃描線驅(qū)動電路)30以及源極驅(qū)動器40。由以后的說明可知，本發(fā)明的實施方式的雙向移位寄存器被安裝在柵極線驅(qū)動電路30中，與液晶陣列部20一體地形成。
液晶陣列部20包括被設(shè)置成矩陣狀的多個像素25。分別對各像素的行(以下也稱為“像素線”)配置柵極線GL1，GL2…(總稱“柵極線GL”)，另外，分別對各像素的列(以下也稱為“像素列”)配置數(shù)據(jù)線DL1，DL2…(總稱“數(shù)據(jù)線DL”)。在圖1中，代表性地示出第一行的第一列及第二列的像素25、以及與之對應(yīng)的柵極線GL1以及數(shù)據(jù)線DL1，DL2。
各像素25具有設(shè)置在對應(yīng)的數(shù)據(jù)線DL和像素節(jié)點Np之間的像素開關(guān)元件26；并聯(lián)連接在像素節(jié)點Np及共同電極節(jié)點NC之間的電容器27以及液晶顯示元件28。液晶顯示元件28中的液晶的取向性按照像素節(jié)點Np和共同電極節(jié)點NC之間的電壓差變化，響應(yīng)于此，液晶顯示元件28的顯示亮度進(jìn)行變化。由此，能夠由通過數(shù)據(jù)線DL及像素開關(guān)元件26傳送給像素節(jié)點Np的顯示電壓控制各像素的亮度。即，在像素節(jié)點Np和共同電極節(jié)點NC之間施加與最大亮度相對應(yīng)的電壓差和與最小亮度相對應(yīng)的電壓差間的中間的電壓差，由此，能夠得到中間亮度。因此，通過等級式地設(shè)定上述顯示電壓，能夠得到灰度方式的亮度。
柵極線驅(qū)動電路30基于預(yù)定的掃描周期依次選擇柵極線GL并進(jìn)行驅(qū)動。在本實施方式中，柵極線驅(qū)動電路30由雙向移位寄存器構(gòu)成，能夠切換激活柵極線GL的順序的方向。像素開關(guān)元件26的柵電極分別與對應(yīng)的柵極線GL連接。在選擇指定的柵極線GL的期間，在與其連接的各像素中，像素開關(guān)元件26變?yōu)閷?dǎo)通狀態(tài)，像素節(jié)點Np與對應(yīng)的數(shù)據(jù)線DL連接。并且，傳送給像素節(jié)點Np的顯示電壓由電容器27保持。一般地說，像素開關(guān)元件26由形成在與液晶顯示元件28相同的絕緣體襯底(玻璃襯底、樹脂襯底等)上的TFT構(gòu)成。
源極驅(qū)動器40是將顯示電壓向數(shù)據(jù)線DL輸出的驅(qū)動器，該顯示電壓是根據(jù)作為N位的數(shù)字信號的顯示信號SIG等級式地設(shè)定的。此處，作為一個例子，顯示信號SIG是6位信號，由顯示信號位DB0～DB5構(gòu)成。若基于6位的顯示信號SIG，則在各像素中，可以進(jìn)行26＝64等級的灰度顯示。而且，若由R(Red紅)、G(Green綠)及B(Blue藍(lán))三種像素形成一個彩色顯示單位，則能進(jìn)行約26萬色的彩色顯示。
另外，如圖1所示，源極驅(qū)動器40由移位寄存器50、數(shù)據(jù)鎖存電路52、54、灰度電壓生成電路60、譯碼電路70、模擬放大器80構(gòu)成。
在顯示信號SIG中，串行地生成與各像素25的顯示亮度相對應(yīng)的顯示信號位DB0～DB5。即，各定時的顯示信號位DB0～DB5表示液晶陣列部20中的任意一個像素25的顯示亮度。
移位寄存器50在與切換顯示信號SIG的設(shè)定的周期同步后的定時，指示數(shù)據(jù)鎖存電路52進(jìn)行顯示信號位DB0～DB5的讀入。數(shù)據(jù)鎖存電路52依次讀入串行生成的顯示信號SIG，保持一個像素線部分的顯示信號SIG。
在數(shù)據(jù)鎖存電路52中讀入一個像素線部分的顯示信號SIG定時激活輸入到數(shù)據(jù)鎖存電路54中的鎖存信號LT。數(shù)據(jù)鎖存電路54對其進(jìn)行響應(yīng)，讀入此時被保持在數(shù)據(jù)鎖存電路52中的一個像素線部分的顯示信號SIG。
灰度電壓生成電路60由串聯(lián)連接在高電壓VDH以及低電壓VDL之間的63個分壓電阻構(gòu)成，分別生成64等級的灰度電壓V1～V64。
譯碼電路70對保持在鎖存電路54中的顯示信號SIG進(jìn)行譯碼，基于該譯碼結(jié)果從灰度電壓V1～V64中選擇輸出到各譯碼輸出節(jié)點Nd1、Nd2…(總稱“譯碼輸出節(jié)點Nd”)的電壓并進(jìn)行輸出。
其結(jié)果是，能夠同時(并行)向譯碼輸出節(jié)點Nd輸出與被保持在數(shù)據(jù)鎖存電路54中的一個像素線部分的顯示信號SIG相對應(yīng)的顯示電壓(灰度電壓V1～V64中的一個)。并且，在圖1中，代表性地示出與第一列及第二列的數(shù)據(jù)線DL1、DL2對應(yīng)的譯碼輸出節(jié)點Nd1、Nd2。
模擬放大器80將與從譯碼電路70輸出到譯碼輸出節(jié)點Nd1、Nd2…的各顯示電壓對應(yīng)的模擬電壓分別輸出到數(shù)據(jù)線DL1、DL2…。
源極驅(qū)動器40基于預(yù)定的掃描周期按每一個像素線部分向數(shù)據(jù)線DL重復(fù)輸出與一系列的顯示信號SIG對應(yīng)的顯示電壓，柵極線驅(qū)動電路30與該掃描周期同步地對柵極線GL1、GL2…按此順序或是其相反順序進(jìn)行驅(qū)動，由此，在液晶陣列部20上完成基于顯示信號SIG的圖像或是其反轉(zhuǎn)圖像的顯示。
此處，為便于本發(fā)明的說明，對現(xiàn)有的柵極線驅(qū)動電路30及構(gòu)成該柵極線驅(qū)動電路30的雙向單位移位寄存器進(jìn)行說明。圖2是表示現(xiàn)有的柵極線驅(qū)動電路30的結(jié)構(gòu)的圖。該柵極線驅(qū)動電路30由用多級構(gòu)成的雙向移位寄存器構(gòu)成。即，該柵極線驅(qū)動電路30由級聯(lián)連接的n個雙向單位移位寄存器SR1、SR2、SR3、…SRn構(gòu)成(以下，將單位移位寄存器SR1、SR2、SR3、…SRn總稱為“單位移位寄存器SR”)。按照每一個像素線即按照每一個柵極線GL分別設(shè)置一個單位移位寄存器SR。
圖2所示的時鐘發(fā)生器31向柵極線驅(qū)動電路30的單位移位寄存器SR輸入彼此相位不同的兩相時鐘信號CLK、/CLK?？刂七@些時鐘信號CLK、/CLK，以使在與顯示裝置的掃描周期同步的定時交替地激活。
另外，圖2所示的電壓信號發(fā)生器32生成決定該雙向移位寄存器中的信號的移位方向的第一電壓信號Vn及第二電壓信號Vr。第一電壓信號Vn及第二電壓信號Vr是彼此互補(bǔ)的信號，電壓信號發(fā)生器32在向從前一級朝向后一級的方向(單位移位寄存器SR1，SR2，SR3…的順序)使信號移位的情況下(將該方向定義為“正向”)，使第一電壓信號Vn為H電平，使第二電壓信號Vr為L電平。相反地，在從后一級朝向前一級的方向(單位移位寄存器SRn、SRn-1、SRn-2、…的順序)使信號移位的情況下(此方向定義為“反向”)，使第二電壓信號Vr為H電平，使第一電壓信號Vn為L電平。
各單位移位寄存器SR具有第一輸入端子IN1；第二輸入端子IN2；輸出端子OUT；時鐘端子CK；第一電壓信號端子T1及第二電壓信號端子T2。如圖2所示，以輸入與其前后鄰接的單位移位寄存器SR不同的時鐘信號的方式，向各單位移位寄存器SR的時鐘端子CK輸入時鐘信號CLK、/CLK中的一個。
時鐘發(fā)生器31生成的時鐘信號CLK、/CLK可通過程序或者布線的連接改變，按照信號的移位方向彼此交換相位。對于通過布線的連接變更的交換來說，在制造顯示裝置前將移位方向固定在一個方向的情況下是有效的。另外，對于利用程序的交換來說，在制造顯示裝置后將移位方向固定在一個方向或者在使用顯示裝置中改變移位方向的情況下是有效的。
在單位移位寄存器SR的輸出端子OUT上分別連接?xùn)艠O線GL。即，輸出到輸出端子OUT的信號(輸出信號)成為用于激活柵極線GL的水平(或垂直)掃描脈沖。
向作為最前一級的第一級單位移位寄存器SR1的第一輸入端子IN1中輸入第一控制脈沖STn。在正向移位時該第一控制脈沖STn為與圖像信號的各幀期間的開頭對應(yīng)的開始脈沖，在反向移位時為與圖像信號的各幀期間的末尾對應(yīng)的終止脈沖。第二級以后的單位移位寄存器SR的第一輸入端子IN1與本身前一級的單位移位寄存器SR的輸出端子OUT連接。即，向第二級以后的單位移位寄存器SR的第一輸入端子IN1輸入其前一級的輸出信號。
另外，向作為最后一級的第k級的單位移位寄存器SRk的第二輸入端子IN2輸入第二控制脈沖STr。該第二控制脈沖STr在反向時為開始脈沖，在正向移位時為終止脈沖。第k-1級以前的第二輸入端子IN2與本身后一級的輸出端子OUT連接。即，向第二級以后的第二輸入端子IN2輸入其后一級的輸出信號。
各單位移位寄存器SR在正向移位時，與時鐘信號CLK、/CLK同步地一邊使從前一級輸入的輸入信號(前一級的輸出信號)移位，一邊傳送給對應(yīng)的柵極線GL及本身的下一級的單位移位寄存器SR。另外，在反向移位時，一邊使從后一級輸入的輸入信號(后一級的輸出信號)移位，一邊傳送給對應(yīng)的柵極線GL及本身的前一級的單位移位寄存器SR(單位移位寄存器SR的動作的詳細(xì)情況后述)。其結(jié)果是，一系列的單位移位寄存器SR起到在基于預(yù)定的掃描周期的定時依次激活柵極線GL的、所謂的柵極線驅(qū)動單元的作用。
圖3是表示和上述專利文獻(xiàn)1中所公開的內(nèi)容相同的、現(xiàn)有的雙向單位移位寄存器SR的結(jié)構(gòu)的電路圖。而且，在柵極線驅(qū)動電路30中，由于級聯(lián)連接的各單位移位寄存器SR的結(jié)構(gòu)實際上都相同，所以，以下代表性地僅對一個單位移位寄存器SR的構(gòu)成進(jìn)行說明。另外，構(gòu)成該單位移位寄存器SR的晶體管全部是同一導(dǎo)電類型場效應(yīng)晶體管，在本實施方式中全部為N型TFT。
如圖3所示，現(xiàn)有的雙向單位移位寄存器SR除了具有已經(jīng)在圖2中示出的第一、第二輸入端子IN1、IN2、輸出端子OUT、時鐘端子CK、及第一、第二電壓信號端子T1、T2外，還具有供給低電位側(cè)電源電位VSS的第一電源端子S1及供給高電位側(cè)電源電位VDD的第二電源端子S2。在以下的說明中，低電位側(cè)電源電位VSS為電路的基準(zhǔn)電位(＝0V)，但是，在實際使用中，以寫入到像素中的數(shù)據(jù)的電壓為基準(zhǔn)設(shè)定基準(zhǔn)電位，例如，將高電位側(cè)電源電位VDD設(shè)定為17V，將低電位側(cè)電源電位VSS設(shè)定為-12V等。
單位移位寄存器SR的輸出級由連接在輸出端子OUT與時鐘端子CK之間的晶體管Q1、和連接在輸出端子OUT與第一電源端子S1之間的晶體管Q2構(gòu)成。即，晶體管Q1是將輸入到時鐘端子CK的時鐘信號提供給輸出端子OUT的輸出上拉晶體管，晶體管Q2是向輸出端子OUT供給第一電源端子S1的電位的輸出下拉晶體管。以下，將構(gòu)成單位移位寄存器SR的輸出級的晶體管Q1的柵極(控制電級)連接的節(jié)點定義為節(jié)點N1，將晶體管Q2的柵極節(jié)點定義為N2。
在節(jié)點N1和第一電壓信號端子T1之間連接晶體管Q3，其柵極與第一輸入端子IN1連接。在節(jié)點N1和第二電壓信號端子T2之間連接晶體管Q4，其柵極與第二輸入端子IN2連接。
在節(jié)點N2和第二電源端子S2之間連接晶體管Q6，在節(jié)點N2和第一電源端子S1之間連接晶體管Q7。晶體管Q6的柵極和漏極都與第二電源端子S2連接，進(jìn)行所謂的二極管連接。晶體管7的柵極與節(jié)點N1連接。與晶體管Q6相比，將晶體管Q7的驅(qū)動能力(流過電流的能力)設(shè)定得充分大。即，晶體管Q7的導(dǎo)通電阻比晶體管Q6的導(dǎo)通電阻小。因而，若晶體管Q7的柵極電位上升，則節(jié)點N2的電位下降，相反地，若晶體管Q7的柵極電位下降，則節(jié)點N2的電位上升。即，晶體管Q6及晶體管Q7構(gòu)成將節(jié)點N1作為輸入端、將節(jié)點N2作為輸出端的反相器。該反相器是根據(jù)晶體管Q6及晶體管Q7的導(dǎo)通電阻值之比規(guī)定其動作的、所謂的“比例型反相器(ratio type inverter)”。另外，該反相器起到為了下拉輸出端子OUT而驅(qū)動晶體管Q2的“下拉驅(qū)動電路”的作用。
對圖3的單位移位寄存器SR的動作進(jìn)行說明。由于構(gòu)成柵極線驅(qū)動電路30的各單位移位寄存器SR的動作實際上都相同，所以，此處代表性地對第k級的單位移位寄存器SRk的動作進(jìn)行說明。
為了簡單，以向該單位移位寄存器SRk的時鐘端子CK輸入時鐘信號CLK為例來進(jìn)行說明(例如，圖2中的單位移位寄存器SR1、SR3等相當(dāng)于此)。另外，將該單位移位寄存器SRk的輸出信號定義為Gk，將其前一級(第k-1級)的單位移位寄存器SRk-1的輸出信號定義為Gk-1，將下一級(第k+1級)的單位移位寄存器SRk+1的輸出信號定義為Gk+1。另外，時鐘信號CLK、/CLK、第一電壓信號Vn、第二電壓信號Vr的H電平的電位與高電位側(cè)電源電位VDD相等。而且，假定構(gòu)成單位移位寄存器SR的各晶體管的閾值電壓全部相等，將其值設(shè)為Vth。
首先，說明柵極線驅(qū)動電路30進(jìn)行正向移位的動作的情況。此時，電壓信號發(fā)生器32使第一電壓信號Vn為H電平(VDD)，使第二電壓信號Vr為L電平(VSS)。即，在正向移位時，晶體管Q3起到對節(jié)點N1進(jìn)行充電(上拉)的晶體管的作用，晶體管Q4起到使節(jié)點N1放電(下拉)的晶體管的作用。
首先，作為初始狀態(tài)，節(jié)點N1為L電平(VSS)，節(jié)點N2為H電平(VDD-Vth)(以下，將該狀態(tài)稱為“復(fù)位狀態(tài)”)。另外，時鐘端子CK(時鐘信號CLK)、第一輸入端子IN1(前一級的輸出信號Gk-1)及第二輸入端子IN2(下一級的輸出信號Gk+1)都為L電平。在該復(fù)位狀態(tài)下，由于晶體管Q1截止(截斷狀態(tài))、晶體管Q2導(dǎo)通(導(dǎo)通狀態(tài))，所以，輸出端子OUT(輸出信號Gk)與時鐘端子CK(時鐘信號CLK)的電平無關(guān)地保持為L電平。即，該單位移位寄存器SRk連接的柵極線GLk處于非選擇狀態(tài)。
從該狀態(tài)開始，若前一級的單位移位寄存器SRk-1的輸出信號Gk-1(第一級的情況下是作為開始脈沖的第一控制脈沖STn)變?yōu)镠電平，則將其輸入到該單位移位寄存器SRk的第一輸入端子IN1中，晶體管Q3導(dǎo)通，節(jié)點N1變?yōu)镠電平(VDD)。相應(yīng)地，由于晶體管Q7導(dǎo)通，所以，節(jié)點N2變?yōu)長電平(VSS)。這樣，在節(jié)點N1為H電平、節(jié)點N2為L電平的狀態(tài)(以下，稱這種狀態(tài)為“設(shè)置狀態(tài)”)下，晶體管Q1導(dǎo)通，晶體管Q2截止。之后，若前一級的輸出信號Gk-1返回到L電平，則晶體管Q3截止，但是，由于節(jié)點N1變?yōu)楦≈脿顟B(tài)的H電平，所以，能夠維持該設(shè)置狀態(tài)。
然后，輸入到時鐘端子CK的時鐘信號CLK變?yōu)镠電平，但是，因為此時晶體管Q1導(dǎo)通、晶體管Q2截止，所以，與此相伴，輸出端子OUT的電平上升。另外，根據(jù)通過晶體管Q1的柵極、溝道間電容的耦合，浮置狀態(tài)的節(jié)點N1的電平被升壓指定的電壓。因而，即使輸出端子OUT的電平上升，由于晶體管Q1的驅(qū)動能力被保持得較大，所以，輸出信號Gk的電平隨著時鐘端子CK的電平而變化。特別是，晶體管Q1的柵極、源極間電壓充分大時，由于晶體管Q1進(jìn)行在非飽和區(qū)域中的動作(非飽和動作)，所以，不存在閾值電壓部分的損失，輸出端子OUT上升到與時鐘信號CLK相同的電平。因而，只在時鐘信號CLK為H電平期間，輸出信號Gk變?yōu)镠電平，激活柵極線GLk，成為選擇狀態(tài)。
其后，若時鐘信號CLK返回到L電平，則與其相隨輸出信號Gk也變?yōu)長電平，柵極線GLk被放電，返回到非選擇狀態(tài)。
因為將輸出信號Gk輸入到下一級的第一輸入端子IN1中，所以，接著在時鐘信號/CLK變?yōu)镠電平的定時，下一級的輸出信號Gk+1變?yōu)镠電平。這樣，因為該單位移位寄存器SRk的晶體管Q4導(dǎo)通，所以，節(jié)點N1變?yōu)長電平。相應(yīng)地晶體管Q7截止，節(jié)點N2變?yōu)镠電平。即，返回到晶體管Q1截止、晶體管Q2導(dǎo)通的復(fù)位狀態(tài)。
其后，若下一級的輸出信號Gk+1返回到L電平，則晶體管Q4截止，但是，由于此時晶體管Q3也截止，所以，節(jié)點N1變?yōu)楦≈脿顟B(tài)，維持該L電平。該狀態(tài)持續(xù)至接下來向第一輸入端子IN1輸入信號之前，該單位移位寄存器SRk維持復(fù)位狀態(tài)。
總結(jié)以上的正向移位的動作，在不向第一輸入端子IN1輸入信號(開始脈沖或前一級的輸出信號Gk-1)期間，單位移位寄存器SR維持復(fù)位狀態(tài)。在復(fù)位狀態(tài)下，由于晶體管Q1截止，晶體管Q2導(dǎo)通，所以，輸出端子OUT(柵極線GLk)維持在低阻抗的L電平(VSS)。并且，若向第一輸入端子IN1輸入信號，則單位移位寄存器SR切換到設(shè)置狀態(tài)。由于在設(shè)置狀態(tài)下晶體管Q1導(dǎo)通、晶體管Q2截止，所以，在時鐘端子CK的信號(時鐘信號CLK)變?yōu)镠電平期間，輸出端子OUT變?yōu)镠電平，輸出輸出信號Gk。然后，若向第二輸入端子IN2輸入信號(下一級的輸出信號Gk+1或終止脈沖)，則返回到原來的復(fù)位狀態(tài)。
如圖2所示，若級聯(lián)連接這樣進(jìn)行動作的多個單位移位寄存器SR，構(gòu)成柵極線驅(qū)動電路30，則如圖4所示的時序圖那樣，作為輸入到第一級的單位移位寄存器SR1的第一輸入端子IN1中的開始脈沖的第一控制脈沖STn一邊在與時鐘信號CLK、/CLK同步的定時被移位，一邊以單位移位寄存器SR2、SR3…的順序被傳送。由此，柵極線驅(qū)動電路30可在預(yù)定的掃描周期按此順序驅(qū)動?xùn)艠O線GL1、GL2、GL3…。
另外，在正向移位的情況下，如圖4所示，最后一級的單位移位寄存器SRn輸出輸出信號Gn之后，需要向該單位移位寄存器SRn的第二輸入端子IN2輸入作為終止脈沖的第二控制脈沖STr。由此，該單位移位寄存器SRn返回設(shè)置狀態(tài)。
另一方面，在柵極線驅(qū)動電路30進(jìn)行反向移位的動作時，電壓信號發(fā)生器32使第一電壓信號Vn為L電平(VSS)，使第二電壓信號Vr為H電平(VDD)。即，在反向移位的情況下，和正向移位時相反，晶體管Q3起到使節(jié)點N1放電(下拉)的晶體管的作用，晶體管Q4起到對節(jié)點N1進(jìn)行充電(上拉)的晶體管的作用。另外，將第二控制脈沖STr作為開始脈沖輸入到最后一級的單位移位寄存器SRn的第二輸入端子IN2，將第一控制脈沖STn作為終止脈沖輸入到第一級的單位移位寄存器SR1的第一輸入端子IN1。根據(jù)如上所述，在各級的單位移位寄存器SR中，晶體管Q3及晶體管Q4的動作與正向移位的情況彼此替換。
因此，在反向移位的情況下，在不向第二輸入端子IN2輸入信號(開始脈沖或下一級的輸出信號Gk+1)期間，單位移位寄存器SR維持復(fù)位狀態(tài)。在復(fù)位狀態(tài)下，因為晶體管Q1截止，晶體管Q2導(dǎo)通，所以，輸出端子OUT(柵極線GLk)維持低阻抗的L電平(VSS)。并且，若向第二輸入端子IN2輸入信號，則單位移位寄存器SR切換到設(shè)置狀態(tài)。因為在設(shè)置狀態(tài)下晶體管Q1導(dǎo)通、晶體管Q2截止，所以，在時鐘端子CK的信號(時鐘信號CLK)為H電平的期間，輸出端子OUT變?yōu)镠電平，輸出輸出信號Gk。并且，之后若向第一輸入端子IN1輸入信號(前一級的輸出信號Gk-1或終止脈沖)，則返回到原來的復(fù)位狀態(tài)。
如圖2的所示，若級聯(lián)連接這樣動作的多個單位移位寄存器SR，構(gòu)成柵極線驅(qū)動電路30，則如圖5所示的時序圖那樣，作為輸入到最后一級(第n級)的單位移位寄存器SRn的第二輸入端子IN2中的開始脈沖的第二控制脈沖STr一邊在與時鐘信號CLK、/CLK同步的定時進(jìn)行移位，一邊以單位移位寄存器SRn-1、SRn-2、…的順序傳送。由此，柵極線驅(qū)動電路30可在預(yù)定的掃描周期內(nèi)按此順序即與正向移位相反的順序驅(qū)動?xùn)艠O線GLn、GLn-1、GLn-2、…。
另外，在反向移位時，如圖5所示，第一級的單位移位寄存器SR1輸出輸出信號G1之后，需要向該單位移位寄存器SR1的第一輸入端子IN1輸入作為終止脈沖的第一控制脈沖STn。由此，該單位移位寄存器SR1返回設(shè)置狀態(tài)。
而且，在上例中示出多個單位移位寄存器SR基于兩相時鐘信號進(jìn)行動作的例子，但是，也可以使用三相時鐘信號進(jìn)行動作。此時，如圖6所示，可以構(gòu)成柵極線驅(qū)動線路30。
此時的時鐘發(fā)生器31分別輸出作為相位不同的三相時鐘的時鐘信號CLK1、CLK2、CLK3。以對前后鄰接的單位移位寄存器SR輸入彼此不同的時鐘信號的方式，向各個單位移位寄存器SR的時鐘端子CK輸入該時鐘信號CLK1、CLK2、CLK3中的任意一個?？赏ㄟ^程序或布線的連接改變，按照使信號移位的方向改變這些時鐘信號CLK1、CLK2、CLK3變?yōu)镠電平的順序。例如，在正向移位的情況下，按CLK1、CLK2、CLK3、CLK1、…的順序變?yōu)镠電平，在反向移位的情況下，按CLK3、CLK2、CLK1、CLK3、…的順序變?yōu)镠電平。
如圖6所示，在構(gòu)成柵極線驅(qū)動電路30的情況下，因為各單位移位寄存器SR的動作與如上所說明的圖2的情況相同，所以，省略此處的說明。
在如圖2及圖6那樣構(gòu)成的柵極線驅(qū)動電路30中，例如，在正向移位的情況下，若不是自己下一級單位移位寄存器SR至少進(jìn)行一次動作之后，各單位移位寄存器SR不變?yōu)閺?fù)位狀態(tài)(即上述的初始狀態(tài))。相反地，在反向移位的情況下，若不是自己前一級單位移位寄存器SR至少進(jìn)行一次動作之后，各單位移位寄存器SR不變?yōu)閺?fù)位狀態(tài)。如果不經(jīng)過復(fù)位狀態(tài)，各單位移位寄存器SR不能進(jìn)行正常動作。因此，在正常動作之前，需要進(jìn)行將偽輸入信號從單位移位寄存器SR的第一級傳送到最后一級(或從最后一級到第一級)的偽動作?；蛘撸梢栽诟鲉挝灰莆患拇嫫鱏R的節(jié)點N2與第二電源端子S2(高電位側(cè)電源)之間另外設(shè)置復(fù)位用的晶體管，在正常動作前強(qiáng)制地進(jìn)行使節(jié)點N2充電的復(fù)位動作。但是，此時另外需要復(fù)位用的信號線。
以下，對本發(fā)明的柵極線驅(qū)動電路30及構(gòu)成該柵極線驅(qū)動電路的雙向單位移位寄存器進(jìn)行說明。圖7是表示實施方式1的柵極線驅(qū)動電路30的結(jié)構(gòu)的圖。該柵極線驅(qū)動電路30也由多級移位寄存器構(gòu)成，該多級移位寄存器由級聯(lián)連接的多個雙向單位移位寄存器SR1、SR2、SR3、SR4、…SRn構(gòu)成。
如圖7所示，實施方式1的各單位移位寄存器SR具有第一輸入端子IN1；第二輸入端子IN2；輸出端子OUT；第一時鐘端子CK1；第二時鐘端子CK2；第一電壓信號端子T1及第二電壓信號端子T2。向各單位移位寄存器SR的第一及第二時鐘端子CK1、CK2提供時鐘發(fā)生器31輸出的時鐘信號CLK、/CLK中的任意一個。
在圖7中，也向作為最前一級的第一級的單位移位寄存器SR1的第一輸入端子IN1輸入第一控制脈沖STn。在正向移位的情況下，第一控制脈沖STn是與圖像信號的各幀期間的開頭對應(yīng)的開始脈沖，在反向移位的情況下是與圖像信號的各幀期間的末尾對應(yīng)的終止脈沖。向第二級以后的單位移位寄存器SR的第一輸入端子IN1輸入其前一級的輸出信號。
另外，向作為最后一級的第n級的單位移位寄存器SRn的第二輸入端子IN2輸入第二控制脈沖STr。第二控制脈沖STr在反向移位的情況下為開始脈沖，在正向移位的情況下為終止脈沖。向第n-1級以前的第二輸入端子IN2輸入其后一級的輸出信號。
圖8是表示實施方式1的雙向單位移位寄存器SR的結(jié)構(gòu)的電路圖。此處，僅代表性地對一個單位移位寄存器SR的結(jié)構(gòu)進(jìn)行說明。另外，構(gòu)成該單位移位寄存器SR的晶體管全部是N型的a-Si TFT。但是，本發(fā)明的應(yīng)用不限于a-Si TFT，例如，對于由MOS晶體管或有機(jī)TFT等構(gòu)成的情況也可應(yīng)用。
如圖8所示，該單位移位寄存器SR的輸出級由連接在輸出端子OUT與第一時鐘端子CK1之間的晶體管Q1以及連接在輸出端子OUT與第一電源端子S1之間的晶體管Q2構(gòu)成。即，晶體管Q1是將輸入到第一時鐘端子CK1的時鐘信號提供給輸出端子OUT的輸出上拉晶體管(第一晶體管)，晶體管Q2是通過向輸出端子OUT供給第一電源端子S1的電位(低電位側(cè)電源電位VSS)而使輸出端子OUT放電的輸出下拉晶體管(第二晶體管)。如圖8所示，將晶體管Q1的柵極(控制電級)連接的節(jié)點定義為節(jié)點N1(第一節(jié)點)。另一方面，晶體管Q2的柵極與第二時鐘端子CK2連接。
本實施方式的單位移位寄存器SR具有連接在晶體管Q1的柵極、源極間(即輸出端子OUT與節(jié)點N1之間)的晶體管Q5(第五晶體管)，該晶體管Q5的柵極與第一時鐘端子CK1連接。即，晶體管Q5起到基于輸入到第一時鐘端子CK1的信號使導(dǎo)通節(jié)點N1與輸出端子OUT之間導(dǎo)通的開關(guān)電路的作用。另外，相同地，在節(jié)點N1與輸出端子OUT之間，與晶體管Q5并聯(lián)地設(shè)置電容元件C1。而且，參照符號“C3”的要素表示單位移位寄存器SR的輸出端子OUT(即柵極線)的負(fù)載電容。
在柵極N1和第一電壓信號端子T1之間連接晶體管Q3，該晶體管Q3的柵極與第一輸入端子IN1連接。另外，在節(jié)點N1和第二電壓信號端子T2之間連接晶體管Q4，該晶體管Q4的柵極與第二輸入端子IN2連接。即，晶體管Q3是基于輸入到第一輸入端子IN1的信號(第一輸入信號)向節(jié)點N1供給第一電壓信號Vn的第三晶體管。另外，晶體管Q4是基于輸入到第二輸入端子IN2的信號(第二輸入信號)向節(jié)點N1供給第二電壓信號Vr的第四晶體管。即，晶體管Q3、Q4構(gòu)成對晶體管Q1進(jìn)行驅(qū)動的驅(qū)動電路。另外，如上所述，第一電壓信號Vn及第二電壓信號Vr是彼此互補(bǔ)的信號，在從前一級朝向后一級的方向(單位移位寄存器SR1、SR2、SR3、…的順序)使信號移位的情況下(將該方向定義為“正向”)，電壓信號發(fā)生器32使第一電壓信號Vn為H電平，使第二電壓信號Vr為L電平。相反地，在從后一級朝向前一級的方向(單位移位寄存器SRn、SRn-1、SRn-2、…的順序)使信號移位的情況下(將該方向定義為“反向”)，使第二電壓信號Vr為H電平，使第一電壓信號Vn為L電平。
以下，對實施方式1的雙向單位移位寄存器SR的動作進(jìn)行說明。此處，圖8的單位移位寄存器SR如圖7所示的那樣進(jìn)行級聯(lián)連接，構(gòu)成柵極線驅(qū)動電路30。另外，為了簡單，代表性地對第k級的單位移位寄存器SRk的動作進(jìn)行說明，向該單位移位寄存器SRk的第一時鐘端子CK1輸入時鐘信號CLK，向第二時鐘端子CK2輸入時鐘信號/CLK。另外，將該單位移位寄存器SRk的輸出信號定義為Gk，將其前一級(第k-1級)的單位移位寄存器SRk-1的輸出信號定義為Gk-1，將下一級(第k+1級)的單位移位寄存器SRk+1的輸出信號定義為Gk+1。
并且，時鐘信號CLK、/CLK、以及第一與第二電壓信號Vn、Vr的H電平電位彼此相等，將其值設(shè)為VDD。另外，在本實施方式中，構(gòu)成單位移位寄存器SR的各晶體管Qm的閾值電壓分別表示為Vth(Qm)。
此處，說明柵極線驅(qū)動電路30進(jìn)行正向移位的動作的情況。即，電壓信號發(fā)生器32生成的第一電壓信號Vn是H電平(VDD)，第二電壓信號Vr是L電平(VSS)。
(A)柵極線選擇時的動作首先，說明向圖8的單位移位寄存器SRk的第一輸入端子IN1輸入前一級的輸出信號Gk-1(在第一級的單位移位寄存器SR1的情況下是作為開始脈沖的第一控制脈沖STn)，該單位移位寄存器SRk輸出輸出信號Gk時(即，激活柵極線GLk時)的動作。圖9是表示該動作的時序圖。
作為初始狀態(tài)，節(jié)點N1定為L電平(VSS)(以下稱為“復(fù)位狀態(tài)”)。另外，第一時鐘端子CK1(時鐘信號CLK)定為H電平，第二時鐘端子CK2(時鐘信號/CLK)、第一輸入端子IN1(前一級的輸出信號Gk-1)及第二輸入端子IN2(下一級的輸出信號Gk+1)定為L電平。在該初始狀態(tài)下，由于晶體管Q1～Q4截止，所以，節(jié)點N1及輸出端子OUT(輸出信號Gk)是浮置狀態(tài)的L電平。
在t0時刻，時鐘信號CLK變?yōu)長電平后，在時鐘信號/CLK變?yōu)镠電平的t1時刻，前一級的輸出信號Gk-1變?yōu)镠電平，則晶體管Q3導(dǎo)通。由于第一電壓信號Vn是H電平，所以，節(jié)點N1被充電，變?yōu)镠電平(VDD-Vth(Q3))。由此，晶體管Q1導(dǎo)通。此時，時鐘信號CLK是L電平(VSS)，另外，時鐘信號/CLK變?yōu)镠電平，由此，晶體管Q2也導(dǎo)通，所以，輸出信號Gk維持L電平。
然后，在時鐘信號/CLK變?yōu)長電平的t2時刻，前一級的輸出信號Gk-1返回L電平。于是，由于晶體管Q3截止，所以，節(jié)點N1變?yōu)楦≈脿顟B(tài)的H電平。此時，晶體管Q2也截止，但是，晶體管Q1維持導(dǎo)通，第一時鐘端子CK1(時鐘信號CLK)是L電平，所以，輸出信號Gk維持L電平。
然后，在時鐘信號CLK變?yōu)镠電平的t3時刻，因為晶體管Q1導(dǎo)通，所以，將該時鐘信號CLK提供給向輸出端子OUT，輸出信號Gk的電平上升。此時，由于升壓電容C1以及通過晶體管Q1的柵極、溝道間電容的電容耦合，節(jié)點N1按照輸出信號Gk的電平上升而升壓。因此，即使輸出信號Gk變?yōu)镠電平，晶體管Q1的柵極、源極間電壓也被保持得較大，可確保該晶體管Q1的驅(qū)動能力。另外，因為此時晶體管Q1進(jìn)行非飽和動作，所以，輸出端子OUT(輸出信號Gk)的電平變?yōu)榕c時鐘信號CLK的H電平相同的VDD，負(fù)載電容C3被充電，變?yōu)闁艠O線GLk的選擇狀態(tài)。
在圖8的單位移位寄存器SRk中，也向晶體管Q5的柵極提供時鐘信號CLK。此處，說明t3時刻即輸出信號Gk上升時的晶體管Q5的動作。圖10是表示其動作的圖，該圖的最上部分的圖是對圖9的t3時刻的時鐘信號CLK及輸出信號Gk的波形進(jìn)行放大后的圖。圖10的中間部分的圖表示此時的晶體管Q5的柵極、源極間電壓VGS(Q5)即上一級的時鐘信號CLK和輸出信號Gk之間的電壓差(在輸出信號Gk上升時，根據(jù)電位關(guān)系，晶體管Q5的源極是輸出端子OUT側(cè)，漏極是節(jié)點N1側(cè))。另外，圖10的最下部分的圖表示此時流過晶體管Q5的電流I(Q5)。
在t3時刻(在圖10中的t30時刻)，若時鐘信號CLK開始上升時，則輸出信號Gk也隨之上升。如圖10的最上部分所示，時鐘信號CLK和輸出信號Gk之間，上升速度存在一些差異，所以，在從t30時刻開始到輸出信號Gk變成與時鐘信號CLK相同的電平的t33時刻的期間，兩信號間產(chǎn)生電位差。即，在t30時刻～t33時刻之間，向晶體管Q5的柵極、源極間施加圖10的中間部分所示的電壓VGS(Q5)。此處，假設(shè)晶體管Q5的柵極、源極間電壓VGS(Q5)只在t31時刻～t32時刻之間超過該晶體管Q5的閾值電壓Vth(Q5)。于是，因為晶體管Q5導(dǎo)通(導(dǎo)通狀態(tài))，所以，圖10的最下部分所示的電流I(Q5)從節(jié)點N1流向輸出端子OUT。該電流I(Q5)變?yōu)閷ω?fù)載電容C3進(jìn)行充電的電流的一部分。
如上所述，在該單位移位寄存器SRk中，輸出信號Gk上升時節(jié)點N1升壓，由此，得到可確保晶體管Q1的驅(qū)動能力的效果，但是，若電流I(Q5)變大，則抑制節(jié)點N1的電位的上升，所以，該效果降低。但是，因為晶體管Q1尺寸較大，輸出信號Gk隨時鐘信號CLK快速上升，所以，基本上電壓VGS(Q5)不那么大，即使電壓VGS(Q5)超過閾值電壓Vth(Q5)，其時間也非常短。因而，電流I(Q5)僅少量流過，因為不會產(chǎn)生影響晶體管Q1的驅(qū)動能力的這樣程度的節(jié)點N1的電平下降，所以沒有問題。當(dāng)然，如果晶體管Q5的柵極、源極間電壓VGS(Q5)未超過閾值電壓Vth(Q5)，因為晶體管Q5未導(dǎo)通，所以，不流過電流I(Q5)，完全不影響晶體管Q1的驅(qū)動能力。
這樣，若按照圖8的單位移位寄存器SR，因為在輸出信號Gk的電平上升時節(jié)點N1被充分升壓，所以，能夠確保晶體管Q1的驅(qū)動能力較大，在t3時刻，輸出信號Gk快速上升。
另外，若輸出信號Gk的電平充分上升(圖10的t32時刻以后)，晶體管Q5截止，不流過電流(即，I(Q5)＝0)，所以，能夠維持晶體管Q1的柵極、源極間電壓，可確保晶體管Q1的驅(qū)動能力。因此，然后在時鐘信號CLK變?yōu)長電平的t4時刻(圖9)，輸出端子OUT(柵極線GLk)通過晶體管Q1被快速地放電，輸出信號Gk返回L電平。
并且，在時鐘信號/CLK變?yōu)镠電平的t5時刻，由于下一級的移位寄存器的輸出信號Gk+1變?yōu)镠電平，所以，晶體管Q4導(dǎo)通。由于第二電壓信號Vr是L電平，所以，節(jié)點N1被放電，變?yōu)長電平，該單位移位寄存器SRk返回復(fù)位狀態(tài)。由此，晶體管Q1截止，但是，因為時鐘信號/CLK變?yōu)镠電平，所以，晶體管Q2導(dǎo)通，維持輸出信號Gk的L電平。
(B)柵極線的非選擇期間的動作然后，說明單位移位寄存器SRk的非選擇期間(即，在非激活狀態(tài)下維持柵極線GLk的期間)的動作。圖11是表示該動作的時序圖，示出單位移位寄存器SRk對輸出信號Gk進(jìn)行輸出之后、轉(zhuǎn)為非選擇期間時的各信號波形。即，圖11所示的t6時刻與圖9的t6時刻相對應(yīng)。另外，如在圖9中所說明的那樣，在t5時刻，時鐘信號/CLK及下一級的輸出信號Gk+1變?yōu)镠電平，此時節(jié)點N1及輸出端子OUT(輸出信號Gk)變?yōu)長電平。
從該狀態(tài)開始，若在時鐘信號/CLK變?yōu)長電平的t6時刻，下一級的輸出信號Gk+1變?yōu)長電平，則晶體管Q4截止，節(jié)點N1變?yōu)楦≈脿顟B(tài)的L電平。此時，根據(jù)通過晶體管Q4的柵極、漏極間的重疊電容的耦合，節(jié)點N1的電平降低指定的電壓(ΔV1)。另外，與時鐘信號/CLK變?yōu)長電平相對應(yīng)，晶體管Q2也截止，輸出端子OUT也變?yōu)楦≈玫腖電平。
并且，若在t7時刻時鐘信號CLK變?yōu)镠電平，則這次根據(jù)通過晶體管Q1的柵極、漏極間的重疊電容的耦合，節(jié)點N1的電平上升指定的電壓(ΔV2)。此時，若假設(shè)節(jié)點N1的電位超過晶體管Q1的閾值電壓Vth(Q1)，則在此期間，晶體管Q1導(dǎo)通，電流從第一時鐘端子CK1流向輸出端子OUT。這樣，在負(fù)載電容C3中蓄積電荷，輸出端子OUT(輸出信號Gk)的電平開始上升。但是，此時晶體管Q5導(dǎo)通(導(dǎo)通狀態(tài))，即使節(jié)點N1的電位上升，該節(jié)點N1的電荷也會馬上向負(fù)載電容C3放電。因此，由于節(jié)點N1的電平上升，晶體管Q1導(dǎo)通，這也是瞬間的，另外，因為負(fù)載電容C3比較大，所以，輸出端子OUT的電平上升是微量(ΔV3)的。另外，通過晶體管Q5放電后的節(jié)點N1變成與輸出端子OUT相同的電位(從VSS高出ΔV3的電位)，維持為L電平。
并且，若在t8時刻時鐘信號CLK變?yōu)長電平，則晶體管Q5截止。由于節(jié)點N1是浮置狀態(tài)，所以，根據(jù)通過晶體管Q1的柵極、漏極間的重疊電容的耦合，按照時鐘信號CLK的下降，該節(jié)點N1的電平降低與上述的ΔV2大致相等的電壓(ΔV4)。節(jié)點N1的電平下降的結(jié)果是，若晶體管Q3、Q4、Q5的柵極、源極間電壓超過閾值電壓(根據(jù)電位關(guān)系，對于晶體管Q3、Q4、Q5來說，節(jié)點N1側(cè)都為源極)，它們導(dǎo)通，節(jié)點N1的電平向VSS上升。若晶體管Q3、Q4、Q5全部截止，則該節(jié)點N1的電平上升結(jié)束，所以，相對低電位側(cè)電源電位VSS，節(jié)點N1的電位變?yōu)榻档途w管Q3、Q4、Q5的閾值電壓中的最小值(ΔV5)的電位。而且，由于此時的晶體管Q5的導(dǎo)通，輸出端子OUT的電荷流入節(jié)點N1，所以，輸出端子OUT的電平降低指定量(ΔV6)。
若在t9時刻時鐘信號/CLK變?yōu)镠電平，則晶體管Q2導(dǎo)通，在負(fù)載電容C3中蓄積電荷被放電，輸出端子OUT(輸出信號Gk)的電平向VSS下降。并且，若在t10時刻時鐘信號/CLK變?yōu)長電平，則晶體管Q2截止，輸出端子OUT變?yōu)楦≈脿顟B(tài)的L電平。
在接下來的t11時刻～t12時刻，進(jìn)行與上述的t7時刻～t8時刻相同的動作，但是，因為t11時刻之前的節(jié)點N1的電平(-ΔV5)比t7時刻之前低(ΔV5＞ΔV1)，所以，節(jié)點N1的電平降低相應(yīng)的部分。相應(yīng)地，t11時刻～t12時刻的輸出端子OUT的電平上升量(ΔV7)也為比t7時刻～t8時刻低的值(ΔV7＜ΔV3)。
并且，在t12時刻以后，直到下一個柵極線的選擇期間之前(即，輸入前一級的輸出信號Gk-1之前)反復(fù)進(jìn)行上述的t7時刻～t12時刻的動作。
這樣，在圖8的單位移位寄存器SRk中，不輸出輸出信號Gk的非選擇期間的輸出信號Gk的上升幾乎不存在(即使最大，如圖11所示的ΔV3)，可以防止誤動作。
由以上的(A)、(B)的說明可知，按照本實施方式的雙向單位移位寄存器SR，在輸出信號Gk的輸出時(選擇柵極線GLk時)，因為在晶體管Q5中不流過電流，所以，節(jié)點N1被充分升壓，能夠?qū)⒕w管Q1的驅(qū)動能力保持得較大。由此，能夠使輸出信號Gk的上升及下降速度較快，有助于動作的高速化。
而且，在不輸出輸出信號Gk的非選擇期間，時鐘信號CLK上升時，即使節(jié)點N1的電平要上升，因為每當(dāng)時鐘信號CLK變?yōu)镠電平時晶體管Q5導(dǎo)通，所以，即使晶體管Q3中產(chǎn)生漏電流，與之相伴的電荷被放電，維持L電平。即，不會產(chǎn)生在非選擇期間節(jié)點N1的電位由于晶體管Q3的漏電流而上升問題(上述的第一個問題)。即，按照本實施方式的單位移位寄存器SR，能夠防止非選擇期間的誤動作，提高圖像顯示裝置的動作可靠性。
另一方面，在柵極線驅(qū)動電路30進(jìn)行反向移位的動作時，電壓信號發(fā)生器32使第一電壓信號Vn變?yōu)長電平(VSS)，使第二電壓信號Vr變?yōu)镠電平(VDD)。另外，第二控制脈沖STr作為開始脈沖被輸入到最后一級的單位移位寄存器SRn的第二輸入端子IN2中，第一控制脈沖STn作為終止脈沖被輸入到第一級的單位移位寄存器SR1的第一輸入端子IN1中。由此，在各單位移位寄存器SR中，晶體管Q3及晶體管Q4的動作與正向移位的情況彼此替換，能夠進(jìn)行反向移位的動作。
即使晶體晶體管Q3及晶體管Q4的動作彼此替換，單位移位寄存器SR的基本動作也與正向移位的情況相同，晶體管Q5也與正向移位的情況相同地起作用。因此，在圖8的單位移位寄存器SR進(jìn)行反向移位的動作時，也能夠得到與如上所述相同的效果。
另外，在本實施方式的雙向單位移位寄存器SR中，將時鐘信號/CLK輸入到用于對輸出端子OUT進(jìn)行下拉(pulling down)的晶體管Q2的柵極中，如圖3所示的現(xiàn)有的單位移位寄存器的晶體管Q2那樣，柵極沒有被繼續(xù)正偏壓。因此，可抑制晶體管Q2的閾值電壓的移位，即，可抑制晶體管Q2的驅(qū)動能力下降，可防止在非選擇期間輸出端子OUT變?yōu)楦≈脿顟B(tài)。因而，可以防止各柵極線的電位不穩(wěn)定，可抑制誤動作引起的顯示品質(zhì)惡化的問題(上述的第四個問題)的產(chǎn)生。
并且，如上所述，在選擇期間，圖8的單位移位寄存器SR具有的電容元件C1起作用，以使在輸出端子OUT變?yōu)镠電平時使節(jié)點N1的電位升壓。另外，在非選擇期間，在輸入到第一時鐘端子CK1中的時鐘信號上升時，起到由晶體管Q1的柵極、漏極間的重疊電容抑制節(jié)點N1的電位上升的、所謂的電壓穩(wěn)定化電容的作用。因此，例如，能夠僅由晶體管Q1的柵極、溝道間電容進(jìn)行選擇期間的節(jié)點N1的升壓動作，而且，在非選擇期間的節(jié)點N1的電位上升較小的情況下，也可以不在單位移位寄存器SR中設(shè)置電容元件C1。
另外，在以上的說明中，如圖2所示，由雙向單位移位寄存器SR構(gòu)成柵極線驅(qū)動電路30，這是對由兩相時鐘信號進(jìn)行驅(qū)動的例子進(jìn)行說明，但是，本發(fā)明的應(yīng)用不限于此。例如，也可應(yīng)用于如圖12所示那樣構(gòu)成柵極線驅(qū)動電路30并由三相時鐘信號進(jìn)行驅(qū)動的情況。
此時，向各單位移位寄存器SR的時鐘端子CK1輸入與前后鄰接級的第一時鐘端子CK1不同的時鐘信號。另外，在各單位移位寄存器SR中，向第二時鐘端子CK2輸入與第一時鐘端子CK1不同相位的時鐘信號。根據(jù)時鐘信號用的布線的連接改變或時鐘發(fā)生器31的程序改變，可以按照信號的移位方向改變時鐘信號CLK1、CLK2、CLK3變?yōu)镠電平的順序。例如，在圖12的結(jié)構(gòu)的情況下，正向移位時，按CLK1、CLK2、CLK3、CLK1、…的順序變?yōu)镠電平，反向移位時，按CLK3、CLK2、CLK1、CLK3、…的順序變?yōu)镠電平。
在由三相時鐘信號驅(qū)動?xùn)艠O線驅(qū)動電路30時，因為各單位移位寄存器SR的動作與以上所說明的兩相時鐘信號的情況相同，所以，在此省略說明。
實施方式2在由實施方式1(圖8)的a-Si TFT構(gòu)成的雙向移位寄存器SR中，因為將時鐘信號/CLK輸入到晶體管Q2的柵極，所以，可抑制該晶體管Q2的閾值電壓移位、其驅(qū)動能力逐漸下降的問題(上述第四個問題)的產(chǎn)生。但是，晶體管Q2的閾值電壓并不是完全沒有移位，存在時鐘信號/CLK反復(fù)變?yōu)镠電平時閾值電壓慢慢移位而最終產(chǎn)生上述問題的可能性。在實施方式2中，提出一種可進(jìn)一步抑制該問題的單位移位寄存器SR。
圖13是表示實施方式2的單位移位寄存器的結(jié)構(gòu)的電路圖。如該圖所示，晶體管Q2的源極與第一時鐘端子CK1連接。即，晶體管Q2的一個主電極(漏極)與輸出端子OUT連接，向其他的主電極(源極)供給與輸入到控制電極(柵極)的時鐘信號/CLK相位不同的時鐘信號CLK。
按照該結(jié)構(gòu)，輸入到晶體管Q2的柵極的時鐘信號/CLK變?yōu)長電平，該晶體管Q2截止時，因為輸入到源極的時鐘信號CLK變?yōu)镠電平，所以，成為與晶體管Q2的柵極相對源極被負(fù)偏壓等價的狀態(tài)。由此，因為向正向移位的閾值電壓返回負(fù)方向進(jìn)行恢復(fù)，所以，晶體管Q2的驅(qū)動能力的下降比實施方式1進(jìn)一步減輕，能夠得到延長電路動作壽命的效果。
而且，在本實施方式中，輸入到晶體管Q2源極的信號若是與輸入到柵極的信號相位不同的時鐘信號，可以是任意的信號。此處，以由單位移位寄存器SR構(gòu)成的柵極線驅(qū)動電路30由兩相時鐘信號進(jìn)行驅(qū)動為前提進(jìn)行說明，但是，如圖12所示，本實施方式也可對由三相時鐘信號進(jìn)行驅(qū)動的柵極線驅(qū)動電路30的單位移位寄存器SR應(yīng)用。此時，輸入到向晶體管Q2的源極信號可以是輸入到晶體管Q2的柵極中的信號以外的兩個時鐘信號中的任意一個。
在以上說明中，對單位移位寄存器SR由a-Si TFT構(gòu)成的情況進(jìn)行了說明，但是，本實施方式的應(yīng)用不限于此。即，對本實施方式來說，可對由例如與有機(jī)TFT等a-Si TFT同樣地產(chǎn)生閾值電壓的移位的晶體管構(gòu)成的單位移位寄存器SR廣泛地起作用，此時也能得到與如上所述相同的效果。
實施方式3如使用圖10所說明的那樣，在實施方式1的雙向單位移位寄存器SR中，輸出信號(Gk)上升時，若晶體管Q5的柵極、源極間電壓VGS(Q5)超過其閾值電壓Vth(Q5)，則通過晶體管Q5從節(jié)點N1向輸出端子OUT流過電流(I(Q5))。如上所述，通常，該電流只稍稍流過，因為不會產(chǎn)生影響晶體管Q1的驅(qū)動能力的這樣程度的節(jié)點N1的電平降低，所以，不成為問題，但是，在輸出負(fù)載電容較大、輸出信號的上升變慢的情況下，也存在流過晶體管Q5的電流I(Q5)變大、晶體管Q1的驅(qū)動能力降低的可能性。在實施方式3中提出作為其對策的雙向單位移位寄存器SR。
圖14是實施方式3的雙向單位移位寄存器SR的電路圖。在圖14所示的單位移位寄存器SR中，晶體管Q5的柵極和第一時鐘端子CK1不直接連接，電平調(diào)整電路100介于兩者之間。該電平調(diào)整電路100使輸入到第一時鐘端子CK1的時鐘信號從H電平降低預(yù)定值之后，提供給晶體管Q5的柵極。
在圖14的例子中，電平調(diào)整電路100由晶體管Q21、Q22構(gòu)成。若將晶體管Q5的柵極連接的節(jié)點定義為節(jié)點N5(第二節(jié)點)，晶體管Q21連接在節(jié)點N5和第一時鐘端子CK1之間，其柵極與第一時鐘端子CK1連接(即，晶體管Q21以從第一時鐘端子CK1朝向節(jié)點N5的方向為正向進(jìn)行二極管連接)。另外，晶體管Q22連接在節(jié)點N5和第一電源端子S1之間，其柵極與第二時鐘端子CK2連接。
以下，對實施方式3的單位移位寄存器SR的動作進(jìn)行說明。此處，也假設(shè)該單位移位寄存器SR由兩相時鐘信號CLK、/CLK進(jìn)行驅(qū)動，向第一時鐘端子CK1輸入時鐘信號CLK1，向第二時鐘端子CK2輸入時鐘信號/CLK2。
圖14的單位移位寄存器SR的動作基本上與實施方式1的電路(圖8)相同，但是，通過電平調(diào)整電路100向晶體管Q5的柵極供給時鐘信號CLK。時鐘信號CLK變?yōu)镠電平時，向晶體管Q5的柵極供給使時鐘信號CLK的H電平減小晶體管Q21的閾值電壓后的信號(此時時鐘信號/CLK是L電平，晶體管Q22截止)。
其結(jié)果是，在輸出信號(Gk)上升時晶體管Q5的柵極、源極間電壓(VGS(Q5))變小，難以超過其閾值電壓(Vth(Q5))。因而，即使在輸出負(fù)載電容較大、輸出信號的上升變慢的情況下，也能夠使此時晶體管Q5中流過的電流(I(Q5))較小或者為0，可抑制晶體管Q1驅(qū)動能力的下降。
并且，由于晶體管Q21起到將第一時鐘端子CK1作為陽極、將節(jié)點N5作為陰極的二極管的作用，所以，時鐘信號CLK返回L電平時，在晶體管Q21中不能使節(jié)點N5放電，但是，此時，時鐘信號/CLK為H電平，所以，節(jié)點N5通過晶體管Q22被放電，變?yōu)長電平。其結(jié)果是，晶體管Q5大致與實施方式1同樣地進(jìn)行動作。
并且，省略圖解，但是也可對實施方式2(圖13)的單位移位寄存器SR應(yīng)用電平調(diào)整電路100。
實施方式4在實施方式4中示出在實施方式3中所說明的電平調(diào)整電路100的變形例。
例如，在使用圖14的電平調(diào)整電路100也不能充分抑制單位移位寄存器SR的輸出信號Gk上升時流過晶體管Q5的電流的情況下，可以使用圖15所示的對在節(jié)點N5與第一時鐘端子CK1之間都進(jìn)行二極管連接的兩個晶體管Q21、Q23進(jìn)行串聯(lián)連接的電平調(diào)整電路100。因為與圖14的電平調(diào)整電路100相比較，提供給晶體管Q5的柵極的信號的H電平減小晶體管Q23的閾值電壓，所以，對流過晶體管Q5的電流進(jìn)行抑制的效果更好，并且是有效的。
另外，在圖14中，晶體管Q22的源極與第一電源端子S1連接，但是，如圖16所示，也可以與第一時鐘端子CK1連接。此時，時鐘信號/CLK變?yōu)長電平，該晶體管Q22截止時，輸入到源極的時鐘信號CLK變?yōu)镠電平，所以，變成與晶體管Q22的柵極相對源極被負(fù)偏壓等價的狀態(tài)。由此，向正向移位后的、晶體管Q22的閾值電壓返回負(fù)方向并進(jìn)行恢復(fù)，所以，能夠得到延長電路動作壽命的效果。另外，圖16的電平調(diào)整電路100對于例如以與有機(jī)TFT等a-Si TFT相同地產(chǎn)生閾值電壓的移位的晶體管構(gòu)成的單位移位寄存器SR也是有效的。
而且，在圖16的例子中，只要輸入到晶體管Q22的源極的信號是與輸入到柵極的信號相位不同的時鐘信號，可以是任意的信號。因此，例如，如圖12所示，在柵極線驅(qū)動電路30由三相時鐘信號進(jìn)行驅(qū)動的情況下，可以向晶體管Q22的源極輸入被輸入到該晶體管Q22柵極的信號以外的兩個時鐘信號的任意一個。
另外，在圖14的單位移位寄存器SR中，晶體管Q5的柵極寬度較大，其柵極電容相對附隨于節(jié)點N5的寄生電容(未圖示)相當(dāng)大的情況下，認(rèn)為節(jié)點N5的電平在輸出信號Gk上升時由于通過晶體管Q5的柵極、漏極間的浮置電容的耦合而上升。若該節(jié)點N5的電平上升較大，則在輸出信號Gk為H電平期間晶體管Q5導(dǎo)通，產(chǎn)生節(jié)點N1電平降低的問題。
因此，如圖17所示，在電平調(diào)整電路100中，可以在節(jié)點N5和第一時鐘端子CK1之間以從節(jié)點N5朝向第一時鐘端子CK1的方向為正向(充電方向)的方式設(shè)置進(jìn)行二極管連接的晶體管Q24(單向開關(guān)元件)。對于該晶體管Q24來說，在節(jié)點N5的電平上升為時鐘信號CLK的H電平(VDD)與晶體管Q24的閾值電壓(Vth(Q24))之和以上時，從節(jié)點N5向第一時鐘端子CK1流過電流，將節(jié)點N5的電平箝位為VDD+Vth(Q24)電平。因此，晶體管Q5的柵極、源極間電壓最大為Vth(Q24)，由于輸出信號Gk輸出時晶體管Q5的導(dǎo)通幾乎被抑制，所以，也可抑制節(jié)點N1的電平降低。
另外，在圖17中示出對圖14所示的電平調(diào)整電路100設(shè)置晶體管Q24的例子，但是，例如，如圖18所示，可以在圖15的電平調(diào)整電路100中設(shè)置晶體管Q24，也可以如圖19所示在圖16的電平調(diào)整電路100中設(shè)置晶體管Q24。
實施方式5圖20是實施方式5的雙向單位移位寄存器SR的電路圖。如該圖所示，該單位移位寄存器SR的結(jié)構(gòu)為，對實施方式1的單位移位寄存器SR(圖8)還設(shè)置有晶體管Q3A、Q4A、Q8、Q9。
如圖20所示，晶體管Q3通過晶體管Q3A與第一電壓信號端子T1連接，晶體管Q4通過晶體管Q4A與第二電壓信號端子T2連接。晶體管Q3A的柵極與晶體管Q3的柵極相同地與第一輸入端子IN1連接，晶體管Q4A的柵極與晶體管Q4的柵極連接。此處，將晶體管Q3與晶體管Q3A之間的連接節(jié)點(第三節(jié)點)定義為節(jié)點N3，將晶體管Q4-晶體管Q4A間的連接節(jié)點(第四節(jié)點)定義為節(jié)點N4。
在輸出端子OUT與節(jié)點N3之間連接有晶體管Q8，該晶體管Q8以從輸出端子OUT朝向節(jié)點N3的方向為正向(流過電流方向)進(jìn)行二極管連接。在輸出端子OUT與節(jié)點N4之間連接有晶體管Q9，該晶體管Q9以從輸出端子OUT朝向節(jié)點N4的方向為正向(通過電流方向)進(jìn)行二極管連接。晶體管Q8在輸出端子OUT為H電平時(被激活時)，從輸出端子OUT向節(jié)點N3流過電流，對該節(jié)點N3進(jìn)行充電。同樣，晶體管Q9在輸出端子OUT為H電平時，從輸出端子OUT向節(jié)點N4流過電流，對該節(jié)點N4進(jìn)行充電。即，這些晶體管Q8、Q9起到以從輸出端子OUT朝向節(jié)點N3、N4的單向為充電方向?qū)υ摴?jié)點N3、N4進(jìn)行充電的充電電路的作用。
對圖20的雙向單位移位寄存器SR的動作進(jìn)行說明。圖21是表示圖20的單位移位寄存器SR的正向移位時的動作的時序圖。
此處，代表性地說明柵極線驅(qū)動電路30進(jìn)行正向移位的動作時的、第k級的單位移位寄存器SRk的動作。即，電壓信號發(fā)生器32生成的第一電壓信號Vn是H電平(VDD)，第二電壓信號Vr是L電平(VSS)。另外，為便于說明，以下假設(shè)構(gòu)成單位移位寄存器SR的各晶體管的閾值電壓全部相同，其值為Vth。
首先，作為初始狀態(tài)，假設(shè)節(jié)點N1為L電平(VSS)的復(fù)位狀態(tài)，第一時鐘端子CK1(時鐘信號CLK)為H電平，第二時鐘端子CK2(時鐘信號/CLK)、第一輸入端子IN1(前一級的輸出信號Gk-1)及第二輸入端子IN2(下一級的輸出信號Gk+1)都為H電平。由于此時晶體管Q1～Q4、Q3A、Q4A全部截止，所以，節(jié)點N1及輸出端子OUT(輸出信號Gk)為浮置狀態(tài)的L電平。
從該狀態(tài)開始，在t0時刻時鐘信號CLK變?yōu)長電平，之后，若在t1時刻時鐘信號/CLK變?yōu)長電平、并且前一級的單位移位寄存器SRk-1的輸出信號Gk-1(第一級的情況下是作為開始脈沖的第一控制脈沖STn)變?yōu)镠電平，則晶體管Q3、Q3A一同導(dǎo)通。由于第一電壓信號Vn為H電平，所以，節(jié)點N1變?yōu)镠電平(VDD-Vth)。即，該單位移位寄存器SRk變?yōu)樵O(shè)置狀態(tài)，晶體管Q1導(dǎo)通。而且，此時節(jié)點N3變?yōu)镠電平(VDD-Vth)，但是，因為晶體管Q8起到以從輸出端子OUT朝向節(jié)點N3的方向為正向(充電方向)的方式的二極管的作用，所以，不會從節(jié)點N3向輸出端子OUT流過電流。另外，由于時鐘信號/CLK為H電平，所以，晶體管Q2導(dǎo)通，以低阻抗使輸出端子OUT維持為L電平。
其后，在t2時刻時鐘信號/CLK變?yōu)長電平，此時前一級的輸出信號Gk-1返回L電平。于是，晶體管Q3、Q3A截止，但是，因為節(jié)點N1、N3變?yōu)楦≈脿顟B(tài)的H電平，所以，能夠維持該設(shè)置狀態(tài)。另外，晶體管Q2截止。
若在接下來的t3時刻時鐘信號CLK變?yōu)镠電平，則由于晶體管Q1導(dǎo)通、晶體管Q2截止，所以，與其相隨，輸出端子OUT的電平上升。此時，節(jié)點N1的電平被升壓指定的電壓。由此，由于晶體管Q1的驅(qū)動能力增大，所以，輸出信號Gk的電平隨著第一時鐘端子CK1的電平而變化。因而，在時鐘信號CLK為H電平的期間，輸出信號Gk變?yōu)镠電平(VDD)。而且，因為此時的晶體管Q5的動作與在實施方式1中使用圖10進(jìn)行所說明的相同，所以，省略此處的說明。
在圖3的現(xiàn)有電路或?qū)嵤┓绞?的單位移位寄存器SR(圖8)中，節(jié)點N1被升壓時，因為在晶體管Q4的漏極、源極間施加較高的電壓，所以，該晶體管Q4中產(chǎn)生漏電流，節(jié)點N1的電平可能下降。這樣，產(chǎn)生不能充分確保第一晶體管的驅(qū)動能力、輸出信號Gk的下降速度變慢的問題(上述的第二個問題)。
與此相對，在圖20的單位移位寄存器SR中，節(jié)點N1被升壓時，即，輸出端子OUT變?yōu)镠電平(VDD)時，進(jìn)行二極管連接的晶體管Q9導(dǎo)通，節(jié)點N4的電平為VDD-Vth。此時，對于晶體管Q4來說，柵極電位為VSS，源極電位為VDD-Vth，柵極相對于源極變?yōu)楸回?fù)偏壓狀態(tài)。因而，可充分抑制該晶體管Q4的漏極、源極間的漏電流，可抑制節(jié)點N1的電平下降。
因此，在接下來的t4時刻時鐘信號CLK變?yōu)長電平時，與其相隨，輸出信號Gk迅速變?yōu)長電平，柵極線GLk被高速放電，變?yōu)長電平。因而，各像素晶體管也迅速截止，可抑制像素內(nèi)的數(shù)據(jù)被改寫為下一行(line)的數(shù)據(jù)所引起的顯示不良的產(chǎn)生。
然后，在時鐘信號/CLK變?yōu)镠電平的t5時刻，下一級的輸出信號Gk+1變?yōu)镠電平。這樣，該單位移位寄存器SRk的晶體管Q4、Q4A導(dǎo)通，節(jié)點N1、N4變?yōu)長電平。即，該單位移位寄存器SR變?yōu)閺?fù)位狀態(tài)，晶體管Q1截止。另外，由于時鐘信號/CLK為H電平，所以，晶體管Q2導(dǎo)通，以低阻抗使輸出端子OUT變?yōu)長電平。
并且，在t6時刻若下一級的輸出信號Gk+1返回到L電平，晶體管Q4、Q4A截止，所以，節(jié)點N1及節(jié)點N4變?yōu)楦≈脿顟B(tài)的L電平。該狀態(tài)持續(xù)至接下來向第一輸入端子IN1輸入信號之前，該單位移位寄存器SRk維持復(fù)位狀態(tài)。而且，在該期間，因為每當(dāng)時鐘信號CLK變?yōu)镠電平時晶體管Q5導(dǎo)通，所以，能夠抑制在晶體管Q3中的漏電流引起的節(jié)點N1的上升。即，在本實施方式中，也能夠防止在非選擇期間節(jié)點N1的電位上升引起的誤動作的問題(上述的第一個問題)。
然后，假設(shè)反向移位的動作。此時，因為第一電壓信號Vn為L電平、第二電壓信號Vr為H電平，所以，在圖3的現(xiàn)有電路中，節(jié)點N1被升壓時，因為在晶體管Q3的漏極、源極間施加較高的電壓，所以，擔(dān)心其漏電流。
與此相對，在圖20的單位移位寄存器SRk進(jìn)行反向移位的動作的情況下，節(jié)點N1被升壓時，通過晶體管Q8向N3流過電流，節(jié)點N3的電平變?yōu)閂DD-Vth。此時，對于晶體管Q3來說，柵極電位變?yōu)閂SS，源極電位變?yōu)閂DD-Vth，柵極相對于源極變?yōu)楸回?fù)偏壓狀態(tài)。因此，可充分抑制晶體管Q3的漏極、源極間的漏電流，可抑制節(jié)點N1的電平下降。即，能夠得到與正向移位的情況相同的效果。
而且，在圖20中，示出在實施方式1的雙向單位移位寄存器SR(圖8)中設(shè)置本實施方式的晶體管Q3A、Q4A、Q8、Q9的結(jié)構(gòu)，但是，本實施方式也可對上述的實施方式2、3(圖13、圖14)等的雙向單位移位寄存器SR應(yīng)用。
實施方式6如圖21所示，實施方式5的雙向單位移位寄存器SR(圖20)在進(jìn)行正向移位的動作期間，節(jié)點N3持續(xù)地為正的電位(VDD-Vth)。這意味著晶體管Q3A的柵極、源極間以及柵極、漏極間這二者被負(fù)偏壓，造成向晶體管Q3A的閾值電壓的負(fù)方向上較大的移位。若向閾值電壓的負(fù)方向的移位繼續(xù)下去，晶體管實際上變?yōu)槌ｉ_啟型(normallyon)，成為柵極、源極間電壓即使是0V，在漏極、源極間也流過電流的狀態(tài)。這樣，若晶體管Q3變?yōu)槌ｉ_啟型，則其后該單位移位寄存器SR進(jìn)行反向移位的動作時，產(chǎn)生如下問題。
即，在實施方式5的單位移位寄存器SR中，在第一電壓信號Vn為L電平(VSS)的反向移位時，在輸出端子OUT變?yōu)镠電平時(節(jié)點N1被升壓時)，通過晶體管Q8流過用于對節(jié)點N3進(jìn)行充電的電流。但是，由于晶體管Q3A為常開啟型，所以，該電流引起的電荷通過晶體管Q3A流出到第一輸入端子IN1，功耗變大。而且，因為不能充分對節(jié)點N3進(jìn)行充電，所以，不能得到抑制晶體管Q3的漏電流的實施方式5的效果。因此，在實施方式6中，提出能夠解決該問題的雙向單位移位寄存器SR。
圖22是表示實施方式6的雙向單位移位寄存器的結(jié)構(gòu)的電路圖。如該圖所示，相對實施方式5的雙向單位移位寄存器SR(圖20)，在節(jié)點N3和第一電源端子S1(VSS)之間，設(shè)置柵極與第二輸入端子IN2連接的晶體管Q10，另外，在節(jié)點N4和第一電源端子S1之間，設(shè)置柵極與第一輸入端子IN1連接的晶體管Q11。即，晶體管Q11是基于輸入到第一輸入端子IN1的信號(第一輸入信號)使節(jié)點N4(第四節(jié)點)放電的晶體管，晶體管Q10是基于輸入到第二輸入端子IN2的信號(第二輸入信號)使節(jié)點N3(第三節(jié)點)放電的晶體管。
圖23是表示實施方式6的雙向單位移位寄存器的正向移位時的動作的時序圖。該動作與圖21所示的動作大致相同，所以，省略其詳細(xì)說明，僅說明本實施方式的特征部分。
在本實施方式中，在t5時刻，下一級的輸出信號Gk+1為H電平時，因為晶體管Q10導(dǎo)通，所以，在該定時，節(jié)點N3被放電為L電平(VSS)。在接下來的t6時刻，若下一級的輸出信號Gk+1返回L電平，則晶體管Q10截止，但是，節(jié)點N3變?yōu)楦≈脿顟B(tài)，然后到前一級的輸出信號Gk-1變?yōu)镠電平之前節(jié)點N3能夠維持L電平不變。即，如圖23所示，節(jié)點N3僅在t3時刻～t5時刻的約一個水平期間內(nèi)被充電，對于晶體管Q3A來說，僅在該期間柵極、源極間以及柵極、漏極間被負(fù)偏壓。因而，幾乎不會引起晶體管Q3A的閾值電壓的移位，可防止上述問題。
另外，在反向移位的動作時，前一級的輸出信號Gk-1變?yōu)镠電平時，晶體管Q11導(dǎo)通，節(jié)點N4被放電為L電平(VSS)。其結(jié)果是，能夠防止晶體管Q4A的柵極、源極間以及柵極、漏極間繼續(xù)地被負(fù)偏壓，幾乎不會引起晶體管Q4的閾值電壓的移位。即，能夠得到與正向移位的情況相同的效果。
實施方式7圖24是實施方式7的雙向單位移位寄存器SR的電路圖。在實施方式6中，構(gòu)成對節(jié)點N3、N4進(jìn)行充電的充電電路的晶體管Q8、Q9的漏極與輸出端子OUT連接，該晶體管Q8、Q9起到二極管的作用。與此相對，在本實施方式中，將這些晶體管Q8、Q9的漏極與提供預(yù)定的高電位側(cè)電源電位VDD1的第三電源端子S3連接。
圖24的單位移位寄存器SR的動作基本上與實施方式6相同，能夠得到與其相同的效果。但是，對節(jié)點N3及節(jié)點N4進(jìn)行充電的電荷的供給源不是在輸出端子OUT出現(xiàn)的輸出信號而是供給高電位側(cè)電源電位VDD1的電源，這點和實施方式6不同。
按照本實施方式，與實施方式6的單位移位寄存器SR相比，可以減輕輸出端子OUT的負(fù)載電容，所以，柵極線的充電速度上升。因此，可謀求動作的高速化。另外，此處作為實施方式6的變形例進(jìn)行了說明，但是，也可對于實施方式5的單位移位寄存器SR(圖20)應(yīng)用本實施方式。
實施方式8圖25是實施方式8的雙向單位移位寄存器的電路圖。由圖23可知，在實施方式6中，節(jié)點N3及節(jié)點N4彼此為相同的電位。因此，在本實施方式中，相對實施方式6的單位移位寄存器SR的電路(圖22)，刪除晶體管Q10、Q11，使節(jié)點N3和節(jié)點N4彼此連接。而且，將構(gòu)成對節(jié)點N3、N4進(jìn)行充電的充電電路的晶體管Q8、Q9置換為一個晶體管Q12。晶體管Q12連接在輸出端子OUT與節(jié)點N3、N4之間，以從輸出端子OUT朝向節(jié)點N3、N4的方向為正向(充電方向)進(jìn)行二極管連接。
在本實施方式中，節(jié)點N3、N4彼此為相同電位。例如，若是正向移位(第一電壓信號Vn為H電平，第二電壓信號Vr為L電平)的情況，在輸入到第一輸入端子IN1的前一級的輸出信號Gk-1為H電平時，節(jié)點N3、N4一同被充電，在輸入到第二輸入端子IN2的下一級的輸出信號Gk+1為H電平時，節(jié)點N3、N4一同被放電。若是反向移位(第一電壓信號Vn為L電平，第二電壓信號Vr為H電平)的情況，在輸入到第二輸入端子IN2的下一級的輸出信號Gk+1為H電平時，節(jié)點N3、N4一同被充電，在輸入到第一輸入端子IN1的上一級的輸出信號Gk-1為H電平時，節(jié)點N3、N4一同被放電。即，節(jié)點N3、N4的電壓波形與實施方式6(圖23)相同。
因此，若按照在本實施方式，可得到與實施方式6相同的效果。相對實施方式6，不使用晶體管Q10、Q11就能得到其效果，并且，由于可以將晶體管Q8、Q9替換成一個晶體管Q12，所以，可減少晶體管的數(shù)量，有助于削減單位移位寄存器SR的形成面積。
實施方式9圖26是實施方式8的雙向單位移位寄存器SR的電路圖。在本實施方式中，將實施方式7應(yīng)用到實施方式8中，將晶體管Q12的漏極連接在供給預(yù)定的高電位側(cè)電源電位VDD1的第三電源端子S3上。除了對節(jié)點N3、N4進(jìn)行充電的電荷的供給源是供給高電位側(cè)電源電位VDD1的電源這點外，圖26的單位移位寄存器SR的動作與實施方式8相同，能夠得到與其相同的效果。
按照本實施方式，與實施方式8的單位移位寄存器SR相比，可減輕輸出端子OUT的負(fù)載電容，所以，柵極線的充電速度上升。因此，可謀求動作的高速化。
實施方式10圖27是表示實施方式10的雙向單位移位寄存器SR的結(jié)構(gòu)的電路圖。在實施方式6中，將晶體管Q10、Q11的源極連接在供給低電位側(cè)電源電位VSS的第一電源端子S1上，但是，也可以如圖27所示，將晶體管Q10的源極連接在供給第二電壓信號Vr的第二電壓信號端子T2上、將晶體管Q11的源極連接在供給第一電壓信號Vn的第一電壓信號端子T1上。
圖27的單位移位寄存器SR的動作基本上與實施方式6相同。即，例如，在正向移位的動作時，由于第二電壓信號Vr為L電平，所以，晶體管Q10能夠以與實施方式6的情況相同的方式使節(jié)點N3放電。另外，在反向移位的動作時，由于第一電壓信號Vn為L電平，所以，晶體管Q11能夠以與實施方式6的情況相同的方式使電節(jié)點N4放電。
因此，在本實施方式中也能夠得到與實施方式6相同的效果。換言之，即使如圖22所示那樣構(gòu)成、如圖27那樣構(gòu)成，因為能夠得到實施方式6的效果，所以，電路的版面設(shè)計的自由度增大，有助于電路占有面積縮小化。
而且，也可對實施方式7的單位移位寄存器SR(圖24)應(yīng)用本實施方式。
實施方式11以上所示的本發(fā)明的雙向單位移位寄存器SR可通過圖7或圖12所示的級聯(lián)連接構(gòu)成柵極線驅(qū)動電路30。但是，在圖7或圖12的柵極線驅(qū)動電路30中，例如在進(jìn)行正向移位的情況下，與圖4的現(xiàn)有例相同，需要向最前一級(單位移位寄存器SR1)的第一輸入端子IN1輸入作為開始脈沖的第一控制脈沖STn，其后，向最后一級(單位移位寄存器SRn)的第二輸入端子IN2輸入作為終止脈沖的第二控制脈沖STr。另外，在進(jìn)行反向移位的情況下，與圖5的現(xiàn)有例相同，需要向最后一級的第二輸入端子IN2輸入作為開始脈沖的第二控制脈沖STr，其后，向最前一級的第一輸入端子IN1輸入作為終止脈沖的第一控制脈沖STn。
即，在圖7或圖12的柵極線驅(qū)動電路30的動作中，與現(xiàn)有技術(shù)相同，需要開始脈沖和終止脈沖這兩種控制脈沖。因此，采用在對這樣的柵極線驅(qū)動電路30的動作進(jìn)行控制的驅(qū)動控制裝置中不僅安裝開始脈沖的輸出電路而且安裝終止脈沖的輸出電路的結(jié)構(gòu)，導(dǎo)致成本上升的問題(上述的第三個問題)。所以，在實施方式11中，提出僅由開始脈沖就能夠進(jìn)行動作的雙向移位寄存器。
圖28～圖30是表示實施方式11的柵極線驅(qū)動電路30的結(jié)構(gòu)的圖。如圖28的方框圖所示，本實施方式的柵極線驅(qū)動電路30也由以由多級構(gòu)成的雙向移位寄存器構(gòu)成，在該多級中，在對柵極線GL1進(jìn)行驅(qū)動的最前一級的單位移位寄存器SR1的更前一級，設(shè)置作為第一偽級的第一偽移位寄存器SRD1，另外，在對柵極線GLn進(jìn)行驅(qū)動的最后一級的單位移位寄存器SRn的更后一級，設(shè)置作為第二偽級的第二偽移位寄存器SRD2。即，柵極線驅(qū)動電路30由包括開頭的第一偽級以及最末尾的第二偽級的多級構(gòu)成。在第一、第二偽移位寄存器SRD1、SRD2的輸出節(jié)點，在與固定電位源(例如VSS)之間，設(shè)置具有與單位移位寄存器SR1～SRn的負(fù)載電容相同的電容值的電容元件，作為負(fù)載電容C3。
如圖28所示，向(除了作為第一偽級的第一偽移位寄存器SRD1)最前一級的單位移位寄存器SR1的第一輸入端子IN1輸入第一控制脈沖STn，向其后一級(單位移位寄存器SR2～第二偽移位寄存器SRD2)的第一輸入端子IN1輸入自己前一級的輸出信號。并且，向第一偽移位寄存器SRD1的第一輸入端子IN1輸入上述的第二控制脈沖STr。
另外，向(除了作為第二偽級的第二偽移位寄存器SRD2)最后一級的第二輸入端子IN2輸入第二控制脈沖STr，向其前一級(單位移位寄存器SRn-1～第一偽移位寄存器SRD1)的第二輸入端子IN2輸入自己下一級的輸出信號。并且，向第二偽移位寄存器SRD2的第二輸入端子IN2輸入上述的第一控制脈沖STn。
在本實施方式中，最前一級的單位移位寄存器SR1、最后一級的單位移位寄存器SRn、第一偽移位寄存器SRD1以及第二偽移位寄存器SRD2分別具有預(yù)定的復(fù)位端子RST1、RST2、RST3、RST4。如圖28所示，將第一偽移位寄存器SRD1的輸出信號D1輸入到單位移位寄存器SR1的復(fù)位端子RST1，將第二偽移位寄存器SRD2的輸出信號D2輸入到單位移位寄存器SRn的復(fù)位端子RST2，對第一偽移位寄存器SRD1的復(fù)位端子RST3輸入第一控制脈沖STn，對第二偽移位寄存器SRD2的復(fù)位端子RST4輸入第二控制脈沖STr。這些單位移位寄存器SR1、單位移位寄存器SRn、第一偽移位寄存器SRD1以及第二偽移位寄存器SRD2以對各復(fù)位端子RST1、RST2、RST3、RST4輸入信號時變?yōu)閺?fù)位狀態(tài)(節(jié)點N1為L電平的狀態(tài))的方式構(gòu)成(詳細(xì)情況后述)。
在以下的說明中，假設(shè)構(gòu)成柵極線驅(qū)動電路30的各雙向移位寄存器的各級具有實施方式1的雙向單位移位寄存器SR(圖8)的結(jié)構(gòu)。如上所述，最前一級的單位移位寄存器SR1、最后一級的單位移位寄存器SRn、第一偽移位寄存器SRD1以及第二偽移位寄存器SRD2具有與其他級不同的結(jié)構(gòu)，但是，這些也分別具有實施方式1的雙向單位移位寄存器SR的結(jié)構(gòu)。
圖29是本實施方式的柵極線驅(qū)動電路30的第一偽移位寄存器SRD1以及單位移位寄存器SR1的具體的電路圖，圖30是單位移位寄存器SRn以及第二偽移位寄存器SRD2的具體的電路圖。
首先，關(guān)注圖29的單位移位寄存器SR1，除了晶體管Q3D與晶體管Q3并聯(lián)連接外，該單位移位寄存器SR1具有與圖8相同的結(jié)構(gòu)。該晶體管Q3D的柵極與上述的復(fù)位端子RST1連接。
同樣地，除了晶體管Q4D與晶體管Q4并聯(lián)連接外，第一偽移位寄存器SRD1具有與圖8相同的結(jié)構(gòu)。該晶體管Q4D的柵極與上述的復(fù)位端子RST3連接。晶體管Q4D在第一偽移位寄存器SRD1的動作中不是必需的，并且，以在動作的初始階段該節(jié)點N1為L電平的狀態(tài)(復(fù)位狀態(tài))的方式設(shè)置。例如，不設(shè)置晶體管Q4D，在此狀態(tài)下在初始階段節(jié)點N1不變?yōu)長電平時，該第一偽移位寄存器SRD1的輸出信號D1變?yōu)镠電平，相應(yīng)地單位移位寄存器SR1的晶體管Q3D導(dǎo)通，單位移位寄存器SR1的節(jié)點N1被充電，所以，最初的一幀不能進(jìn)行正常的動作。但是，由于自其下一幀能夠進(jìn)行正常動作，所以，在不設(shè)置晶體管Q4D的情況下，可以在正常動作之前設(shè)置一幀部分的偽幀。
另外，關(guān)注圖30的單位移位寄存器SRn，除了晶體管Q4D與晶體管Q4并聯(lián)連接外，該單位移位寄存器SRn具有與圖8相同的結(jié)構(gòu)(即，是與第一偽移位寄存器SRD1相同的電路結(jié)構(gòu))。該晶體管Q4D的柵極與上述的復(fù)位端子RST2連接。
同樣，除了晶體管Q3D與晶體管Q3并聯(lián)連接外，第二偽移位寄存器SRD2具有與圖8相同的結(jié)構(gòu)(即，是與單位移位寄存器SR1相同的電路結(jié)構(gòu))。該晶體管Q3D的柵極與上述的復(fù)位端子RST4連接。晶體管Q3D在第二偽移位寄存器SRD2的動作中不是必需的，并且以在動作的初始階段該節(jié)點N1為L電平的狀態(tài)(復(fù)位狀態(tài))的方式設(shè)置。例如，不設(shè)置晶體管Q3D，在此狀態(tài)下在初始階段節(jié)點N1不變?yōu)長電平時，該第二偽移位寄存器SRD2的輸出信號D2變?yōu)镠電平，相應(yīng)地單位移位寄存器SRn的晶體管Q4D導(dǎo)通，單位移位寄存器SRn的節(jié)點N1被充電，所以，最初的一幀不能進(jìn)行正常動作。但是，由于自其下一幀能夠進(jìn)行正常的動作，所以，在不設(shè)置晶體管Q4D的情況下，可以在通常動作之前設(shè)置一幀部分的偽幀。
對本實施方式的柵極線驅(qū)動電路30的動作進(jìn)行說明。首先，說明進(jìn)行正向移位時的動作。在正向移位的情況下，將電壓信號發(fā)生器32供給的第一電壓信號Vn設(shè)定為H電平，將第二電壓信號Vr設(shè)定為L電平。即，此時，第一偽移位寄存器SRD1的晶體管Q4D以及第二偽移位寄存器SRD2的晶體管Q4D進(jìn)行動作，使各自的節(jié)點N1放電。另外，為便于說明，單位移位寄存器SR1～SRn已經(jīng)變?yōu)閺?fù)位狀態(tài)(節(jié)點N1變?yōu)長電平的狀態(tài))。
圖31是表示本實施方式的柵極線驅(qū)動電路30正向移位時的動作的時序圖。如31圖所示，在正向移位時，在預(yù)定的定時，對最前一級的單位移位寄存器SR1的第一輸入端子IN1輸入作為開始脈沖的第一控制脈沖STn。由此，單位移位寄存器SR1變?yōu)樵O(shè)置狀態(tài)(節(jié)點N1為H電平的狀態(tài))。另一方面，第二控制脈沖STr未被激活，維持為L電平。
也向第一偽移位寄存器SRD1的復(fù)位端子RST3以及第二偽移位寄存器SRD2的第二輸入端子IN2輸入第一控制脈沖STn(開始脈沖)。因此，在第一偽移位寄存器SRD1中，晶體管Q4D導(dǎo)通，節(jié)點N1變?yōu)長電平，該第一偽移位寄存器SRD1變?yōu)閺?fù)位狀態(tài)。因此，第一偽移位寄存器SRD1的輸出信號D1變?yōu)長電平，單位移位寄存器SR1的晶體管Q3D截止。
另外，在第二偽移位寄存器SRD2中，晶體管Q4導(dǎo)通，節(jié)點N1變?yōu)長電平，該第二偽移位寄存器SRD2也變?yōu)閺?fù)位狀態(tài)。因此，第二偽移位寄存器SRD2的輸出信號D2變?yōu)長電平，單位移位寄存器SRn的晶體管Q4D截止。
其后，如圖31所示，根據(jù)與實施方式1相同的正向移位的動作，與時鐘信號CLK、/CLK同步地依次向單位移位寄存器SR1～SRn以及第二偽移位寄存器SRD2傳送，這些輸出信號G1、G2、G3、…、Gn、D2依次變?yōu)镠電平。
由圖31可知，在最后一級的單位移位寄存器SRn輸出輸出信號Gk之后第二偽移位寄存器SRD2的輸出信號D2變?yōu)镠電平。將該輸出信號D2輸入到單位移位寄存器SRn的復(fù)位端子RST2，使該晶體管Q4D導(dǎo)通，使該單位移位寄存器SRn為復(fù)位狀態(tài)。即，輸出信號D2起到使最后一級的單位移位寄存器SRn變?yōu)閺?fù)位狀態(tài)的終止脈沖的作用。而且，因為第二偽移位寄存器SRD2根據(jù)作為下一幀的開始脈沖的第一控制脈沖STn而變?yōu)閺?fù)位狀態(tài)，所以，在下一幀中也可同樣地進(jìn)行動作。
這樣，在本實施方式的柵極線驅(qū)動電路30的正向移位的動作中，僅需要開始脈沖(第一控制脈沖STn)，不需要終止脈沖。
然后，說明進(jìn)行反向移位時的動作。在反向移位的情況下，第一電壓信號Vn為L電平，第二電壓信號Vr為H電平。即，此時，單位移位寄存器SR1的晶體管Q3D以及第二偽移位寄存器SRD2的晶體管Q3D進(jìn)行動作，使各自的節(jié)點N1放電。另外，此處，單位移位寄存器SR1～SRn也已經(jīng)變?yōu)閺?fù)位狀態(tài)(節(jié)點N1為L電平的狀態(tài))。
圖32是表示本實施方式的柵極線驅(qū)動電路30的反向移位時的動作的時序圖。如32圖所示，反向移位時，在預(yù)定的定時，向最后一級的單位移位寄存器SRn的第二輸入端子IN2輸入作為開始脈沖的第二控制脈沖STr。由此，單位移位寄存器SRn變?yōu)樵O(shè)置狀態(tài)(節(jié)點N1為H電平的狀態(tài))。另一方面，第一控制脈沖STn未被激活，維持為L電平。通過布線連接或者時鐘發(fā)生器31的程序變更，時鐘信號CLK、/CLK彼此交換。
也將第二控制脈沖STr(開始脈沖)輸入到第一偽移位寄存器SRD1的第一輸入端子IN1以及第二偽移位寄存器SRD2的復(fù)位端子RST4。因此，在第一偽移位寄存器SRD1中，晶體管Q3導(dǎo)通，節(jié)點N1變?yōu)長電平，該第一偽移位寄存器SRD1變?yōu)閺?fù)位狀態(tài)。因此，第一偽移位寄存器SRD1的輸出信號D1變?yōu)長電平，單位移位寄存器SR1的晶體管Q3D截止。
另外，在第二偽移位寄存器SRD2中，晶體管Q3D導(dǎo)通，節(jié)點N1變?yōu)長電平，該第二偽移位寄存器SRD2也變?yōu)閺?fù)位狀態(tài)。因此，第二偽移位寄存器SRD2的輸出信號D2變?yōu)長電平，單位移位寄存器SRn的晶體管Q4D截止。
其后，如圖32所示，根據(jù)與實施方式1相同的反向移位的動作，與時鐘信號CLK、/CLK同步地依次向單位移位寄存器SRn～SR1以及第一偽移位寄存器SRD1傳送，這些輸出信號Gn、Gn-1、Gn-2、…、G1、D1依次變?yōu)镠電平。
由圖32可知，在最前一級的單位移位寄存器SR1對輸出信號G1進(jìn)行輸出之后，第一偽移位寄存器SRD1的輸出信號D1變?yōu)镠電平。將該輸出信號D1輸入到單位移位寄存器SR1的復(fù)位端子RST1中，使該晶體管Q3導(dǎo)通，該單位移位寄存器SR1變?yōu)閺?fù)位狀態(tài)。即，輸出信號D1起到使最前一級的單位移位寄存器SR1變?yōu)閺?fù)位狀態(tài)的終止脈沖的作用。而且，第一偽移位寄存器SRD1由于作為下一幀的開始脈沖的第二控制脈沖STr而變?yōu)閺?fù)位狀態(tài)，所以，在下一幀中也可同樣地進(jìn)行動作。
這樣，在本實施方式的柵極線驅(qū)動電路30的反向移位的動作中，也僅需要開始脈沖(第二控制脈沖STr)，而不需要終止脈沖。
如上所述，按照本實施方式，在雙向移位寄存器中，不使用終止脈沖，而僅以開始脈沖就能夠進(jìn)行正向移位以及反向移位的動作。即，因為對柵極線驅(qū)動電路30的動作進(jìn)行控制的驅(qū)動控制裝置只要具有開始脈沖的輸出電路即可，所以，能夠解決成本上升的問題(上述的第三個問題)。
另外，如上所述，設(shè)置在本實施方式的雙向移位寄存器的單位移位寄存器SR1、SRn、第一以及第二偽移位寄存器SRD1、SRD2中的晶體管Q3D或晶體管Q4D進(jìn)行使各自的節(jié)點N1放電的動作。使各單位移位寄存器SR的節(jié)點N1時，與使其充電的情況相比，可以確保驅(qū)動能力(流過電流的能力)較大，并且，不要求高速性。因此，晶體管Q3D、Q4D的尺寸可以比晶體管Q3、Q4的尺寸小，例如，可以為1/10左右。另外，在晶體管Q3D、Q4D的尺寸較大的情況下，由于節(jié)點N1的寄生電容變大，所以，節(jié)點N1的升壓作用因時鐘信號CLK或/CLK而減小。因此，因為導(dǎo)致晶體管Q1的驅(qū)動能力下降，所以，優(yōu)選小到某種程度。
在以上說明中，雙向移位寄存器的各級具有實施方式1的單位移位寄存器SR的結(jié)構(gòu)，但是，如上所述，本實施方式所應(yīng)用的雙向單位移位寄存器SR可以是上述各實施方式的雙向單位移位寄存器SR的任意一個。
此時，也可以在最前一級的單位移位寄存器SR1中設(shè)置與晶體管Q3并聯(lián)連接的晶體管Q3D，在最后一級的單位移位寄存器SRn中設(shè)置與晶體管Q4并聯(lián)連接的晶體管Q4D，在第一偽移位寄存器SRD1中設(shè)置與晶體管Q4并聯(lián)連接的晶體管Q4D，在第二偽移位寄存器SRD2中設(shè)置與晶體管Q3并聯(lián)連接的晶體管Q3D。
但是，例如，如實施方式5(圖20)或?qū)嵤┓绞?(圖22)所示，在晶體管Q3通過晶體管Q3A與第一電壓信號端子T1連接、晶體管Q4通過晶體管Q4A與第二電壓信號端子T2連接的情況下，也需要對晶體管Q3A、Q4A并聯(lián)地追加晶體管。
圖33以及圖34示出在本實施方式的柵極線驅(qū)動電路30的各級中應(yīng)用實施方式5(圖20)的單位移位寄存器SR的例子。如圖33所示，在最前一級的單位移位寄存器SR1中，分別與晶體管Q3、Q3A并聯(lián)地設(shè)置晶體管Q3D、Q3AD，使二者的柵極都與復(fù)位端子RST1連接。在第一偽移位寄存器SRD1中，分別與晶體管Q4、Q4A并聯(lián)地設(shè)置晶體管Q4D、Q4AD，使二者的柵極都與復(fù)位端子RST3連接。
另外，如圖34所示，在最后一級的單位移位寄存器SRn中，分別與晶體管Q4、Q4D并聯(lián)地設(shè)置晶體管Q4D、Q4AD，使二者的柵極都與復(fù)位端子RST2連接。在第二偽移位寄存器SRD2中，分別與晶體管Q3、Q3A并聯(lián)地設(shè)置晶體管Q3D、Q3AD，使二者的柵極都與復(fù)位端子RST4連接。若這樣構(gòu)成，與如上所述相同，能夠僅以開始脈沖進(jìn)行正向移位及反向移位的動作。
另外，此時，晶體管Q3D、Q3AD、Q4D、Q4AD進(jìn)行使各自的節(jié)點N1的電平放電的動作，所以，它們的尺寸可以比晶體管Q3、Q3A、Q4、Q4A的尺寸小，例如，可以是1/10左右。另外，在晶體管Q3D、Q3AD、Q4D、Q4AD的尺寸較大的情況下，由于節(jié)點N1的寄生電容變大，所以，節(jié)點N1的升壓作用因時鐘信號CLK或/CLK而變小，導(dǎo)致晶體管Q1的驅(qū)動能力下降。因此，優(yōu)選小到某種程度。
權(quán)利要求
1.一種移位寄存器電路，其特征在于，具有第一以及第二輸入端子、輸出端子以及第一時鐘端子；第一晶體管，將輸入到上述第一時鐘端子的第一時鐘信號提供給上述輸出端子；第二晶體管，基于與上述第一時鐘信號相位不同的第二時鐘信號，使上述輸出端子放電；分別輸入彼此互補(bǔ)的第一以及第二電壓信號的第一以及第二電壓信號端子；第三晶體管，基于輸入到上述第一輸入端子的第一輸入信號，向上述第一晶體管的控制電極連接的第一節(jié)點提供上述第一電壓信號；第四晶體管，基于輸入到上述第二輸入端子的第二輸入信號，向上述第一節(jié)點提供上述第二電壓信號；開關(guān)電路，在上述第一節(jié)點為被放電的狀態(tài)時，基于第一時鐘信號，使上述第一節(jié)點與上述輸出端子之間導(dǎo)通。
2.如權(quán)利要求1的移位寄存器電路，其特征在于，在上述輸出端子上連接電容性的負(fù)載。
3.如權(quán)利要求1的移位寄存器電路，其特征在于，上述開關(guān)電路是連接在上述輸出端子與上述第一節(jié)點之間的第五晶體管。
4.如權(quán)利要求3的移位寄存器電路，其特征在于，上述第五晶體管的控制電極與上述第一時鐘端子連接。
5.如權(quán)利要求3的移位寄存器電路，其特征在于，還具有電平調(diào)整電路，使上述第一時鐘信號的激活電平降低預(yù)定值之后，提供給上述第五晶體管的控制電極連接的第二節(jié)點。
6.如權(quán)利要求5的移位寄存器電路，其特征在于，上述電平調(diào)整電路具有一個以上的第六晶體管，連接在上述第一時鐘端子與上述第二節(jié)點之間，以從上述第一時鐘端子朝向上述第二節(jié)點的方向為充電方向進(jìn)行二極管連接；第七晶體管，基于上述第二時鐘信號，使上述第二節(jié)點放電。
7.如權(quán)利要求6的移位寄存器電路，其特征在于，上述第七晶體管具有連接在上述第二節(jié)點上的一個主電極；輸入上述第二時鐘信號的控制電極；以及提供與上述第二時鐘信號相位不同的第三時鐘信號的另一主電極。
8.如權(quán)利要求7的移位寄存器電路，其特征在于，上述第三時鐘信號是與上述第一時鐘信號相同的信號。
9.如權(quán)利要求5的移位寄存器電路，其特征在于，上述電平調(diào)整電路具有單向開關(guān)元件，連接在上述第二節(jié)點與上述第一時鐘端子之間，以從上述第二節(jié)點朝向上述第一時鐘端子的方向為放電方向。
10.如權(quán)利要求9的移位寄存器電路，其特征在于，上述單向開關(guān)元件是進(jìn)行二極管連接的第八晶體管。
11.如權(quán)利要求1的移位寄存器電路，其特征在于，上述第二晶體具有連接在上述輸出端子上的一個主電極；輸入上述第二時鐘信號的控制電極；以及提供與上述第二時鐘信號相位不同的第三時鐘信號的另一主電極。
12.如權(quán)利要求11的移位寄存器電路，其特征在于，上述第三時鐘信號是與上述第一時鐘信號相同的信號。
13.如權(quán)利要求1的移位寄存器電路，其特征在于，還具有連接在上述輸出端子和上述第一節(jié)點之間的電容元件。
14.如權(quán)利要求1的移位寄存器電路，其特征在于，上述第三晶體管通過第九晶體管與上述第一電壓信號端子連接，該第九晶體管具有與該第三晶體管的控制電極連接的控制電極；上述第四晶體管通過第十晶體管與上述第二電壓信號端子連接，該第十晶體管具有與該第四晶體管的控制電極連接的控制電極；該移位寄存器電路還具有充電電路，在上述輸出端子被激活時，對作為上述第三晶體管與上述第九晶體管的連接節(jié)點的第三節(jié)點以及作為上述第四晶體管與上述第十晶體管的連接節(jié)點的第四節(jié)點進(jìn)行充電。
15.如權(quán)利要求14的移位寄存器電路，其特征在于，上述充電電路包括第十一晶體管，連接在上述輸出端子與上述第三節(jié)點之間，以從上述輸出端子朝向上述第三節(jié)點的方向為充電方向進(jìn)行二極管連接；第十二晶體管，連接在上述輸出端子與上述第四節(jié)點之間，以從上述輸出端子朝向上述第四節(jié)點的方向為充電方向進(jìn)行二極管連接。
16.如權(quán)利要求14的移位寄存器電路，其特征在于，上述充電電路包括第十三晶體管，連接在預(yù)定的電源端子與上述第三節(jié)點之間，具有與上述輸出端子連接的控制電極；第十四晶體管，連接在上述電源端子與上述第四節(jié)點之間，具有與輸出端子連接的控制電極。
17.如權(quán)利要求14的移位寄存器電路，其特征在于，上述第三節(jié)點與上述第四節(jié)點彼此連接；上述充電電路包括第十五晶體管，連接在上述輸出端子與上述第三以及第四節(jié)點之間，以從上述輸出端子朝向上述第三以及第四節(jié)點的方向為充電方向進(jìn)行二極管連接。
18.如權(quán)利要求14的移位寄存器電路，其特征在于，上述第三節(jié)點與上述第四節(jié)點彼此連接；上述充電電路包括第十六晶體管，連接在預(yù)定的電源端子與上述第三以及第四節(jié)點之間，具有與輸出端子連接的控制電極。
19.如權(quán)利要求14的移位寄存器電路，其特征在于，還具有第十七晶體管，基于上述第一輸入信號，使上述第四節(jié)點放電；第十八晶體管，基于上述第二輸入信號，使上述第三節(jié)點放電。
20.如權(quán)利要求14的移位寄存器電路，其特征在于，還具有第十九晶體管，基于上述第一輸入信號，向上述第四節(jié)點提供上述第一電壓信號；第二十晶體管，基于上述第二輸入信號，向上述第三節(jié)點提供上述第二電壓信號。
21.一種由多級構(gòu)成的移位寄存器電路，其特征在于，其各級是權(quán)利要求1到權(quán)利要求20的任意一項中的移位寄存器電路；向最前一級的上述第一輸入端子輸入預(yù)定的第一控制脈沖，向其后一級的上述第一輸入端子輸入自己前一級的輸出信號；向最后一級的上述第二輸入端子輸入預(yù)定的第二控制脈沖，向其前一級的上述第二輸入端子輸入自己下一級的輸出信號。
22.一種由包括開頭的第一偽級以及最末尾的第二偽級的多級構(gòu)成的移位寄存器電路，其特征在于，其各級是權(quán)利要求1到權(quán)利要求20的任意一項中的移位寄存器電路；除了上述第一偽級，向最前一級的上述第一輸入端子輸入預(yù)定的第一控制脈沖，向其后一級的上述第一輸入端子輸入自己前一級的輸出信號；除了上述第二偽級，向最后一級的上述第二輸入端子輸入預(yù)定的第二控制脈沖，向其前一級的上述第二輸入端子輸入自己下一級的輸出信號；上述最前一級還具有第二十一晶體管，基于上述第一偽級的輸出信號，使該最前一級的上述第一節(jié)點放電；上述最后一級還具有第二十二晶體管，基于上述第二偽級的輸出信號，使該最后一級的上述第一節(jié)點放電。
23.如權(quán)利要求22的移位寄存器電路，其特征在于，上述第一偽級向上述第一輸入端子輸入上述第二控制脈沖，還具有基于上述第一控制脈沖使該第一偽級的上述第一節(jié)點放電的第二十三晶體管；上述第二偽級向上述第二輸入端子輸入上述第一控制脈沖，還具有基于上述第二控制脈沖使該第二偽級的上述第一節(jié)點放電的第二十四晶體管。
24.一種圖像顯示裝置，具有由多級構(gòu)成的移位寄存器電路作為柵極線驅(qū)動電路，其特征在于，上述多級的各級具有第一以及第二輸入端子、輸出端子以及第一時鐘端子；第一晶體管，將輸入到上述第一時鐘端子的第一時鐘信號提供給上述輸出端子；第二晶體管，基于與上述第一時鐘信號相位不同的第二時鐘信號，使上述輸出端子放電；分別輸入彼此互補(bǔ)的第一以及第二電壓信號的第一以及第二電壓信號端子；第三晶體管，基于輸入到上述第一輸入端子的第一輸入信號，向上述第一晶體管的控制電極連接的第一節(jié)點提供上述第一電壓信號；第四晶體管，基于輸入到上述第二輸入端子的第二輸入信號，向上述第一節(jié)點提供上述第二電壓信號；開關(guān)電路，在上述第一節(jié)點為被放電的狀態(tài)時，基于上述第一時鐘信號，使上述第一節(jié)點與上述輸出端子之間導(dǎo)通，向最前一級的上述第一輸入端子輸入預(yù)定的第一控制脈沖，向其后一級的上述第一輸入端子輸入自己前一級的輸出信號，向最后一級的上述第二輸入端子輸入預(yù)定的第二控制脈沖，向其前一級的上述第二輸入端子輸入自己下一級的輸出信號。
全文摘要
在可以使信號雙向移位的移位寄存器中，防止因晶體管的漏電流以及閾值電壓移位引起的誤動作。雙向單位移位寄存器包括向輸出端子(OUT)供給第一時鐘信號(CLK)的第一晶體管(Q1)；基于第二時鐘信號使輸出端子(OUT)放電的第二晶體管(Q2)；分別對作為第一晶體管(Q1)的柵極源極第一節(jié)點供給互補(bǔ)的第一以及第二電壓信號(Vn)、(Vr)的第三以及第四晶體管(Q3)、(Q4)；連接在第一節(jié)點和輸出端子(OUT)之間的第五晶體管(Q5)。在晶體管(Q1)的柵極為L(低)電平時，第五晶體管(Q5)基于第一時鐘信號(CLK)變?yōu)閷?dǎo)通狀態(tài)。
文檔編號G09G3/20GK101079243SQ200710104570
公開日2007年11月28日 申請日期2007年5月25日 優(yōu)先權(quán)日2006年5月25日
發(fā)明者飛田洋一 申請人:三菱電機(jī)株式會社