專利名稱：失調(diào)校正和噪聲檢測裝置及方法、半導(dǎo)體裝置和顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及運算放大器電路的失調(diào)校正(Offset Correction ),特 別涉及用于減小TFT-LCD源極驅(qū)動器電路中因輸出運算放大器電路 的制造偏差所導(dǎo)致的隨機(jī)性失調(diào)差異的失調(diào)校正。
背景技術(shù)：
一般而言，在TFT-LCD驅(qū)動電路中，對顯示用的信號進(jìn)行數(shù)字處 理，并經(jīng)DA轉(zhuǎn)換電路將該信號轉(zhuǎn)換為與顯示灰階對應(yīng)的模擬電壓從而 驅(qū)動液晶面板。近年來，隨著液晶面板不斷地趨于大型化，液晶面板 對驅(qū)動電路的負(fù)栽持續(xù)增大。因此， 一般使用這樣一種驅(qū)動方法，即， 將DA轉(zhuǎn)換電路的輸出信號輸入至低輸出電阻的輸出電路后，轉(zhuǎn)換成該 輸出電路的輸出信號，并根據(jù)該輸出信號驅(qū)動液晶面板的方法，其中， 在上述低輸出電阻的輸出電路中由運算放大器形成電壓跟隨器 (Voltage Follower)電路。圖19表示TFT-LCD模塊的結(jié)構(gòu)示例。該TFT-LCD模塊構(gòu)成為 通過控制電路102的控制，由多個柵極驅(qū)動器電路103和多個源極驅(qū) 動器電路104驅(qū)動液晶面板101。圖20表示上述源極驅(qū)動器電路104的結(jié)構(gòu)。各源極驅(qū)動器電路 104，從控制電路102側(cè)至液晶面板101側(cè)依次具有移位寄存器104a、 取樣鎖存(Sampling Latch )電路104b、保持鎖存(Hold Latch )電路 104c、電平轉(zhuǎn)換電路104d、 DA轉(zhuǎn)換電路104e和輸出放大器104f。此外，圖21表示TFT-LCD源極驅(qū)動器電路104的一個輸出端的 結(jié)構(gòu)示例。在圖21中，以顯示數(shù)據(jù)為6位的情況為例進(jìn)行說明。關(guān)于 取樣鎖存電路104b、保持鎖存電路104c、電平轉(zhuǎn)換電路104d，對應(yīng)于 每一位顯示數(shù)據(jù)，分別具有一個取樣鎖存電路、保持鎖存電路、電平 轉(zhuǎn)換電路。雖然未進(jìn)行圖示，根據(jù)在移位寄存器104a內(nèi)傳送的啟動脈沖信 號，由取樣鎖存電路104b對各位顯示數(shù)據(jù)進(jìn)行取樣，在保持鎖存電路 104c中，根據(jù)未圖示的鎖存信號(水平同步信號)對各6位進(jìn)行鎖存。
然后，由電平轉(zhuǎn)換電路104d對信號電平進(jìn)行轉(zhuǎn)換。之后，在DA轉(zhuǎn)換 電路104e中選擇與顯示數(shù)據(jù)(在此，顯示數(shù)據(jù)為6位)對應(yīng)的灰階顯 示用電壓，由輸出放大器104f將其輸出到液晶面板101,其中，該輸 出放大器104f是由電壓跟隨器電路構(gòu)成的。在圖21中， 一般而言，移位寄存器104a、取樣鎖存電路10樸、 保持鎖存電路104c是邏輯電路，DA轉(zhuǎn)換電路104e和輸出放大器104f 是模擬電路。如上所述，在一般情況下，輸出放大器104f采用由運算 放大器構(gòu)成的電壓跟隨器電路。電平轉(zhuǎn)換電路104d被設(shè)置在上述邏輯 電路與上述模擬電路之間，將邏輯信號的電壓電平轉(zhuǎn)換為液晶顯示用 的電壓電平。各TFT-LCD源極驅(qū)動器電路104的LSI(以下，稱為"源 極驅(qū)動器LSI")構(gòu)成為下述，即內(nèi)置有多個圖21所示的電路，各 電路的輸出電壓驅(qū)動液晶面板101的各顯示數(shù)據(jù)線。在用作輸出放大器104f的由運算放大器構(gòu)成的電壓跟隨器電路 中，較為理想的是輸出電壓與輸入電壓相等，但是，在實際的LSI中， 由于制造上的偏差，導(dǎo)致在各運算放大器中存在著隨機(jī)的差異，這被 稱為失調(diào)差異。當(dāng)在源極驅(qū)動器LSI中發(fā)生上述失調(diào)差異時，被施加 給液晶面板101的各顯示數(shù)據(jù)線的驅(qū)動電壓就會因顯示數(shù)據(jù)線的不同 而各異。液晶面板101根據(jù)被施加于顯示數(shù)據(jù)線的驅(qū)動電壓來控制顯 示的亮度。所以，當(dāng)被施加給各顯示數(shù)據(jù)線的驅(qū)動電壓不同時，就會 發(fā)生顯示不均勻的現(xiàn)象。因此，在源極驅(qū)動器LSI中，需要將多個液 晶驅(qū)動輸出端之間的輸出電壓的偏差控制在較小的范圍內(nèi)以使得不會 對顯示造成影響。關(guān)于在源極驅(qū)動器LSI中內(nèi)置的運算放大器的失調(diào)差異，特性應(yīng) 該彼此相同的配對元件之間存在的成品特性的偏差(Mismatch:失配) 是導(dǎo)致發(fā)生上述失調(diào)差異的主要原因。 一般而言，為了減少失調(diào)差異， 而將構(gòu)成運算放大器的電路元件的元件尺寸設(shè)置得較大，對掩膜的布 圖設(shè)計進(jìn)行特別的考慮，此外，還追加了用于對運算放大器的失調(diào)進(jìn) 行校正的失調(diào)校正電路。關(guān)于上述失調(diào)校正電路，過去已經(jīng)提出了多 種技術(shù)方案。圖16表示現(xiàn)有技術(shù)的失調(diào)校正電路的第1示例。例如，在專利文 獻(xiàn)1 (日本國專利申請公開特表2004-519969號公報(
公開日2004年 7月2日))中公開了該第l示例。在圖16中，IN101是同相輸入端(Common Phase Input Terminal) ， IN102是反相輸入端(Negative-phase Input Terminal) ，OUTIOI是輸出端，ClOl是存儲并保持失調(diào) 校正電壓的電容。另外，還具有兩個開關(guān)元件S101和一個開關(guān)元件 S102。此外，在本說明書中，也包括該第1示例在內(nèi)，將運算放大器 的輸入端全部記作非反轉(zhuǎn)輸入端(Non-inverting Input Terminal)和反 轉(zhuǎn)輸入端(Inverting Input Terminal)，為了方便起見，區(qū)分為用于向反相輸入端。在兩者一致時，將對其另行說明。在運算放大器111的反轉(zhuǎn)輸入端和反相輸入端IN102之間插入電 容ClOl。另外，兩個開關(guān)元件S101分別被連接在同相輸入端IN101 與電容C101的反相輸入端IN102側(cè)的端子之間、以及運算放大器111 的輸出端與反轉(zhuǎn)輸入端之間。開關(guān)元件S102被連接在反相輸入端 IN102與電容C101之間。并且，由被插入運算放大器111的非反轉(zhuǎn)輸 入端與同相輸入端IN101之間的電壓源Voff來表示運算放大器111的 失調(diào)電壓。失調(diào)校正電路通過交替地反復(fù)下述狀態(tài)來進(jìn)行失調(diào)校正，即存 儲失調(diào)校正電壓的存儲狀態(tài)、和作為通常的運算放大器進(jìn)行動作的狀 態(tài)。開關(guān)S101閉合，開關(guān)S102斷開，由此成為存儲狀態(tài)。此時，以 與失調(diào)電壓Voff相同的電位對電容ClOl的兩端進(jìn)行充電。其后，開 關(guān)S101斷開，開關(guān)S102閉合，由此，成為正常的動作狀態(tài)。此時， 由于電容CIOI兩端的電位差與Voff相等，所以，失調(diào)電壓被消除。圖17和圖18表示現(xiàn)有技術(shù)的失調(diào)校正電路的第2示例。圖17為 追加了失調(diào)校正電路的CMOS結(jié)構(gòu)的運算放大器電路的示例，圖18 為在電壓跟隨器電路中應(yīng)用了圖17所示的電路的示例。在圖17的運算放大器電路中，除同相輸入端INlll (與非反轉(zhuǎn)輸 入端一致)和反相輸入端IN112 (與反轉(zhuǎn)輸入端一致)之外，還具有用 于失調(diào)校正的校正輸入端AUX1、 AUX2。該運算放大器電路具有下述 的結(jié)構(gòu)，即笫1差動輸入對和第2差動輸入對以由PMOS晶體管 T107、 T108構(gòu)成的電流鏡電路為共用的有源負(fù)載，其中，該第l差動 輸入對由NMOS晶體管T102、 T103構(gòu)成并以NMOS晶體管T101的 漏極電流為偏置電流(Bias Current)，該第2差動輸入對由NMOS 晶體管T105、 T106構(gòu)成并以NMOS晶體管T104的漏極電流為偏置電
流。笫1差動輸入對是失調(diào)校正電路的輸入部，NMOS晶體管T102的 柵極端與同相輸入端IN111連接，NMOS晶體管T103的柵極端與反相 輸入端IN112連接。笫2差動輸入對是失調(diào)校正用電壓的輸入部， NMOS晶體管T105的柵極端與一方的校正輸入端AUX1連接，NMOS 晶體管T106的柵極端與另一方的校正輸入端AUX2連接。
另外，上述失調(diào)校正電路具有輸出晶體管，該輸出晶體管由PMOS 晶體管T110構(gòu)成并以NMOS晶體管T109的漏極電流為偏置電流。 PMOS晶體管T110的柵極端連接笫1差動輸入對的NMOS晶體管 T102的漏極端和第2差動輸入對的NMOS晶體管T105的漏極端。根 據(jù)流入笫1差動輸入對的漏極電流和流入第2差動輸入對的漏極電 流，確定向PMOS晶體管T110的柵極端施加的電壓，并確定由PMOS 晶體管T110的漏極端輸出的電流，其中，該PMOS晶體管T110的漏 極端成為失調(diào)校正電路的輸出端OUTlll。
在圖18的應(yīng)用示例中，將圖17的失調(diào)校正電路用作運算放大器 121，在運算放大器121的周圍，具有三個開關(guān)元件SU1; —個開關(guān) 元件S122;以及電容Clll、 C112。圖17的同相輸入端IN111相當(dāng)于 運算放大器121的非反轉(zhuǎn)輸入端，圖17的反相輸入端IN112相當(dāng)于運 算放大器121的反轉(zhuǎn)輸入端。由被插入在運算放大器121的非反轉(zhuǎn)輸 入端與電壓跟隨器電路的輸入端IN121之間的電壓源Voff來表示運算 放大器121的失調(diào)電壓。假設(shè)輸入端IN121與電壓源Voff的連接點為點A、運算放大器121 的反轉(zhuǎn)輸入端為點B，則開關(guān)元件S121中的一個被連接在點A與點B 之間。另外，開關(guān)元件S122被連接在運算放大器121的輸出端與點B 之間。
電容Clll被連接在校正輸入端AUX1與GND之間，電容C112 被連接在校正輸入端AUX2與GND之間。另 一個開關(guān)元件S121被連 接在點A與校正輸入端AUX1之間，余下的一個開關(guān)元件S121被連接 在電壓跟隨器電路的輸出端OUT121與校正輸入端AUX2之間。
接著，說明圖18的電壓跟隨器電路的動作。
電壓跟隨器電路通過交替反復(fù)下述狀態(tài)來進(jìn)行失調(diào)校正，即存 儲失調(diào)校正電壓的存儲狀態(tài)和作為通常的運算放大器進(jìn)行動作的狀 態(tài)。開關(guān)元件S121閉合，開關(guān)元件S122斷開，由此成為失調(diào)校正電
壓的存儲狀態(tài)。此時，點A與點B短路而電位相同。向校正輸入端AUX1 施加輸入電壓，輸入電壓被存儲在電容Clll中。運算放大器121的輸 出電壓被反饋給校正輸入端AUX2。運算放大器121是以校正輸入端 AUX1、 AUX2為差動輸入端的電路，其作為電壓跟隨器進(jìn)行動作，其 輸出電壓被存儲在電容C112中。此時，被存儲于電容C112的電壓是 在A點與B點的電壓相等時運算放大器121平衡的電壓。接著，開關(guān)元件S121斷開，開關(guān)元件S122閉合，由此，成為正 常的動作狀態(tài)。點B通過開關(guān)元件S122與運算放大器121的輸出端即 輸出端OUT121短路。點A與點B的電壓變?yōu)橄嗟鹊臓顟B(tài)被存儲并保 持于電容Clll、 C112中。所以，向與點B短路的輸出端OUT121輸 出與點A的電壓相同的電壓，作為電壓跟隨器，可以進(jìn)^f亍沒有失調(diào)電 壓的輸出。另外，關(guān)于失調(diào)校正電路，在專利文獻(xiàn)l、專利文獻(xiàn)2(日本國專 利申請公開特開平4-274605號公報(1992年9月30日公開))、專 利文獻(xiàn)3 (日本國專利申請公開特開平6-3144905號公報(1994年11 月8日公開))中提出了多種方案，通過將運算放大器的失調(diào)校正電 壓存儲于電容中來進(jìn)行失調(diào)校正。在上述方案中，雖然電路的結(jié)構(gòu)不 同，但是，在原理上，其特征均為下述，即在同相輸入端和反相輸 入端之間短路的狀態(tài)下，對失調(diào)調(diào)整端進(jìn)行負(fù)反饋，以使得運算放大 器的輸出電壓在正的電源電壓與負(fù)的電源電壓的中間的電位上平衡， 并將該電壓存儲在電容中。在上述方法中，通過周期性反復(fù)下述狀態(tài) 來進(jìn)行失調(diào)校正，即存儲失調(diào)校正電壓的存儲狀態(tài)和作為通常的運 算放大器而進(jìn)行動作的狀態(tài)。在現(xiàn)有技術(shù)中，增大受隨機(jī)差異影響的構(gòu)成元件的尺寸從而提高 匹配性，另外，還在設(shè)計中對LSI的掩膜設(shè)計的對稱性加以考慮，由 此，來減少源極驅(qū)動器LSI的驅(qū)動端之間的失調(diào)偏差。在上述方法中， 在LSI化了的情況下，將會導(dǎo)致芯片尺寸增大、制造成本上升。作為減少失調(diào)偏差的方法，還可以舉出在源極驅(qū)動器LSI中內(nèi)置 失調(diào)校正電路的方法?，F(xiàn)有技術(shù)的失調(diào)校正電路具有失調(diào)校正用的電 容和開關(guān)元件，其通過將運算放大器的失調(diào)校正電壓存儲于電容中來 進(jìn)行失調(diào)校正。在一般的CMOS結(jié)構(gòu)的LSI中，開關(guān)元件采用MOS-FET。在MOS-FET的開關(guān)元件中，存在所謂的柵極饋通(Gate FeedThrough)現(xiàn)象，即，因柵極信號的電位變化而發(fā)生的經(jīng)由寄生電容等 的電荷注入現(xiàn)象。由于該電荷注入而導(dǎo)致被存儲于失調(diào)校正電容中的 電荷量偏離期待值。為了減小這種影響，有人提出了下述的方案，即 增大電容；還如現(xiàn)有技術(shù)的失調(diào)校正電路的第2示例所述，借助于差 動電路來進(jìn)行失調(diào)校正電壓的取樣。但是，上述方案均會導(dǎo)致電路規(guī) 模增大，在LSI化的情況下，將會導(dǎo)致芯片尺寸增大、制造成本上升。進(jìn)而，被存儲于電容中的電壓是與運算放大器的失調(diào)電壓對應(yīng)的 模擬電壓，該電壓隨著時間經(jīng)過將因漏電流等而發(fā)生變化，所以，需 要對其進(jìn)行周期性的更新。因此，在使用電容的方法中，通過交替反 復(fù)下述狀態(tài)來進(jìn)行失調(diào)校正，即存儲失調(diào)校正電壓的存儲狀態(tài)和作 為通常的運算放大器而進(jìn)行動作的狀態(tài)。在失調(diào)校正電壓的存儲狀態(tài) 下，不能作為通常的放大器而進(jìn)行動作，所以，將會周期性地發(fā)生不 能利用輸出信號的期間。近年來，在大型化的液晶面板中，隨著顯示像素數(shù)的增加，每一個4象素所能利用的顯示電壓的施加時間變短，所以，需要進(jìn)行高速的 電壓施加。因此，作為液晶驅(qū)動電路，最好能夠進(jìn)行連續(xù)的電壓輸出，這將導(dǎo)致很難采用現(xiàn)有技術(shù)的失調(diào)校正電路。作為解決方案，有人提 出了這樣的方案，即準(zhǔn)備兩組電路，通過交替進(jìn)行失調(diào)校正和輸出 驅(qū)動來實現(xiàn)連續(xù)驅(qū)動。但是，由于電路規(guī)模增大了一倍，所以，難以 回避高成本化的問題。發(fā)明內(nèi)容本發(fā)明是鑒于上述問題點進(jìn)行開發(fā)的，目的在于提供一種無需進(jìn) 行頻繁的更新、能夠以較小的電路規(guī)模來吸收失調(diào)差異并進(jìn)行失調(diào)校 正的失調(diào)校正裝置、具有該失調(diào)校正裝置的半導(dǎo)體裝置、顯示裝置、 失調(diào)校正方法、噪聲檢測裝置和噪聲檢測方法。為了實現(xiàn)上述目的，本發(fā)明的失調(diào)校正裝置的特征在于具備運 算放大器，該運算放大器的輸入端至少包括非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入 端；將在上述運算放大器的輸出不反饋給上述非反轉(zhuǎn)輸入端和上述反 轉(zhuǎn)輸入端的狀態(tài)下上述非反轉(zhuǎn)輸入端和上述反轉(zhuǎn)輸入端短路時的輸出 電壓作為二值的邏輯信號存儲在存儲部中，該邏輯信號在上述輸出電壓相對于基準(zhǔn)值為正值時具有第1邏輯值，在上述輸出電壓相對于基 準(zhǔn)值為負(fù)值時具有笫2邏輯值，其中，上述基準(zhǔn)值是當(dāng)差動輸入為零 時上述運算放大器的理想輸出電壓；根據(jù)在上述存儲部中存儲的上述 邏輯信號對上述運算放大器的輸出電壓相對于上述基準(zhǔn)值的失調(diào)進(jìn)行 校正。根據(jù)上述發(fā)明，在不將上述運算放大器的輸出反饋給上述非反轉(zhuǎn) 輸入端和上述反轉(zhuǎn)輸入端的狀態(tài)下，非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端之間 短路，這時，輸入電壓為零，因此，能夠?qū)⑦\算放大器的輸出電壓相 對于基準(zhǔn)值的偏差作為失調(diào)而導(dǎo)出，而且，易于將發(fā)生了正負(fù)失調(diào)的 狀態(tài)作為輸出電壓飽和的狀態(tài)導(dǎo)出。而且，將運算放大器的輸出電壓的失調(diào)作為二值的邏輯信號存儲 在存儲部中并根據(jù)所存儲的邏輯信號對輸出電壓的失調(diào)進(jìn)行校正，其 中，該邏輯信號在上述輸出電壓相對于基準(zhǔn)值為正值時具有第1邏輯 值，在上述輸出電壓相對于基準(zhǔn)值為負(fù)值時具有第2邏輯值。因此， 無需諸如存儲模擬電壓時的較大的電容，也不需要頻繁的更新。另外， 因為能夠?qū)Ω魇д{(diào)進(jìn)行失調(diào)校正，所以，能夠減小失調(diào)的隨機(jī)差異。 并且，無需設(shè)計大尺寸的元件，也不需要特別考慮LSI的掩膜設(shè)計， 所以，能夠減小芯片的尺寸，實現(xiàn)低成本化。由此，能夠?qū)崿F(xiàn)一種無需進(jìn)行頻繁的更新、以較小的電路規(guī)模吸 收失調(diào)差異并進(jìn)行失調(diào)校正的失調(diào)校正裝置。為了實現(xiàn)上述目的，本發(fā)明的失調(diào)校正裝置的特征在于，具備 運算放大器，其輸入端至少包括非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端；第1開 關(guān)元件，用于使上述非反轉(zhuǎn)輸入端和上述反轉(zhuǎn)輸入端之間短路；第2 開關(guān)元件，用于斷開上述非反轉(zhuǎn)輸入端和上述反轉(zhuǎn)輸入端的任一者與 上述運算放大器正常動作時相對應(yīng)的信號輸入端；鎖存部，至少具有 一個將上述運算放大器的輸出電壓作為二值的邏輯信號進(jìn)行鎖存并將 該邏輯信號作為第1鎖存信號進(jìn)行輸出的鎖存電路，其中，上述邏輯 信號在上述輸出電壓相對于基準(zhǔn)值為正值時具有第1邏輯值，在上述 輸出電壓相對于基準(zhǔn)值為負(fù)值時具有第2邏輯值，上述基準(zhǔn)值是當(dāng)差動輸入為零時上述運算放大器的理想輸出電壓；存儲部，依次鎖存并存儲按照時序從上述鎖存部多次輸入的上述第1鎖存信號，并在依次鎖存上述第1鎖存信號時輸出多位第2鎖存信號；控制電路，根據(jù)由 上述存儲部輸出的上述第2鎖存信號生成用于對上述運算放大器的輸
出電壓相對于上述基準(zhǔn)值的失調(diào)進(jìn)行校正的失調(diào)校正用信號，并將該 失調(diào)校正用信號輸入上述運算放大器。根據(jù)上述發(fā)明，利用第1開關(guān)元件使運算放大器的非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端之間短路，并利用第2開關(guān)元件斷開非反轉(zhuǎn)輸入端和反 轉(zhuǎn)輸入端中的任一者與運算放大器正常動作時對應(yīng)的信號輸入端，由 此，使得運算放大器作為比較器進(jìn)行動作，而且，輸入電壓為零，所 以，能夠?qū)⑦\算放大器的輸出電壓相對于基準(zhǔn)值的偏差作為失調(diào)導(dǎo) 出，而且，易于將發(fā)生了正負(fù)失調(diào)的狀態(tài)作為輸出電壓飽和的狀態(tài)導(dǎo) 出。而且，鎖存部的鎖存電路將運算放大器的輸出電壓的失調(diào)作為二 值的邏輯信號進(jìn)行鎖存并將該邏輯信號作為第1鎖存信號進(jìn)行輸出， 其中，該邏輯信號在上述輸出電壓相對于基準(zhǔn)值為正值時具有第1邏 輯值，在上述輸出電壓相對于基準(zhǔn)值為負(fù)值時具有第2邏輯值。存儲 部依次鎖存并存儲按照時序從鎖存部多次輸入的第1鎖存信號，并在 依次鎖存笫1鎖存信號時輸出多位第2鎖存信號?？刂齐娐犯鶕?jù)由存 儲部輸出的第2鎖存信號生成失調(diào)校正用信號并將該失調(diào)校正用信號 輸入運算放大器。其結(jié)果，再次將失調(diào)作為第2鎖存信號輸入控制電 路。反復(fù)上述動作，由此完成失調(diào)校正。如上所述，將運算放大器的輸出電壓的失調(diào)作為二值的邏輯信號 進(jìn)行存儲并根據(jù)所存儲的邏輯信號來校正輸出電壓的失調(diào)。因此，無 需諸如存儲模擬電壓時的較大的電容，也不需要頻繁的更新。另外， 因為能夠?qū)Ω魇д{(diào)分別進(jìn)行失調(diào)校正，所以，能夠減小失調(diào)的隨機(jī)差 異。并且，無需設(shè)計大尺寸的元件，也不需要特別考慮LSI的掩膜設(shè) 計，所以，能夠減小芯片的尺寸，實現(xiàn)低成本化。由此，能夠?qū)崿F(xiàn)一種無需進(jìn)行頻繁的更新、以較小的電路規(guī)模吸 收失調(diào)差異并進(jìn)行失調(diào)校正的失調(diào)校正裝置。為了實現(xiàn)上述目的，本發(fā)明的失調(diào)校正裝置的特征在于，具備 運算放大器，其輸入端至少包括非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端；第1開 關(guān)元件，用于使上述非反轉(zhuǎn)輸入端和上述反轉(zhuǎn)輸入端之間短路；第2 開關(guān)元件，用于斷開上述非反轉(zhuǎn)輸入端和上述反轉(zhuǎn)輸入端的任一者與 上述運算放大器正常動作時所相對應(yīng)的信號輸入端；存儲部，具有多 個將上述運算放大器的輸出電壓作為二值的邏輯信號進(jìn)行鎖存并將該
邏輯信號作為第1鎖存信號進(jìn)行輸出的鎖存電路，其中，上述邏輯信 號在上述輸出電壓相對于基準(zhǔn)值為正值時具有第1邏輯值，在上述輸出電壓相對于基準(zhǔn)值為負(fù)值時具有第2邏輯值，上述基準(zhǔn)值是當(dāng)差動 輸入為零時上述運算放大器的理想輸出電壓，上述各鎖存電路可按照 獨立設(shè)定的定時進(jìn)行鎖存動作，將實施鎖存動作之前的上述各鎖存電 路的輸出作為已確定為預(yù)定邏輯值的上述第1鎖存信號，且將上述所 有鎖存電路的上述第1鎖存信號作為多位的第2鎖存信號進(jìn)行輸出； 控制電路，根據(jù)由上述存儲部輸出的上述第2鎖存信號生成用于對上 述運算放大器的輸出電壓相對于上述基準(zhǔn)值的失調(diào)進(jìn)行校正的失調(diào)校 正用信號，并將該失調(diào)校正用信號輸入上述運算放大器。
根據(jù)上述發(fā)明，利用第1開關(guān)元件使運算放大器的非反轉(zhuǎn)輸入端 和反轉(zhuǎn)輸入端之間短路，并利用第2開關(guān)元件斷開非反轉(zhuǎn)輸入端和反 轉(zhuǎn)輸入端中的任一者與運算放大器正常動作時所對應(yīng)的信號輸入端， 由此，可使運算放大器作為比較器進(jìn)行動作，而且，輸入電壓為零， 所以，能夠?qū)⑦\算放大器的輸出電壓相對于基準(zhǔn)值的偏差作為失調(diào)導(dǎo) 出，而且，易于將發(fā)生了正負(fù)失調(diào)的狀態(tài)作為輸出電壓飽和的狀態(tài)導(dǎo) 出。
而且，鎖存部的鎖存電路將運算放大器的輸出電壓的失調(diào)作為二 值的邏輯信號進(jìn)行鎖存并將該邏輯信號作為笫l鎖存信號輸出，其中， 上述邏輯信號在上述輸出電壓相對于基準(zhǔn)值為正值時具有第1邏輯 值，在上述輸出電壓相對于基準(zhǔn)值為負(fù)值時具有笫2邏輯值。設(shè)置有 多個上述鎖存電路，各鎖存電路可以按照獨立設(shè)定的定時進(jìn)行鎖存動 作，預(yù)先將進(jìn)行鎖存動作之前的各鎖存電路的輸出確定為預(yù)定的邏輯 值，并將其作為第1鎖存信號。由此，成為總是從上述所有鎖存電路 輸出上述第1鎖存信號的狀態(tài)，鎖存部將所有鎖存電路的第1鎖存信 號作為多位的第2鎖存信號進(jìn)行輸出。
而且，控制電路根據(jù)由鎖存部輸出的笫2鎖存信號生成失調(diào)校正 用信號并輸入運算放大器。由于各鎖存電路能夠以獨立設(shè)定的定時進(jìn) 行鎖存動作，所以，首先根據(jù)第2鎖存信號進(jìn)行失調(diào)校正，該第2鎖 存信號對應(yīng)于最早實施了鎖存動作的鎖存電路的第1鎖存信號。作為 上述失調(diào)校正的結(jié)果，將失調(diào)作為笫2鎖存信號輸入控制電路，該笫2 鎖存信號對應(yīng)于要進(jìn)行下次鎖存動作的鎖存電路的第1鎖存信號。反復(fù)上述動作，由此完成失調(diào)校正。如上所述，將運算放大器的輸出電壓的失調(diào)作為二值的邏輯信號 進(jìn)行存儲并根據(jù)所存儲的邏輯信號來校正輸出電壓的失調(diào)。因此，無 需諸如存儲模擬電壓時的較大的電容，也不需要頻繁的更新。另外， 因為能夠?qū)Ω魇д{(diào)進(jìn)行失調(diào)校正，所以，能夠減小失調(diào)的隨機(jī)差異。并且，無需設(shè)計大尺寸的元件，也不需要特別考慮LSI的掩膜設(shè)計， 所以，能夠減小芯片的尺寸，實現(xiàn)低成本化。由此，能夠?qū)崿F(xiàn)一種無需進(jìn)行頻繁的更新、以較小的電路規(guī)模吸 收失調(diào)差異并進(jìn)行失調(diào)校正的失調(diào)校正裝置。為了實現(xiàn)上述目的，本發(fā)明的半導(dǎo)體裝置具有上述失調(diào)校正裝置。根據(jù)上述發(fā)明，能夠?qū)崿F(xiàn)一種無需進(jìn)行頻繁的更新、以較小的電 路規(guī)模吸收失調(diào)差異并進(jìn)行失調(diào)校正的半導(dǎo)體裝置。為了實現(xiàn)上述目的，本發(fā)明的顯示裝置具有上述半導(dǎo)體裝置作為 顯示驅(qū)動裝置。根據(jù)上述發(fā)明，能夠?qū)崿F(xiàn)一種可進(jìn)行高質(zhì)量顯示的顯示裝置，其 中使用了能夠以較小的電路規(guī)模進(jìn)行可靠的失調(diào)校正的驅(qū)動裝置。為了實現(xiàn)上述目的，本發(fā)明的半導(dǎo)體裝置具備多個分別獨立地向 顯示面板提供輸出電壓的運算放大器，其特征在于，具有失調(diào)生成 部，在不將上述運算放大器的輸出反饋給非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端 的狀態(tài)下使上述非反轉(zhuǎn)輸入端和上述反轉(zhuǎn)輸入端之間短路，從而生成 上述運算放大器的輸出電壓相對于基準(zhǔn)值的失調(diào)，其中，上述基準(zhǔn)值 是當(dāng)差動輸入為零時上述運算放大器的理想輸出電壓；存儲部，將上 述失調(diào)生成部生成的上述失調(diào)作為多位二值的邏輯信號進(jìn)行存儲，其 中，該邏輯信號在上述輸出電壓相對于上述基準(zhǔn)值為正值時具有第1邏輯值，在上述輸出電壓相對于上述基準(zhǔn)值為負(fù)值時具有第2邏輯值； 失調(diào)生成控制部，在上述顯示面板的電源接通時、或者上述半導(dǎo)體裝置動作時或者其他與上述半導(dǎo)體裝置具有同等功能的半導(dǎo)體裝置動作 時，對于上述失調(diào)生成部，觸發(fā)生成上述失調(diào)。根據(jù)上述發(fā)明，能夠?qū)崿F(xiàn)一種無需進(jìn)行頻繁的更新、W較小的電 路規(guī)模吸收失調(diào)差異并進(jìn)行失調(diào)校正的半導(dǎo)體裝置。為了實現(xiàn)上述目的，本發(fā)明的顯示裝置包括具備多個分別獨立地
向顯示面板提供輸出電壓的運算放大器的半導(dǎo)體裝置，其特征在于，上述半導(dǎo)體裝置具有失調(diào)生成部，在不將上述運算放大器的輸出反 饋給非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端的狀態(tài)下使上述非反轉(zhuǎn)輸入端和上述 反轉(zhuǎn)輸入端之間短路，從而生成上述運算放大器的輸出電壓相對于基 準(zhǔn)值的失調(diào)，其中上述基準(zhǔn)值是當(dāng)差動輸入為零時上述運算放大器的 理想輸出電壓；存儲部，將上述失調(diào)生成部生成的上述失調(diào)作為多位 二值的邏輯信號進(jìn)行存儲，其中，該邏輯信號在上述輸出電壓相對于 上述基準(zhǔn)值為正值時具有笫1邏輯值，在上述輸出電壓相對于上述基 準(zhǔn)值為負(fù)值時具有笫2邏輯值；失調(diào)生成控制部，在上述顯示面板的 電源接通時、或者上述半導(dǎo)體裝置動作時或者其他與上述半導(dǎo)體裝置 具有同等功能的半導(dǎo)體裝置動作時，對于上述失調(diào)生成部，觸發(fā)生成 上述失調(diào)。根據(jù)上述發(fā)明，能夠?qū)崿F(xiàn)一種高質(zhì)量顯示的顯示裝置，該顯示裝 置使用了能夠以較小的電路規(guī)模進(jìn)行可靠的失調(diào)校正的驅(qū)動裝置。為了達(dá)成上述目的，本發(fā)明的失調(diào)校正方法的特征在于將在運 算放大器的輸出不反饋給非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端的狀態(tài)下上述非 反轉(zhuǎn)輸入端和上述反轉(zhuǎn)輸入端短路時的輸出電壓存儲為二值的邏輯信 號，其中，上述運算放大器的輸入端至少包括上述非反轉(zhuǎn)輸入端和上 述反轉(zhuǎn)輸入端，上述邏輯信號在上述輸出電壓相對于基準(zhǔn)值為正值時 具有第1邏輯值，在上述輸出電壓相對于基準(zhǔn)值為負(fù)值時具有笫2邏 輯值，上述基準(zhǔn)值^:當(dāng)差動輸入為零時上述運算放大器的理想輸出電 壓；根據(jù)所存儲的上述邏輯信號對上述運算放大器的輸出電壓相對于 上述基準(zhǔn)但的失調(diào)進(jìn)行校正。根據(jù)上述發(fā)明，能夠?qū)崿F(xiàn)一種無需進(jìn)行頻繁的更新、以較小的電 路規(guī)模吸收失調(diào)差異并進(jìn)行失調(diào)校正的失調(diào)校正方法。為了達(dá)成上述目的，本發(fā)明的噪聲檢測方法的特征在于存儲用 于檢測干擾噪聲的邏輯值，當(dāng)上述噪聲導(dǎo)致所存儲的上述邏輯值發(fā)生 變化時，判斷為檢測到上述噪聲。根據(jù)上述發(fā)明，所存儲的邏輯值的變化適當(dāng)反映了干擾噪聲的侵 入，所以，能有效對噪聲進(jìn)行檢測。為了實現(xiàn)上述目的，本發(fā)明的噪聲檢測裝置的特征在于具有檢 測存儲部，該檢測存儲部存儲用于檢測干擾噪聲的邏輯值，當(dāng)上述噪
聲導(dǎo)致所存儲的上述邏輯值發(fā)生變化時，輸出用于表示判斷為檢測到 上述噪聲的判斷信號。根據(jù)上述發(fā)明，在檢測存儲部中存儲的邏輯值的變化適當(dāng)反映了 干擾噪聲的侵入，所以，能有效地對噪聲進(jìn)行檢測。為了實現(xiàn)上述目的，本發(fā)明的半導(dǎo)體裝置具有上述噪聲檢測裝置。根據(jù)上述發(fā)明，能夠?qū)崿F(xiàn)有效檢測噪聲的半導(dǎo)體裝置。 為了實現(xiàn)上述目的，本發(fā)明的顯示裝置具有上述半導(dǎo)體裝置作為 顯示驅(qū)動裝置。根據(jù)上述發(fā)明，能夠?qū)崿F(xiàn)一種可根據(jù)噪聲檢測結(jié)果有效地進(jìn)行顯 示驅(qū)動的顯示裝置。為了實現(xiàn)上述目的，本發(fā)明的半導(dǎo)體裝置具有多個分別獨立地向顯示面板提供輸出電壓的運算放大器，其特征在于，包括上述各運 算放大器；存儲部，存儲上述各運算放大器的輸出電壓的失調(diào)；失調(diào) 生成部，生成要在存儲部中存儲的上迷失調(diào)；失調(diào)生成控制部，在上 述顯示面板的電源接通時、或者上述半導(dǎo)體裝置動作時或者其他與上 述半導(dǎo)體裝置具有同等功能的半導(dǎo)體裝置動作時，對于上述失調(diào)生成 部，觸發(fā)生成上述失調(diào)。根據(jù)上述發(fā)明，能夠?qū)崿F(xiàn)一種無需進(jìn)行頻繁的更新、以較小的電 路規(guī)模吸收失調(diào)差異并進(jìn)行失調(diào)校正的半導(dǎo)體裝置。為了實現(xiàn)上述目的，本發(fā)明的顯示裝置包括具備多個分別獨立地 向顯示面板提供輸出電壓的運算放大器的半導(dǎo)體裝置，其特征在于， 上述半導(dǎo)體裝置具有上述各運算放大器；存儲部，存儲上述各運算 放大器的輸出電壓的失調(diào)；失調(diào)生成部，生成要在存儲部中存儲的上 述失調(diào)；失調(diào)生成控制部，在上述顯示面板的電源接通時、或者上述 半導(dǎo)體裝置動作時或者其他與上述半導(dǎo)體裝置具有同等功能的半導(dǎo)體 裝置動作時，對于上述失調(diào)生成部，觸發(fā)生成上述失調(diào)。根據(jù)上述發(fā)明，能夠?qū)崿F(xiàn)一種高質(zhì)量顯示的顯示裝置，該顯示裝 置使用了能夠以較小的電路規(guī)?？煽康貙嵤┦д{(diào)校正的驅(qū)動裝置。本發(fā)明的其他目的、特征和優(yōu)點在以下的描述中會變得十分明 了。此外，以下參照附圖來明確本發(fā)明的優(yōu)點。


圖1表示本發(fā)明的實施方式，是表示具備第1失調(diào)校正電路的運 算放大器電路的要部結(jié)構(gòu)的電路框圖。
圖2表示本發(fā)明的實施方式，是表示具備第2失調(diào)校正電路的運 算放大器電路的要部結(jié)構(gòu)的電路框圖。
圖3表示本發(fā)明的實施方式，是表示具備笫3失調(diào)校正電路的運 算放大器電路的要部結(jié)構(gòu)的電路框圖。
圖4是說明圖3的運算放大器電路的失調(diào)校正動作的信號的時序圖。
圖5是表示具有失調(diào)調(diào)整功能的運算放大器的結(jié)構(gòu)示例的電路圖。
圖6是表示控制失調(diào)校正定時的結(jié)構(gòu)的框圖。
圖7 (a)是表示電源接通檢測電路的第1結(jié)構(gòu)的電路圖。
圖7 (b)是表示電源接通檢測電路的第1結(jié)構(gòu)的電路圖。
圖7 (c)是表示電源接通檢測電路的第1結(jié)構(gòu)的電路圖。
圖8 (a)是說明圖7的電源接通檢測電路的動作的信號圖。
圖8 (b)是說明圖7的電源接通檢測電路的動作的信號圖。
圖9 (a)是表示電源接通檢測電路的第2結(jié)構(gòu)的電路圖。
圖9 (b)是表示電源接通檢測電路的第2結(jié)構(gòu)的電路圖。
圖9 (c)是表示電源接通檢測電路的第2結(jié)構(gòu)的電路圖。
圖10 (a)是說明圖9的電源接通檢測電路的動作的信號圖。
圖10 (b)是說明圖9的電源接通檢測電路的動作的信號圖。
圖ll是表示噪聲檢測電路的結(jié)構(gòu)框圖。
圖12 (a)是表示圖11的噪聲檢測電路的結(jié)構(gòu)的電路圖。
圖12 (b)是表示圖11的噪聲檢測電路的結(jié)構(gòu)的電路圖。
圖12 (c)是表示圖11的噪聲檢測電路的結(jié)構(gòu)的電路圖。
圖13是說明圖12的噪聲檢測電路的動作的信號圖。
圖14 (a)是表示噪聲檢測電路的變形例的結(jié)構(gòu)的電路圖。
圖14 (b)是表示噪聲檢測電路的變形例的結(jié)構(gòu)的電路圖。
圖15是表示用以正常保持失調(diào)數(shù)據(jù)的另一結(jié)構(gòu)的框圖。
圖16表示笫1現(xiàn)有技術(shù)，是表示具備失調(diào)校正電路的運算放大器 電路的要部結(jié)構(gòu)的電路框圖。 圖n表示笫2現(xiàn)有技術(shù)，是表示具備失調(diào)校正電路的運算放大器 電路的要部結(jié)構(gòu)的電路框圖。圖18是表示具備圖15的運算放大器的運算放大器電路的要部結(jié) 構(gòu)的電路框圖。圖19是表示TFT-LCD模塊的結(jié)構(gòu)的框圖。圖20是表示圖19的TFT-LCD模塊中具備的源極驅(qū)動器電路的結(jié) 構(gòu)的框圖。圖21是表示與圖20的源極驅(qū)動器電路的各源極信號線對應(yīng)的塊 的結(jié)構(gòu)的框圖。
具體實施方式
下面，根據(jù)附圖1至15來說明本發(fā)明的一個實施方式。圖1表示具備本發(fā)明的實施方式的第1失調(diào)校正電路的運算放大 器電路(失調(diào)校正裝置)1的結(jié)構(gòu)。運算放大器電路l，具有運算放大器la、失調(diào)校正電路2、同相輸 入端IN1、反相輸入端IN2和輸出端OUT。另外，運算放大器la的輸 出電壓的失調(diào)由電壓源Voff來表示，其中，該電壓源Voff作為表示同 相輸入信號的輸入失調(diào)的電源而被插入運算放大器la的非反轉(zhuǎn)輸入端 與同相輸入端IN1之間。圖中所示的運算放大器la本身被表示為除去 了導(dǎo)致失調(diào)的因素的運算放大器。但是，實際上，在運算放大器la的 內(nèi)部包含有導(dǎo)致失調(diào)的因素。以下，"圖中的運算放大器la，，意指如 上所述地插入了電壓源Voff。同相輸入端IN1是用于向運算放大器la的非反轉(zhuǎn)輸入端輸入同相 輸入信號的端，反相輸入端IN2是用于向運算放大器la的反轉(zhuǎn)輸入端 輸入反相輸入信號的端。在運算放大器la中設(shè)置有失調(diào)調(diào)整輸入端OR。作為運算放大器 la的輸入端，至少具有非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端即可。失調(diào)校正電路(失調(diào)生成部)2，具有開關(guān)元件S1及S2、鎖存電 路DL、控制電路2a、鎖存脈沖輸入端CCK、復(fù)位信號輸入端RRESET。開關(guān)元件(第1開關(guān)元件)Sl使運算放大器la的反轉(zhuǎn)輸入端和非 反轉(zhuǎn)輸入端之間短路或斷開。在圖示的運算放大器la中，開關(guān)元件S1 的非反轉(zhuǎn)輸入端側(cè)的一端與電壓源Voff的同相輸入端IN1側(cè)的一端連
接。開關(guān)元件(第2開關(guān)元件)S2使運算放大器la的反轉(zhuǎn)輸入端和反 相輸入端IN2之間短路或斷開。另外，也可以設(shè)計為開關(guān)元件S2使 運算放大器la的非反轉(zhuǎn)輸入端和同相輸入端IN1之間短路或斷開。換 言之，設(shè)計為下述即可開關(guān)S2能夠使反轉(zhuǎn)輸入端和運算放大器la端和對應(yīng)于反轉(zhuǎn)輸入端的信號輸入端斷開。鎖存電路DL是鎖存運算放大器la的輸出電壓的邏輯電路，是由 靜態(tài)電路而非動態(tài)電路構(gòu)成的邏輯電路。當(dāng)后述鎖存脈沖被輸入時鐘 端CK時，鎖存由輸入端D輸入的運算放大器la的輸出電壓，并由輸出端Q輸出與該輸出電壓對應(yīng)的邏輯值。以該輸出信號為第1鎖存信 號。當(dāng)輸出電壓相對于基準(zhǔn)值為正時，即，當(dāng)輸出電壓值高于基準(zhǔn)值 時，邏輯值為"1"(第l邏輯值)。當(dāng)輸出電壓相對于基準(zhǔn)值為負(fù)時， 即，當(dāng)輸出電壓在基準(zhǔn)值以下時，邏輯值為"0"(第2邏輯值)。該 基準(zhǔn)值是使運算放大器la作為比較器進(jìn)行動作且差動輸入為零時的理 想的輸出電壓。為了便于說明，假設(shè)當(dāng)輸出電壓等于基準(zhǔn)值時的邏輯 值為"0"。在這種情況下，邏輯值也可以為'T，。另外，第1值邏 輯值也可以為"0"，第二值邏輯值也可以為"1"。鎖存電路DL構(gòu)成 失調(diào)校正電路2的鎖存部。作為鎖存部，至少具有l(wèi)個鎖存電路即可。 控制電路2a,將由鎖存電路DL輸出的邏輯值轉(zhuǎn)換為模擬電壓的 失調(diào)校正用信號sl，并將該信號sl輸入運算放大器la的失調(diào)調(diào)整輸 入端OR。指示鎖存電路DL進(jìn)行鎖存動作的鎖存脈沖被輸入鎖存脈沖輸入 端CCK。使鎖存電路DL和控制電路2a初始化的復(fù)位脈沖被輸入復(fù)位 脈沖輸入端RRESET。復(fù)位脈沖輸入端RRESET連接鎖存電路DL的 復(fù)位輸入端R和控制電路2a的復(fù)位輸入端RESET。在圖1的運算放大器電路1中，在進(jìn)行失調(diào)校正時，開關(guān)元件S2 斷開而開關(guān)元件S1閉合，由此，在不對運算放大器la施行輸出輸 入反饋的狀態(tài)下，運算放大器la的非反轉(zhuǎn)輸入端與反轉(zhuǎn)輸入端之間短 路。這樣，運算放大器la作為比較器進(jìn)行動作。并且，由于上述短路， 使得運算放大器la的差動輸入電壓為零，因此，能夠?qū)С龃藭r的運算 放大器la的輸出電壓相對于上述基準(zhǔn)值的偏差。由于運算放大器la 作為比較器進(jìn)行動作，所以，增益非常大，在輸出電壓飽和的狀態(tài)下
易于導(dǎo)出失調(diào)。其優(yōu)點在于，當(dāng)鎖存電路DL鎖存運算放大器la的輸 出電壓時，在失調(diào)即將消除之前能夠鎖存飽和的輸出電壓。輸出電壓 從飽和值開始降低的狀態(tài)表示失調(diào)校正即將完成。所以，能夠?qū)崿F(xiàn)高 精度的二值化。另外，向復(fù)位脈沖輸入端RRESET輸入復(fù)位脈沖，將鎖存電路DL 和控制電路2a初始化。此時，如果運算放大器la具有正的失調(diào)電壓， 那么，當(dāng)運算放大器la的開環(huán)增益、即作為比較器的增益足夠大時， 運算放大器la的輸出電壓就會上升至正的電源電壓附近并近似飽和。 反之，如果運算放大器la有負(fù)的失調(diào)電壓，那么，在運算放大器la 的開環(huán)增益足夠大的情況下，運算放大器la的輸出電壓就會下降至負(fù) 的電源電壓附近并近似飽和。將上述2種輸出電壓視為二值的邏輯信號并使其對應(yīng)于"1"和"0" 的邏輯值，向鎖存脈沖輸入端CCK輸入鎖存脈沖，由此，將與運算放 大器la的輸出電壓對應(yīng)的邏輯值鎖存至鎖存電路DL。關(guān)于'T，和"0" 的邏輯值所對應(yīng)的輸出電壓，與上述情況相同。當(dāng)鎖存電路DL的Q 輸出被輸入控制電路2a時，控制電路2a根據(jù)該Q輸出所表示的邏輯 值對失調(diào)校正用信號sl進(jìn)行微調(diào)以減小運算放大器la的輸出電壓的失 調(diào)。在失調(diào)校正用信號sl被輸入失調(diào)調(diào)整輸入端OR后，運算放大器 la向輸出端OUT輸出根據(jù)上述失調(diào)校正用信號sl對失調(diào)進(jìn)行了校正 的輸出電壓。然后，以必要的次數(shù)反復(fù)對鎖存脈沖輸入端CCK輸入鎖 存脈沖并對失調(diào)校正用信號sl進(jìn)行微調(diào)，由此，能夠?qū)⑦\算放大器la 的輸出電壓的失調(diào)校正到接近于零。在此期間，上述邏輯信號的"1" 和"0"的邏輯值按照時序被逐位存儲于控制電路2a內(nèi)的多位鎖存器 中，失調(diào)校正用信號sl逐漸發(fā)生變化。在失調(diào)校正電路2中，控制電 路2a具有存儲二值的邏輯信號的存儲部。存儲部依次鎖存并存儲按照 時序從鎖存電路DL多次輸入的第1鎖存信號，并在依次鎖存上述笫1 鎖存信號時輸出多位弟2鎖存信號?？刂齐娐?a由上述第2鎖存信號 生成失調(diào)校正用信號sl。如上所述，在失調(diào)校正電路2中，由于二值的邏輯信號是對各位實施加權(quán)并量化后所得到的邏輯值，因此，可通過將所存儲的上述邏 輯信號轉(zhuǎn)換為模擬信號直接進(jìn)行失調(diào)校正。這里，當(dāng)失調(diào)處于正向時，鎖存電路DL輸出邏輯值"1"，利用與鎖存的次數(shù)對應(yīng)的加權(quán)，使失
調(diào)朝負(fù)向移動；當(dāng)失調(diào)處于負(fù)向時，鎖存電路DL輸出邏輯值"0"，利用上述加權(quán)，使失調(diào)朝正向移動。該移動量隨著鎖存次數(shù)的增加而 變小。在完成失調(diào)校正之后，當(dāng)開關(guān)元件S1斷開、開關(guān)元件S2閉合時， 運算放大器la成為正常的動作狀態(tài)。在進(jìn)行失調(diào)校正時使用的邏輯信 號的數(shù)據(jù)作為邏輯數(shù)據(jù)被存儲于鎖存電路DL或控制電路2a內(nèi)部的未 圖示的存儲電路中，在完成一次校正后，繼續(xù)維持該校正動作狀態(tài)。另外，不對運算放大器la施行輸出輸入反饋的結(jié)果，運算放大 器電路l成為跨導(dǎo)放大器，在這種情況下，優(yōu)選輸出端OUT與負(fù)載連 接的狀態(tài)。如果運算放大器la存在失調(diào)，則該失調(diào)就會表現(xiàn)為從輸出 端OUT輸出的電流值的偏差。因此，運算放大器la的輸出電壓由后 級連接的負(fù)載中通過的電流來確定。如果設(shè)計為在運算放大器la的輸 出電壓不存在失調(diào)的情況下輸出級的PMOS晶體管和NMOS晶體管所 通過的電流平衡，那么，電流就不會通過負(fù)載側(cè)，也就不會發(fā)生問題。 但是，在除此之外的情況下，由于電流要通過負(fù)載側(cè)，如果使輸出端 OUT與負(fù)載斷開，就會在輸出端OUT發(fā)生異常電壓。圖2表示具備了本發(fā)明的實施方式的第2失調(diào)校正電路的運算放 大器電路(失調(diào)校正裝置)11的結(jié)構(gòu)。在圖l的運算放大器電路l中，將失調(diào)校正電路2置換為失調(diào)校 正電路12，從而得到運算放大器電路ll。在失調(diào)校正電路2中，將構(gòu) 成鎖存部的鎖存電路DL置換為n個鎖存電路、即鎖存電路DL( n-l) ~ DL0，并將控制電路2a置換為DA轉(zhuǎn)換電路12a，從而得到失調(diào)校正 電路(失調(diào)生成部)12。 n個鎖存電路DL (n-l) DL0構(gòu)成存儲部。 另外，鎖存電路DL(n-l) ~DL0由靜態(tài)電路構(gòu)成。鎖存脈沖被分別 輸入鎖存脈沖輸入端CCK (n-l) ~CCK0,且能夠獨立設(shè)定鎖存動作 的定時，其中，鎖存脈沖輸入端CCK ( n-l) CCK0被分別設(shè)置于鎖 存電路DL(n-l) ~DL0。復(fù)位脈沖被共用輸入復(fù)位輸入端RRESET， 其中，復(fù)位輸入端RRESET被分別設(shè)置于鎖存電路DL(n-l) ~ DL0。 鎖存電路DL(n-l) ~DL0的各自的輸出作為第1鎖存信號，由鎖存 電路DL(n-l) ~DL0的所有輸出構(gòu)成的信號作為笫2鎖存信號。在 進(jìn)行運算放大器la的輸出電壓的鎖存動作之前，鎖存電路DL(n-l) ~ DLO的各自的輸出被確定為預(yù)定的邏輯值，例如"0"。另外，在運算放大器la的輸出端和鎖存電路DL (n-l) ~ DL0的 輸入端D之間插入有開關(guān)S3。并且，在開關(guān)S3與鎖存電路DL( n-l) ~ DLO的輸入端D的接點和電壓源Vs之間插入有開關(guān)S4。電壓源Vs是 用于提供被鎖存電路DL (n-l) DLO判斷為"1"的正電壓的電源。如上所述，在鎖存電路DL (n-l) ~DL0中的每一個即將鎖存運 算放大器la的輸出電壓之前，對鎖存電路DL(n-l) DL0中的每一 個輸入可使其輸出邏輯值為"1"的第l鎖存信號的電壓，，由此，使 上述各鎖存電路認(rèn)為存在正的失調(diào)并輸出第1鎖存信號。所以，能夠 使得全部的鎖存電路DL (n-l) DLO可靠地進(jìn)行動作，從而使失調(diào)校正得以完成。這樣，根據(jù)圖2所示的結(jié)構(gòu)，首先假定邏輯信號的邏輯值并對基 于該假定的邏輯值的邏輯信號的失調(diào)進(jìn)行校正，然后，依次反復(fù)進(jìn)行調(diào)校正動作，由此實施整體的失調(diào)校正。由于首先假定了邏輯信號的邏輯值，所以，能夠強(qiáng)制發(fā)生基于假 定的邏輯值的邏輯信號的失調(diào)。然后，根據(jù)對上述發(fā)生的失調(diào)進(jìn)行校 正的結(jié)果確定邏輯值，并校正基于所確定的邏輯值的邏輯信號的失 調(diào)。依次反復(fù)進(jìn)行上述邏輯值確定動作和失調(diào)校正動作。因此，能夠 進(jìn)行失調(diào)校正使得失調(diào)逐漸減小且接近于零。鎖存電路DL(n-l) DLO作為n位的鎖存電路進(jìn)行動作。當(dāng)對 鎖存電路DL(n-l) DLO分別輸入鎖存脈沖時，鎖存電路DL(n-l) ~ DLO鎖存由輸入端D輸入的運算放大器la的輸出電壓。當(dāng)該輸出電壓 為正時，從輸出端Q輸出"1"，當(dāng)該輸出電壓為負(fù)時，從輸出端Q 輸出"0"。在鎖存電路DL (n-l) DLO的輸出信號Dn-l DO中， Dn-l為最高位，DO為最低位。這些信號是二進(jìn)制加權(quán)(Binary-Weighted )的邏輯值。輸出信號Dn-l DO作為由上述邏輯值構(gòu)成的 二值的邏輯信號被輸入DA轉(zhuǎn)換電路12a。這樣，在失調(diào)校正電路12中，二值的邏輯信號是由各位被加權(quán)量 化的邏輯值構(gòu)成。DA轉(zhuǎn)換電路(控制電路)12a，對數(shù)字的輸出信號Dn-l DO進(jìn)行數(shù)模轉(zhuǎn)換，從而產(chǎn)生模擬電壓的失調(diào)校正用信號s2，并將該信號輸入 運算放大器la的失調(diào)調(diào)整輸入端OR。失調(diào)校正用信號s2是所有位的 電壓相加后的總和電壓，包括位"1"的電壓，按照位"1"的加權(quán) 使得失調(diào)朝負(fù)向移動；位"0"的電壓，不使失調(diào)發(fā)生移動。在圖2的運算放大器電路ll中，在進(jìn)行失調(diào)校正時，開關(guān)元件S2 斷開而開關(guān)元件Sl閉合，由此，在不對運算放大器la施行輸出輸 入的反饋的狀態(tài)下，運算放大器la的非反轉(zhuǎn)輸入端與反轉(zhuǎn)輸入端之間 短路。從復(fù)位脈沖輸入端RRESET輸入復(fù)位脈沖，將鎖存電路DL (n-l) DL0初始化，使輸出信號Dn-l DO全部復(fù)位為"0"。此時， DA轉(zhuǎn)換電路12a輸出與n位的2進(jìn)制數(shù)"00……0"對應(yīng)的失調(diào)校正 用信號s2，并將其供給到失調(diào)調(diào)整輸入端OR。 DA轉(zhuǎn)換電路12a構(gòu)成 為相對于"00……0"的輸入信號，運算放大器la的輸出電壓具有 最大的正的失調(diào)。此時，運算放大器la的輸出電壓將上升至正的電源 電壓并飽和。接著，開關(guān)元件S3斷開而開關(guān)元件S4閉合，由此，使得DL(n-l) 的輸入為"1"。之后，向鎖存脈沖輸入端CCK (n-l)輸入鎖存脈沖， 由鎖存電路DL (n-l)鎖存運算放大器la的輸出電壓。DA轉(zhuǎn)換電路 12a的輸入信號變化為"10……0"。由于最高位為l，所以，DA轉(zhuǎn)換 電路12a的輸入信號即失調(diào)校正用信號s2發(fā)生變化以使得運算放大器 la的輸出電壓的失調(diào)在負(fù)的方向移動與最高位相當(dāng)?shù)牧?。此時，如果 運算放大器la的輸出電壓的失調(diào)為正的狀態(tài)，該輸出電壓就會上升至 正的電源電壓并飽和，如果運算放大器la的輸出電壓的失調(diào)變化為 負(fù)，輸出電壓就會下降到負(fù)的電源電壓并飽和。接著，在開關(guān)元件S4斷開而開關(guān)元件S3閉合后，向鎖存脈沖輸 入端CCK (n-l)輸入鎖存脈沖，由鎖存電路DL (n-l)鎖存運算放大 器la的輸出電壓。這時，如果運算放大器la的輸出電壓為正的飽和， 該鎖存電路DL (n-l)的輸出信號Dn-l保持為"1",如果運算放大 器la的輸出電壓為負(fù)的飽和，鎖存電路DL (n-l)的輸出信號Dn-l 變?yōu)?0"。接著，同樣地，開關(guān)元件S3斷開而開關(guān)元件S4閉合，由此，使 得鎖存電路DL (n-2)的輸入為"1"，之后，向鎖存脈沖輸入端CCK (n-2 )輸入鎖存脈沖，由鎖存電路DL ( n-2 )鎖存運算放大器la的輸 出電壓。DA轉(zhuǎn)換電路12a的輸入信號變化為"11……0"。由于第2 最高位為l，所以，DA轉(zhuǎn)換電路12a的輸入信號即失調(diào)校正用信號s2
發(fā)生變化以使得運算放大器la的輸出電壓的失調(diào)變化在負(fù)的方向移動 與第2最高位相當(dāng)?shù)牧俊４藭r，如果運算放大器la的輸出電壓的失調(diào) 為正的狀態(tài)，該輸出電壓就會上升到正的電源電壓并飽和，如果運算 放大器la的輸出電壓的失調(diào)變化為負(fù)的狀態(tài)，輸出電壓就會下降到負(fù) 的電源電壓并飽和。接著，在開關(guān)元件S4斷開而開關(guān)元件S3閉合后，向鎖存脈沖輸 入端CCK ( n-2 )輸入鎖存脈沖，由鎖存電路DL ( n-2 )鎖存運算放大 器la的輸出電壓。這時，如果運算放大器la的輸出電壓為正的飽和， 鎖存電路DL (n-2)的輸出信號Dn-2保持為"1"，如果運算放大器 la的輸出電壓為負(fù)的飽和，鎖存電路DL ( n-2 )的輸出信號Dn-2變?yōu)?"0"。這樣，在各鎖存電路中，首先，將輸出信號設(shè)為'T，進(jìn)行失調(diào)校 正，對其結(jié)果進(jìn)行確認(rèn)，確認(rèn)運算放大器la的輸出電壓的正、負(fù)狀態(tài)， 當(dāng)輸出電壓為正的狀態(tài)時將位確定為"1"，當(dāng)輸出電壓為負(fù)的狀態(tài)時 將位確定為"0"。其后，同樣地，從高位向低位依次確定鎖存電路的保持?jǐn)?shù)據(jù)，由 此，運算放大器la的輸出電壓的失調(diào)將無限地接近零的狀態(tài)。在確定了最低位DO的值后，當(dāng)開關(guān)元件Sl斷開而開關(guān)元件S2閉 合時，運算放大器la成為正常的動作狀態(tài)。失調(diào)校正的數(shù)據(jù)作為n位 的二進(jìn)制數(shù)據(jù)被保存在鎖存電路DL (n-l) ~DL0中，在完成了一次 校正后，繼續(xù)保持上述狀態(tài)。在失調(diào)校正電路12中，鎖存電路DL (n-l) DLO成為存儲二值的邏輯信號的存儲電路。這樣，在運算放大器電路ll中，鎖存電路DL (n-l) DL0按照 時序逐個進(jìn)行鎖存動作。由于鎖存電路DL (n-l) DL0逐個對失調(diào) 進(jìn)行鎖存，所以，可以由各鎖存電路進(jìn)行加權(quán)，從而能夠逐級實施高 精度的失調(diào)校正。另外，在上述結(jié)構(gòu)中，DA轉(zhuǎn)換電路12a被構(gòu)成為下述，即在輸 入信號為"00……0"時，運算放大器la的輸出電壓具有最強(qiáng)的正的 失調(diào)。但是，本發(fā)明并不限于此，DA轉(zhuǎn)換電路12a也可以被構(gòu)成為下 述，即當(dāng)輸入信號為"00……0"時，運算放大器la的輸出電壓具 有最強(qiáng)的負(fù)的失調(diào)。在上述情況下，如果運算放大器la的輸出電壓有 負(fù)的失調(diào)，鎖存電路DL(n-l) DLO的每一個就輸出"1" , DA轉(zhuǎn)換電路12a根據(jù)所對應(yīng)的位，來分配使失調(diào)向正的方向移動的電壓即 可，而且，如果運算放大器la的輸出電壓有正的失調(diào)，鎖存電路DL (n-l) DL0的每一個就輸出"0" ， DA轉(zhuǎn)換電路12a根據(jù)所對應(yīng)的 位，來分配不使失調(diào)移動的電壓即可。此外，上述"1"和"0"為能 夠彼此區(qū)分的邏輯即可，所以，可以相互替換。圖3表示具備本發(fā)明的實施方式的第3失調(diào)校正電路的運算放大 器電路(失調(diào)校正裝置)21的結(jié)構(gòu)。上述運算放大器電路21是通過將圖2所示的運算放大器電路11 構(gòu)成為使用了運算放大器la的電壓跟隨器而得到的電路。并且，在該 運算放大器電路21中，上述圖2所示的失調(diào)校正電路12被置換為失 調(diào)校正電路22。在上述失調(diào)校正電路12中，將鎖存電路DL(n-l) ~ DLO置換為鎖存電路DDL3 ~ DDLO、DA轉(zhuǎn)換電路12a置換為DA轉(zhuǎn)換 電路22a,由此得到圖3所示的失調(diào)校正電路(失調(diào)生成部)22。另外， 鎖存電路DDL3 ~ DDLO由靜態(tài)的邏輯電路構(gòu)成。此外，設(shè)控制開關(guān)元件Sl的通/斷(ON/OFF)的信號為信號 NULL,控制開關(guān)元件S2的通/斷(ON / OFF )的信號為信號/ NULL ("/，，表示反轉(zhuǎn)。以下，與此相同)，該信號/NULL是信號NULL 的反轉(zhuǎn)信號。鎖存電路DDLk (k-O， 1， 2， 3),當(dāng)置位信號(Set Signal)被 輸入置位輸入端SETk時，輸出高電平的電壓(邏輯值"1")作為輸 出數(shù)據(jù)Dk，輸出低電平的電壓(邏輯值"0")作為輸出數(shù)據(jù)/Dk。 另外，鎖存電路DDLk，當(dāng)復(fù)位信號被輸入復(fù)位輸入端RSTk時，鎖存 運算放大器la的輸出電壓，將該電壓視為"1"或"0"的邏輯值，在 為"1"的情況下，輸出高電平的電壓作為輸出數(shù)據(jù)Dk，在為"0"的 情況下，輸出低電平的電壓作為輸出數(shù)據(jù)Dk。另外，同時輸出使輸出 數(shù)據(jù)Dk的邏輯值反轉(zhuǎn)了的邏輯值作為輸出數(shù)據(jù)/Dk。此外，當(dāng)從所 有鎖存電路DDLk共用的復(fù)位輸入端RSTALL輸入復(fù)位信號時，鎖存 電路DDLk—齊輸出低電平的電壓作為輸出數(shù)據(jù)Dk，輸出高電平的電 壓作為輸出數(shù)據(jù)/Dk。置位信號一旦被輸入鎖存電路DDLk，直到從 復(fù)位輸入端RSTk或復(fù)位輸入端RSTALL輸入復(fù)位信號為止，輸出數(shù) 據(jù)Dk保持高電平的電壓，輸出數(shù)據(jù)/Dk保持低電平的電壓。另外， 復(fù)位信號一旦從復(fù)位輸入端RSTALL輸入鎖存電路DDLk，直到輸入 置位信號為止，輸出數(shù)據(jù)Dk保持低電平的電壓，輸出數(shù)據(jù)/Dk保持 高電平的電壓。DA轉(zhuǎn)換電路(控制電路)22a，根據(jù)從鎖存電路DDL3 DDL0輸 入的輸出數(shù)據(jù)D3 D0和輸出數(shù)據(jù)/D3 /D0，選擇并輸出要向運算 放大器la的失調(diào)調(diào)整輸入端OR輸入的失調(diào)校正用信號VCAL的模擬 電壓電平。由于能夠用鎖存電路DDL3 ~ DDLO的輸出數(shù)據(jù)D3 ~ DO的 4位來表示16個模擬電壓電平，所以，作為失調(diào)校正用信號VCAL， 準(zhǔn)備了電壓VCAL0~ VCAL15。這里，設(shè)電壓電平按照VCALO、VCAL1.......VCAL15的順序升高。此外，輸出數(shù)據(jù)D3為最高位，其后，依次為輸出數(shù)據(jù)D2、輸出數(shù)據(jù)D1，輸出數(shù)據(jù)DO為最低位。DA轉(zhuǎn)換電路22a具有多個呈樹狀配置的開關(guān)元件。上述開關(guān)元件 根據(jù)輸出數(shù)據(jù)D3~D0和輸出數(shù)據(jù)/D3 / DO而進(jìn)行通/斷(ON/ OFF)，以構(gòu)成與該輸出數(shù)據(jù)對應(yīng)的電壓VCAL0~VCAL15中的任一 個能夠被輸入失調(diào)調(diào)整輸入端OR的通路。當(dāng)輸入的輸出數(shù)據(jù)為高電 平的電壓時，各開關(guān)元件成為導(dǎo)通(ON)狀態(tài)，當(dāng)輸入的輸出數(shù)據(jù)為 低電平的電壓時，各開關(guān)元件成為斷開(OFF)狀態(tài)。并且，根據(jù)由 輸出數(shù)據(jù)D3 D0的4位表示的2進(jìn)制數(shù)的大小順序，按照VCALO、VCAL1.......VCAL15的順序向失調(diào)調(diào)整輸入端OR輸入失調(diào)校正用信號VCAL。使失調(diào)正向移動的作用按照VCAL0、 VCAL1.......VCAL15的順序增強(qiáng)。圖4是表示圖3的運算放大器電路21的動作的時序圖。除下述之 外，運算放大器電路21進(jìn)行的動作和圖2的運算放大器電路12相同， 即在圖2的運算放大器電路12中，在確定l位的值時，需要輸入兩 次鎖存脈沖CCK;而在圖4的運算放大器電路21中，區(qū)分為置位信號 和復(fù)位信號，分別輸入一次脈沖。也就是說，在運算放大器電路21中， 通過設(shè)置置位輸入端SETk和復(fù)位輸入端RSTALL，能夠獨立于運算 放大器la的輸出電壓地設(shè)定由鎖存電路DDLk鎖存的邏輯信號。如圖4所示，首先，通過將信號NULL設(shè)定為高電平的電壓、將 信號/NULL設(shè)定為低電平的電壓，從而閉合開關(guān)元件S1、斷開開關(guān) 元件S2。由此，在不對運算放大器la施行輸出輸入的反饋的狀態(tài)下， 運算放大器la的非反轉(zhuǎn)輸入端與反轉(zhuǎn)輸入端之間短路。然后，從復(fù)位 輸入端RSTALL向鎖存電路DDL3~DDL0輸入高電平的電壓作為復(fù)
位信號，由此，將輸出數(shù)據(jù)D3-D0設(shè)定為低電平的電壓，將輸出數(shù)據(jù) /D3~ /DO設(shè)定為高電平的電壓。從而，選擇電壓VCALO作為失調(diào) 校正用信號VCAL。當(dāng)利用電壓VCALO對運算放大器la的輸出電壓 的失調(diào)進(jìn)行校正時，如圖4中"運算放大器的失調(diào)狀態(tài)示例"所示， 輸出電壓中存在正向最強(qiáng)的失調(diào)。此時，如圖4中"OUT輸出的狀態(tài) 示例"所示，輸出電壓正向飽和。接著，從置位輸入端SET3向鎖存電路DDL3輸入高電平的電壓作 為置位信號，由此，由輸出數(shù)據(jù)D3 D0表示的4位被設(shè)定為"1000"。 從而，選擇電壓VCAL8作為失調(diào)校正用信號VCAL。當(dāng)電壓VCAL8 被輸入失調(diào)調(diào)整輸入端OR時，運算放大器la的輸出電壓的失調(diào)向負(fù) 的方向移動。在此情況下，如圖4中"運算放大器的失調(diào)的狀態(tài)示例" 所示，輸出電壓中殘留的失調(diào)為正向，如"OUT輸出的狀態(tài)示例"所 示，輸出電壓依然飽和。為了確認(rèn)上述殘留失調(diào)為正向還是負(fù)向，接 著，從復(fù)位輸入端RST3向鎖存電路DDL3輸入高電平的電壓作為復(fù)位 信號，從而由鎖存電路DDL3鎖存運算放大器la的輸出電壓。此時， 如圖4中"OUT輸出的狀態(tài)示例，，所示，如果輸出電壓為正向飽和， 則鎖存電路DDL3的輸出數(shù)據(jù)D3就成為"1",因此，將輸出數(shù)據(jù)D3 (Bit3)確定并保持為"1"。此時，運算放大器la的輸出電壓保持為 由對應(yīng)于"1000"的電壓VCAL8的失調(diào)校正用信號VCAL校正后的 值。另外，在從復(fù)位輸入端RST3向鎖存電路DDL3輸入高電平的電壓 作為復(fù)位信號后，如果輸出電壓為負(fù)向飽和，則鎖存電路DDL3的輸 出數(shù)據(jù)D3就會成為"0"，因此，將輸出數(shù)據(jù)D3 (Bit3)確定并保持 為"0"。此時，運算放大器la的輸出電壓恢復(fù)為由對應(yīng)于"0000" 的電壓VCAL0的失調(diào)校正用信號VCAL校正后的值。接著，從置位輸入端SET2向鎖存電路DDL2輸入高電平的電壓作 為置位信號，由此，由輸出數(shù)據(jù)D3 D0表示的4位被設(shè)定為"1100"。 從而，選擇電壓VCAL12作為失調(diào)校正用信號VCAL。當(dāng)電壓VCAL12 被輸入失調(diào)調(diào)整輸入端OR時，運算放大器la的輸出電壓的失調(diào)向負(fù) 向移動。在此情況下，如圖4中"運算放大器的失調(diào)的狀態(tài)示例"所 示，輸出電壓中殘留的失調(diào)成為負(fù)向，如"OUT輸出的狀態(tài)示例"所 示，輸出電壓為負(fù)向飽和。為了確認(rèn)上述殘留失調(diào)為正向還是負(fù)向，
接著，從復(fù)位輸入端RST2向鎖存電路DDL2輸入高電平的電壓作為復(fù) 位信號，從而，由鎖存電路DDL2鎖存運算放大器la的輸出電壓。此 時，如圖4中"OUT輸出的狀態(tài)示例，，所示，如果輸出電壓為負(fù)向飽 和，則鎖存電路DDL2的輸出數(shù)據(jù)D2就成為"0"，因此，將輸出數(shù) 據(jù)D2 (Bit2)確定并保持為"0"。此時，運算放大器la的輸出電壓 恢復(fù)為由對應(yīng)于"1000"的電壓VCAL8的失調(diào)校正用信號VCAL校 正后的值。另外，在從復(fù)位輸入端RST2向鎖存電路DDL2輸入高電平的電壓 作為復(fù)位信號從而由鎖存電路DDL2鎖存運算放大器la的輸出電壓的 情況下，如果輸出電壓為正向飽和，則鎖存電路DDL2的輸出數(shù)據(jù)D2 就會成為"1"，因此，將輸出數(shù)據(jù)D2 (Bit2)確定并保持為'T，。 此時，運算放大器la的輸出電壓保持為由對應(yīng)于"1100"的電壓 VCAL12的失調(diào)校正用信號VCAL校正后的值。接著，從置位輸入端SET1向鎖存電路DDL1輸入高電平的電壓作 為置位信號，由此，由輸出數(shù)據(jù)D3 D0表示的4位被設(shè)定為"1010"。 從而，選擇電壓VCAL10作為失調(diào)校正用信號VCAL。當(dāng)電壓VCAL10 被輸入失調(diào)調(diào)整輸入端OR時，運算放大器la的輸出電壓的失調(diào)向負(fù) 向移動。在此情況下，如圖4中"運算放大器的失調(diào)的狀態(tài)示例"所 示，輸出電壓中殘留的失調(diào)為輕微的正向(在圖中幾乎為零，但將其 假定為輕微的正向)，如"OUT輸出的狀態(tài)示例，，所示，輸出電壓不 再飽和，并降低到線性變化的區(qū)域。為了確認(rèn)上述殘留失調(diào)為正向還 是負(fù)向，接著，從復(fù)位輸入端RST1向鎖存電路DDL1輸入高電平的電 壓作為復(fù)位信號，從而，由鎖存電路DDLl鎖存運算放大器la的輸出 電壓。此時，如圖4中"OUT輸出的狀態(tài)示例，，所示，如果輸出電壓 為正向，則鎖存電路DDL1的輸出數(shù)據(jù)D1就成為"1"，因此，將輸 出數(shù)據(jù)Dl (Bitl)確定并保持為"1"。此時，運算放大器la的輸出 電壓保持為由"1010"對應(yīng)的電壓VCAL10的失調(diào)校正用信號VCAL 校正后的值。另外，在從復(fù)位輸入端RST1向鎖存電路DDL1輸入高電平的電壓 作為復(fù)位信號從而由鎖存電路DDL1鎖存運算放大器la的輸出電壓的 情況下，如果輸出電壓為負(fù)向，則鎖存電路DDL1的輸出數(shù)據(jù)D1就會 成為"0"，因此，將輸出數(shù)據(jù)D1 (Bitl)確定并保持為"0"。此時，運算放大器la的輸出電壓恢復(fù)為由"1000"對應(yīng)的電壓VCAL8的失 調(diào)校正用信號VCAL校正后的值。接著，從置位輸入端SET0向鎖存電路DDL0輸入高電平的電壓作 為置位信號，由此，將由輸出數(shù)據(jù)D3 D0表示的4位設(shè)為"1011"。 從而，選擇電壓VCAL11作為失調(diào)校正用信號VCAL。當(dāng)電壓VCAL11 被輸入失調(diào)調(diào)整輸入端OR時，運算放大器la的輸出電壓的失調(diào)向負(fù) 向移動。在此情況下，如圖4中"運算放大器的失調(diào)狀態(tài)示例，，所示， 輸出電壓中殘留的失調(diào)成為負(fù)向，如"OUT輸出的狀態(tài)示例"所示， 輸出電壓為負(fù)向飽和。為了確認(rèn)上述殘留失調(diào)為正向還是負(fù)向，接著， 從復(fù)位輸入端RST0向鎖存電路DDL0輸入高電平的電壓作為復(fù)位信 號，由此，通過鎖存電路DDLO鎖存運算放大器la的輸出電壓。此時， 如圖4中"OUT輸出的狀態(tài)示例"所示，如果輸出電壓為負(fù)向飽和， 則鎖存電路DDLO的輸出數(shù)據(jù)DO就成為"0",因此，將輸出數(shù)據(jù)D0 (BitO)確定并保持為"0"。此時，運算放大器la的輸出電壓恢復(fù)為 由"1010"對應(yīng)的電壓VCAL10的失調(diào)校正用信號VCAL校正后的值。另外，在從復(fù)位輸入端RST0向鎖存電路DDL0輸入運算放大器 la的輸出電壓作為復(fù)位信號時，如果輸出電壓為正向飽和，則鎖存電 路DDL0的輸出數(shù)據(jù)D0就會成為"1"，因此，將輸出數(shù)據(jù)D0(Bit0) 確定并保持為"1"。此時，運算放大器la的輸出電壓保持為由"1011" 對應(yīng)的電壓VCAL11的失調(diào)校正用信號VCAL校正后的值。通過上述，來確定4位的邏輯信號。另外，在上述的方法中，在 鎖存電路DDLk鎖存從復(fù)位輸入端RSTk輸入的運算放大器la的輸出 電壓后，根據(jù)從運算放大器la的輸出電壓中減去與各位的加權(quán)對應(yīng)的 校正量的電壓后的余量是正還是負(fù)來判斷各位是"1"還是"0"。因 此，減去校正量的電壓后的余量未必一定需要正向飽和或者負(fù)向飽 和。如果運算放大器la的開環(huán)增益非常大，則輸出電壓相對于輸入差 動電壓發(fā)生線性變化的區(qū)域就會變得非常狹窄，所以，輸出電壓一般 容易飽和。另外，二值的邏輯信號由加權(quán)后的失調(diào)校正量進(jìn)行量化的 邏輯值構(gòu)成，這一點和失調(diào)校正電路12的情況相同。在鎖存電路DDL3 ~ DDL0中存儲的輸出數(shù)據(jù)D3 ~ D0和輸出數(shù)據(jù) /D3~ /D0保持存儲狀態(tài)。開關(guān)元件S1斷開、開關(guān)元件S2閉合，由 此，運算放大器電路21在進(jìn)行了失調(diào)校正的狀態(tài)下作為電壓跟隨器進(jìn)
行動作。另外，從圖3的失調(diào)校正電路22中除去置位輸入端SETk及相關(guān) 的電路元件，從而可使失調(diào)校正電路22進(jìn)行與圖2的失調(diào)校正電路12 相同的動作。此外，在圖3中，表示了確定4位的校正數(shù)據(jù)并存儲的 情況，當(dāng)然，可以較容易地變更位數(shù)。另外，在失調(diào)校正電路22中，鎖存電路DDL3~DDL0成為存儲 二值的邏輯信號的存儲電路。但是，本發(fā)明并不限于此。存儲電路也 可以存在于DA轉(zhuǎn)換電路22a，也可以存在于鎖存電路DDL3~DDL0 和DA轉(zhuǎn)換電路22a的兩者之中。即，只要是由鎖存電路DDL3 ~ DDL0 和DA轉(zhuǎn)換電路22a構(gòu)成的電路的一部分即可。圖5表示本實施方式所使用的具有失調(diào)調(diào)整功能的運算放大器的 一個示例。閨5所示的運算放大器可以用作圖1至圖3所示的運算放 大器la，是被稱作"折疊共源共柵(Folded-Cascode)運算放大器"的 公知結(jié)構(gòu)的運算放大器。另外，該運算放大器的電路結(jié)構(gòu)和失調(diào)調(diào)整 輸入的結(jié)構(gòu)僅僅是一個普通示例，本發(fā)明的應(yīng)用范圍并不限于圖5的 電路。NMOS晶體管Tl、 T2構(gòu)成差動對晶體管，NMOS晶體管Tl的柵 極成為同相輸入端IN1 (即，非反轉(zhuǎn)輸入端)，NMOS晶體管T2的柵 極成為反相輸入端IN2 (即，反轉(zhuǎn)輸入端)。在NMOS晶體管Tl、 T2 的源極與GND之間，串聯(lián)地連接有NMOS晶體管T3、 T4。向NMOS 晶體管T3的柵極輸入電壓VBN1，向NMOS晶體管T4的柵極輸入電 壓VBN2。NMOS晶體管Tl的漏極與PMOS晶體管T5的漏極連接，NMOS 晶體管T2的漏極與PMOS晶體管T6的漏極連接。PMOS晶體管T5、 T6的源極與電源VCC連接。向PMOS晶體管T5的柵極輸入電壓 VBP3， PMOS晶體管T6的柵極成為失調(diào)調(diào)整輸入端OR。在PMOS晶體管T5、 T6的漏極與GND之間，依次連接有PMOS 晶體管對T7、 T8;并聯(lián)電路對，該并聯(lián)電路對由PMOS晶體管T9與 NMOS晶體管Tll的并聯(lián)電路以及PMOS晶體管T10與NMOS晶體 管T12的并聯(lián)電路構(gòu)成；由NMOS晶體管對T13、 T14構(gòu)成的電流鏡 電路。PMOS晶體管T7的源極與PMOS晶體管T5的漏極連接，PMOS
晶體管T8的源極與PMOS晶體管T6的漏極連接。向PMOS晶體管 T7、 T8的柵極輸入電壓VBP4。 PMOS晶體管T9的源極與NMOS晶 體管Tll的漏極被連接至PMOS晶體管T7的漏極。PMOS晶體管T10 的源極及NMOS晶體管T12的漏極在點A與PMOS晶體管T8的漏極 連接。向PMOS晶體管T9、 T10的柵極輸入電壓VBPO,向NMOS晶 體管Tll、 T12的柵極輸入電壓VBNO。 NMOS晶體管T13的漏極被連 接至PMOS晶體管T9的漏極與NMOS晶體管Tll的源極。NMOS晶 體管T14的漏極在點B與PMOS晶體管T10的漏極、NMOS晶體管 T12的源極連接。NMOS晶體管T13的柵極與NMOS晶體管T14的柵 極相互連接，進(jìn)而被連接至NMOS晶體管T13的漏極。NMOS晶體管 T13、 T14的源極與GND連接。另外，上述運算放大器的輸出級是在電源VCC與GND之間串聯(lián) 連接的PMOS晶體管T15和NMOS晶體管T16。 PMOS晶體管T15 的柵極與點A連接，NMOS晶體管T16的柵極與點B連接。PMOS晶 體管T15的源極與電源VCC連接，NMOS晶體管T16的源極與GND 連接。PMOS晶體管T15的漏極與NMOS晶體管T16的漏極相互連 接，該連接點成為運算放大器的輸出端OUT。另外，在上述運算放大器中，在點A與點B之間連接有兩個用于 防止振蕩的相位補(bǔ)償電容C，具體而言， 一個連接在點A與輸出端OUT 之間，另一個連接在點B與輸出端OUT之間。并且，在點A及輸出 端OUT之間的相位補(bǔ)償電容C與點A之間插入開關(guān)元件S3,在點B 及輸出端OUT之間的相位補(bǔ)償電容C與點B之間插入開關(guān)元件S4。關(guān)于上述開關(guān)元件S3、 S4，在通過圖1至圖3說明的失調(diào)校正動 作過程中，對其進(jìn)行操作，以使得將相位補(bǔ)償電容C與運算放大器斷 開。通過斷開相位補(bǔ)償電容C，可以改善運算放大器的高頻特性，提 高通過速率(through rate )，因此，輸出電壓對失調(diào)調(diào)整輸入的輸入 信號的響應(yīng)變快，能夠以更短的時間對失調(diào)校正的時序進(jìn)行處理。在 圖2或圖3中，在利用失調(diào)的殘留電壓降低的低位進(jìn)行校正的情況下， 上述快速響應(yīng)的效果更為顯著。如上所述，根據(jù)本實施方式的失調(diào)校正電路2、 12、 22,將運算放 大器la的輸出電壓的失調(diào)轉(zhuǎn)換為二值的邏輯信號并將其存儲，利用所 存儲的邏輯信號對輸出電壓的失調(diào)進(jìn)行校正，因此，不需要對模擬電
壓進(jìn)行存儲時的較大的電容和頻繁的更新。另外，由于能夠進(jìn)行對應(yīng) 于各失調(diào)的失調(diào)校正，所以，可以減少失調(diào)的隨機(jī)差異。并且，由于無需特別考慮較大的元件尺寸的設(shè)計、LSI的掩膜設(shè)計，所以，能夠減 小芯片的尺寸，實現(xiàn)低成本化。根據(jù)上述，可以實現(xiàn)這樣一種失調(diào)校正電路，該失調(diào)校正電路無 需進(jìn)行頻繁的更新，能夠以較小的電路規(guī)模吸收失調(diào)差異并進(jìn)行失調(diào) 校正。接著，對按照所期望的定時反復(fù)實施上述失調(diào)校正的結(jié)構(gòu)進(jìn)行說明。圖6表示利用圖3的失調(diào)校正電路22反復(fù)進(jìn)行上述失調(diào)校正的結(jié) 構(gòu)示例。如圖6所示，失調(diào)校正電路22具有失調(diào)數(shù)據(jù)收集控制電路(失 調(diào)生成控制部)31，另外，還具有周期發(fā)生電路41、電源接通檢測電 路42和噪聲檢測電路43。此外，輸入外部信號44中的一個或多個。周期發(fā)生電路41、電源接通檢測電路42以及噪聲檢測電路43作 為發(fā)生觸發(fā)信號的觸發(fā)信號發(fā)生裝置發(fā)揮作用，其中，該觸發(fā)信號表 示對運算放大器la的輸出電壓進(jìn)行失調(diào)校正的定時。根據(jù)觸發(fā)信號發(fā) 生裝置發(fā)生的觸發(fā)信號，能夠在所期望的定時進(jìn)行失調(diào)校正。周期發(fā)生電路41、電源接通檢測電路42以及噪聲檢測電路43向 失調(diào)數(shù)據(jù)收集控制電路31的START端輸入失調(diào)校正指示信號作為指示進(jìn)行失調(diào)校正的定時的觸發(fā)信號。另外，還向失調(diào)數(shù)據(jù)收集控制電 路31的START端輸入外部信號44作為失調(diào)校正指示信號。當(dāng)失調(diào)數(shù) 據(jù)收集控制電路31根據(jù)被輸入START端的失調(diào)校正指示信號識別出 要進(jìn)行失調(diào)校正的指示時，生成信號NULL、 /NULL、 RSTALL、 RSTO、 SET0、 RST1、 SET1、 RST2、 SET2、 RST3和SET3并提供給 失調(diào)校正電路22以使得失調(diào)校正電路22收集失調(diào)數(shù)據(jù)并進(jìn)行失調(diào)校 正，由此，觸發(fā)失調(diào)的生成。優(yōu)選的是，當(dāng)運算放大器la的輸出電壓的失調(diào)校正完成時，初始 化上述觸發(fā)信號發(fā)生裝置。由此，能夠避免在失調(diào)校正完成之后運算 放大器la進(jìn)行正常動作時過度地反復(fù)失調(diào)校正，從而可將失調(diào)校正動 作控制在最小限度內(nèi)。周期發(fā)生電路(周期發(fā)生裝置)41生成并輸出作為失調(diào)校正指示 信號的周期信號，從而周期性地指示失調(diào)數(shù)據(jù)收集控制電路31進(jìn)行失
調(diào)校正。由于具備周期發(fā)生電路41，所以，失調(diào)校正電路22能夠周期 性地收集失調(diào)數(shù)據(jù)。因此，即使由于外部環(huán)境變化導(dǎo)致所收集的失調(diào) 數(shù)據(jù)發(fā)生變化或者運算放大器la的失調(diào)值本身發(fā)生變化，也能夠通過 再次收集失調(diào)數(shù)據(jù)持續(xù)地存儲適當(dāng)?shù)氖д{(diào)數(shù)據(jù)。另外，如果在收集失 調(diào)數(shù)據(jù)時因運算放大器la的校正動作而導(dǎo)致顯示混亂，則延長失調(diào)校 正指示信號的周期即可。電源接通檢測電路(電源接通檢測裝置)42檢測顯示裝置的電源 電壓的上升，生成表示電源電壓上升的失調(diào)校正指示信號，并將其輸 入失調(diào)數(shù)據(jù)收集控制電路31。 一般而言，在電源關(guān)斷期間，所收集的 失調(diào)數(shù)據(jù)將從鎖存電路DDLk中消失。因此，當(dāng)電源接通時由電源接 通檢測電路42收集失調(diào)數(shù)據(jù)，由此能夠以恰當(dāng)?shù)亩〞r來實施失調(diào)校 正。另外，由于在電源接通時收集失調(diào)數(shù)據(jù)，因此，在顯示的初始設(shè) 定期間實施失調(diào)校正，從而不會對顯示造成影響。噪聲檢測電路(噪聲檢測裝置)43，檢測對鎖存電路DDLk鎖存 的失調(diào)數(shù)據(jù)而言成為干擾的噪聲，生成用于表示已檢測到噪聲的失調(diào) 校正指示信號，并將其輸入失調(diào)數(shù)據(jù)收集控制電路31。當(dāng)失調(diào)數(shù)據(jù)被 干擾時，就不能對運算放大器la實施適當(dāng)?shù)氖д{(diào)校正。因此，在噪聲 檢測電路43檢測噪聲時進(jìn)行失調(diào)數(shù)據(jù)的收集，由此，能夠存儲恰當(dāng)?shù)?失調(diào)數(shù)據(jù)，從而能夠總是保持恰當(dāng)?shù)娘@示。外部信號44是從外部輸入的任意的信號，例如，包括顯示裝置的 復(fù)位信號、垂直同步信號、水平同步信號、表示消隱期間的信號、數(shù) 據(jù)傳送信號等。如果根據(jù)外部信號44進(jìn)行失調(diào)數(shù)據(jù)的收集，就能夠任 意地控制其定時。特別是在使顯示裝置復(fù)位的情況下，由于需要初始 化所有的電路，因此，便于在利用復(fù)位信號進(jìn)行復(fù)位時收集失調(diào)數(shù)據(jù)。 另外，如果利用垂直同步信號或表示消隱期間的信號，則能夠周期性 地(例如，按照每一幀或者每數(shù)幀)收集失調(diào)數(shù)據(jù)，因此，能夠應(yīng)對 因外部環(huán)境變動所導(dǎo)致的失調(diào)數(shù)據(jù)或失調(diào)的變化。特別是在消隱期間 內(nèi)進(jìn)行失調(diào)數(shù)據(jù)的收集時，失調(diào)校正動作不會對顯示造成影響。接著，說明電源接通檢測電路42以及噪聲檢測電路43的具體結(jié) 構(gòu)示例。圖7(a) ~ (c)表示電源接通檢測電路42的笫l結(jié)構(gòu)示例。圖7(a)表示電源接通檢測電路42中的上電復(fù)位(power-on-reset) 信號POR的生成電路的部分的結(jié)構(gòu)。該電路具有恒流源Il、電容C1、 MOS晶體管Tr21以及電阻RO。 MOS晶體管Tr21為p溝道型。恒流 源II和電容CI被配置在顯示裝置的電源VLS和GND之間，使得電 流由恒流源II流入電容C1。電容C1靠近電源VLS側(cè)的一端連接MOS 晶體管Tr21的柵極。MOS晶體管Tr21的源極連接電源VLS，漏極連 接電阻R0的一端。電阻RO的另一端連接GND。電阻RO與MOS晶 體管Tr21的接點成為上電復(fù)位信號POR的輸出端。如圖7 (b)所示，所生成的上電復(fù)位信號POR被輸入反相器51 后，成為信號NPOR。該信號NPOR被輸入反相器52后，成為信號 NRAM一RSTD。如圖7 ( c)所示，信號NRAM—RSTD通過反相器53被輸入D鎖 存電路L1的時鐘端CLK。 D鎖存電路L1的D端連接電源，該電源輸 出與高邏輯電平相當(dāng)?shù)碾妷?。來自D鎖存電路L1的Q端的輸出信號 依次經(jīng)過反相器54、反相器55之后成為信號ACL。另外，根據(jù)負(fù)邏 輯的復(fù)位信號NACL復(fù)位D鎖存電路Ll。該復(fù)位信號NACL是經(jīng)失 調(diào)數(shù)據(jù)收集控制電路31生成的。作為失調(diào)校正指示信號，信號ACL 被輸入失調(diào)數(shù)據(jù)收集控制電路31的START端。在圖8(a)中表示在電源接通后下述各電壓的變化，即電源VLS 的電源電壓、既是電容CI靠近電源VLS側(cè)的一端又是MOS晶體管 Tr21柵極的點Al的電壓、上電復(fù)位信號POR的電壓以及信號NPOR 的電壓。另外，圖8(b)表示信號NRAM_RSTD、復(fù)位信號NACL以 及信號ACL的時序圖。在圖8(a)中，在初始狀態(tài)下，MOS晶體管Tr21為導(dǎo)通狀態(tài)， 電源VLS的電壓逐漸上升，而且，由恒流源Il對電容Cl逐漸充電， 點A即MOS晶體管Tr21的柵極的電壓上升(柵極-源極間電壓逐漸下 降)，而且，上電復(fù)位信號POR的電壓也逐漸上升。電源VLS的電 壓上升，而且，上電復(fù)位信號的電壓在高電平達(dá)到飽和狀態(tài)，之后， MOS晶體管Tr21在某柵極電壓成為截止?fàn)顟B(tài)，上電復(fù)位信號POR向 GND電位(低電平)變化。此時，到目前為止為GND電位(低電平) 的信號NPOR向高電平變化。另外，點Al的電壓在由電源VLS的電 壓規(guī)制的值達(dá)到飽和狀態(tài)。在圖8(b)中，在電源接通之前各信號為邏輯不確定的狀態(tài)。當(dāng)
電源接通、信號NPOR從低電平向高電平變化時，信號NRAM—RSTD 就從高電平向低電平變化。與上述電平變化相應(yīng)地向時鐘端CLK輸入 高電平。另外，復(fù)位信號NACL上升為高電平，處于復(fù)位解除狀態(tài)。 由此，從D鎖存電路L1的Q端輸出在信號NRAJV^RSTD的低電平期 間內(nèi)要被輸入D端的信號，信號ACL成為高電平。信號ACL的高電 平期間成為失調(diào)數(shù)據(jù)收集期間。當(dāng)失調(diào)校正電路22完成失調(diào)校正時， 失調(diào)數(shù)據(jù)收集控制電路31使復(fù)位信號NACL成為低電平。由此，D鎖 存電路L1復(fù)位，信號ACL成為低電平。圖9(a) ~ (c)表示電源接通檢測電路42的第2結(jié)構(gòu)示例。圖9 (a)表示電源接通檢測電路42中的上電復(fù)位信號POR的生 成電路的部分的結(jié)構(gòu)。該電路具有電阻Rl、電阻R2、電阻R3以及 MOS晶體管Tr31 ~ Tr35。 MOS晶體管Tr31 ~ Tr33是p溝道型，MOS 晶體管Tr34、 Tr35是n溝道型。在電源VLS和GND之間串聯(lián)連接電阻Rl和電阻R2 ，電阻Rl在 電源VLS —側(cè)。電阻Rl和電阻R2的接點連接MOS晶體管Tr31的 柵極，MOS晶體管Tr31的源極連接電源VLS， MOS晶體管Tr31的 漏極連接MOS晶體管Tr34的漏極。MOS晶體管Tr33的源極連接電源VLS,其漏極連接電阻R3的一 端。MOS晶體管Tr33的柵極連接其自身的漏極。電阻R3的另一端連 接GND。 MOS晶體管Tr33和電阻R3的接點與MOS晶體管Tr32的 柵極連接。MOS晶體管Tr32的源極連接電源VLS，其漏極連接MOS 晶體管Tr35的漏極。MOS晶體管Tr34的柵極和MOS晶體管Tr35的柵極相互連接， 這些柵極又連接MOS晶體管Tr34的漏極。MOS晶體管Tr34的源極 和MOS晶體管Tr35的源極連接GND。 MOS晶體管Tr34和MOS晶 體管Tr35構(gòu)成電流鏡電路。MOS晶體管Tr32的漏極成為上電復(fù)位信號的輸出端。如圖9 (b)所示，所生成的上電復(fù)位信號POR被輸入反相器61 后成為信號NPOR。該信號NPOR被輸入反相器62后成為信號 NRAM一RSTD。如圖9 ( c )所示，信號NRAM_RSTD經(jīng)反相器63被輸入D鎖存 電路L2的時鐘端CLK。 D鎖存電路L2的D端連接電源，該電源輸出與高邏輯電平相當(dāng)?shù)碾妷?。來自D鎖存電路L2的Q端的輸出信號依 次經(jīng)過反相器64、反相器65之后成為信號ACL。另外，D鎖存電路 L2根據(jù)負(fù)邏輯的復(fù)位信號NACL復(fù)位。該復(fù)位信號NACL是由失調(diào)數(shù) 據(jù)收集控制電路31生成的。信號ACL作為失調(diào)校正指示信號被輸入 失調(diào)數(shù)據(jù)收集控制電路31的START端。在圖10(a)中表示在電源接通之后下述電壓的變化，即電源 VLS的電源電壓、既是電阻Rl和電阻R2的接點又是MOS晶體管Tr31 的柵極的點A2的電壓、既是MOS晶體管Tr33和電阻R3的接點又是 MOS晶體管Tr32的柵極的點B2的電壓、上電復(fù)位信號POR的電壓 以及信號NPOR的電壓。另外，圖10 (b)表示信號NRAM_RSTD、 復(fù)位信號NACL以及信號ACL的時序圖。在圖10 (a)中，當(dāng)電源接通時，電源VLS的電壓逐漸上升，點 A2的電壓為電阻R1和電阻R2的分壓電壓，因此逐漸上升。另外，當(dāng) MOS晶體管Tr33的漏極電壓低時，柵極電壓低，所以，點B2的電壓 轉(zhuǎn)移動作點使得電流增加，在初始狀態(tài)時點B2的電壓低于點A2的電 壓，但是點B2的電壓以大于點A2的增加率上升。另外，在點B2的 電壓較低時MOS晶體管Tr32在線形區(qū)域進(jìn)行動作，所以，上電復(fù)位 信號POR的電壓按照與電源VLS的電壓大致相同的增加率上升。另一方面，在初始狀態(tài)時，由于點A2的電壓和電源VLS的電壓 之間的電壓差較小，所以，MOS晶體管Tr31在飽和區(qū)域進(jìn)行動作。 隨著上述兩電壓之差逐漸變大，MOS晶體管Tr31向線形區(qū)域的方向 轉(zhuǎn)移其動作點。由此，MOS晶體管Tr34的漏極的電壓、即柵極的電 壓變得非常高。MOS晶體管Tr34雖然在飽和區(qū)域進(jìn)行動作，但是， 由于點B2的電壓接近電源VLS的電壓，因此MOS晶體管Tr32在飽 和區(qū)域進(jìn)行動作，所以，MOS晶體管Tr35在線形區(qū)域進(jìn)行動作。因 此，MOS晶體管Tr35的漏極電壓即上電復(fù)位信號POR的電壓成為接 近GND電位(低電平)的值。此時，到目前為止為GND電位U氐電平)的信號NPOR向電源 VLS的電壓值所規(guī)制的高電平進(jìn)行變化。另外，點A2、點B2的電壓 在電源VLS的電壓所規(guī)制的值處飽和。在圖10 (b)中，在電源接通之前各信號為邏輯不確定的狀態(tài)。當(dāng) 電源接通后信號NPOR從低電平向高電平變化時，信號NRAM_RSTD
從高電平向低電平變化。與上述電平變化相應(yīng)地向時鐘端CLK輸入高 電平。另外，復(fù)位信號NACL作為高電平上升時，處于復(fù)位解除狀態(tài)。 由此，從D鎖存電路L2的Q端輸出在信號NRAM一RSTD的低電平期 間要輸入D端的信號，信號ACL成為高電平。信號ACL的高電平期 間成為失調(diào)數(shù)據(jù)收集的期間。當(dāng)失調(diào)校正電路22完成失調(diào)校正時，失 調(diào)數(shù)據(jù)收集控制電路31使復(fù)位信號NACL成為低電平。由此，D鎖存 電路L2復(fù)位，信號ACL成為低電平。圖11表示噪聲檢測電路43的結(jié)構(gòu)示例。噪聲檢測電路43被設(shè)置在源極驅(qū)動器71內(nèi)。在源極驅(qū)動器71中 設(shè)置有多個輸出單元，該輸出單元相當(dāng)于圖3所示的運算放大器電路 21。在圖11中，上述輸出單元被分為左側(cè)輸出單元組和右側(cè)輸出單元 組，在左側(cè)輸出單元組和右側(cè)輸出單元組之間配置有失調(diào)數(shù)據(jù)收集控 制電路31。噪聲檢測電路43具有邏輯電路43b和多個檢測RAM (檢測存儲 部)43a。上述檢測RAM43a包括通過連接輸入DIN和輸出DOUT 從而實現(xiàn)級聯(lián)連接并被配置在左側(cè)輸出單元組的附近的多個檢測 RAM;以及通過與上述同樣地實現(xiàn)級聯(lián)連接并被配置在右側(cè)輸出單元 組的附近的多個檢測RAM。在左側(cè)的檢測RAM43a組和右側(cè)的檢測 RAM43a組之間配置有邏輯電路43b。根據(jù)輸出單元的個數(shù)來確定所設(shè) 置的檢測RAM43a的個數(shù)，例如，n個輸出單元對應(yīng)于1個檢測 RAM43a。在左側(cè)的檢測RAM43a組中，左端的檢測RAM43a的輸入DIN被 輸入預(yù)定的電壓，該輸入向右側(cè)傳送而成為右端的檢測RAM43a的輸 出DOUT，并成為邏輯電路43b的輸入DOUT1 。在右側(cè)的檢測RAM"a 組中，右端的檢測RAM43a的輸入DIN被輸入預(yù)定的電壓，該輸入向 左側(cè)傳送而成為左端的檢測RAM43a的輸出DOUT，并成為邏輯電路 43b的輸入DOUT2。在左側(cè)的檢測RAM43a組和右側(cè)的檢測RAM43a組中，當(dāng)至少任 意一個檢測RAM43a所存儲的數(shù)據(jù)(邏輯值)發(fā)生變化時，該變化作 為輸出DOUT的變化被傳送給邏輯電路43b。當(dāng)輸入DOUT1和DOUT2 中的至少一者發(fā)生變化時，邏輯電路43b就認(rèn)為輸出單元中所存儲的 失調(diào)數(shù)據(jù)因噪聲發(fā)生而出現(xiàn)了變化的可能性較高并判斷為檢測出了噪聲，之后，邏輯電路43b向失調(diào)數(shù)據(jù)收集控制電路31的START端輸 出信號ACL作為失調(diào)校正指示信號(判斷信號)，使失調(diào)校正電路22 收集失調(diào)數(shù)據(jù)并實施失調(diào)校正。此時失調(diào)數(shù)據(jù)收集控制電路31向運算 放大器電路21輸出的控制信號為圖6所示的各信號。當(dāng)失調(diào)校正完成 時，失調(diào)數(shù)據(jù)收集控制電路31向邏輯電路43b輸出復(fù)位信號NACL， 使得來自邏輯電路43b的信號ACL復(fù)位。檢測RAM43a所存儲的邏輯值的變化恰當(dāng)?shù)胤从沉嗽肼暤母蓴_， 所以，檢測噪聲檢測電路43能夠較好地進(jìn)行噪聲檢測。另外，當(dāng)多個 檢測RAMla中的任一者的邏輯值發(fā)生變化時，就存在噪聲發(fā)生的可能 性。所以，通過設(shè)置多個檢測RAM43a，能夠靈敏地進(jìn)行噪聲檢測。在圖12(a)中表示檢測RAM43a的結(jié)構(gòu)示例。另外，在圖12(b)、 圖12 (c)中，表示邏輯電路43b的結(jié)構(gòu)示例。在圖12 ( a )中，檢測RAM43a具有反相器80 ~ 84、 MOS晶體管 Tr41 ~ Tr45、 NAND門Gl、 G3和NOR門G2、 G4。另外，雖然MOS 晶體管Tr41 Tr45被表示為n溝道型，但也可以為p溝道型。另外， NAND門Gl、 G3和NOR門G2、 G4均為2輸入。另外，檢測RAM43a連接放大器75和76。放大器75、 76分別相 當(dāng)于圖3的運算放大器la，是圖11所示的相鄰的輸出單元的輸出放大 器。反相器81的輸出與反相器82的輸入相互連接，而且，反相器81 的輸入和反相器82的輸出相互連接，由此，構(gòu)成一個鎖存電路。反相 器81的輸出和反相器82的輸入可通過MOS晶體管Tr45連接輸出相 當(dāng)于GND即低邏輯的電壓的電源，并通過MOS晶體管Tr42連接放大 器75的輸出。另外，反相器81的輸入和反相器82的輸出可通過MOS 晶體管Tr41連接輸出相當(dāng)于高邏輯的電壓的電源。對MOS晶體管 Tr45的柵極輸入復(fù)位信號，其中，該復(fù)位信號是向圖3的復(fù)位端 RSTALL輸入的信號。點A3既是反相器81的輸入也是反相器82的輸 出，點A3總是鎖存通過邏輯反轉(zhuǎn)經(jīng)由MOS晶體管Tr45取入的低電 平所得到的高電平?；蛘?，反相器81的輸入和反相器82的輸出經(jīng)由 MOS晶體管Tr41取入高電平并對其進(jìn)行鎖存?；蛘?，反相器81的輸 出和反相器82的輸入經(jīng)由MOS晶體管Tr42從放大器75取入低電平， 并鎖存將所取入的低電平反轉(zhuǎn)后所得到的高電平，其中，放大器75輸 出相當(dāng)于低邏輯電平的電壓。反相器83的輸出和反相器84的輸入相互連接，且反相器83的輸 入和反相器84的輸出相互連接，從而構(gòu)成一個鎖存電路。反相器83 的輸入和反相器84的輸出可通過MOS晶體管Tr43連接GND。另外， 反相器83的輸出和反相器84的輸入可通過MOS晶體管Tr44連接放 大器76的輸出。對MOS晶體管Tr43的柵極輸入復(fù)位信號，其中，該 復(fù)位信號是對圖3的復(fù)位端RSTALL輸入的信號。點B3既是反相器 83的輸入又是反相器84輸出，點B3總是鎖存經(jīng)由MOS晶體管Tr43 取入的低電平?；蛘撸聪嗥?3的輸出和反相器84的輸入經(jīng)由MOS 晶體管Tr44從放大器76取得高電平并將其鎖存，其中，放大器76輸 出相當(dāng)于高邏輯電平的電壓。如上所述，檢測RAM43a由一對在初始化后具有互"異"的邏輯 值的鎖存電路(存儲元件)構(gòu)成。由于鎖存電路對的一個鎖存電路和 另一個鎖存電路存儲不同的邏輯值，所以，即使兩個邏輯值中的一個 發(fā)生變化，也能夠進(jìn)行噪聲檢測。另外，上述各鎖存電路經(jīng)由一般不會導(dǎo)通的MOS晶體管Tr42、 Tr44連接放大器75、 76。其目的在于，通過將檢測RAM43a設(shè)定成具 有與收集失調(diào)數(shù)據(jù)的鎖存電路DDLk相同的結(jié)構(gòu)條件，從而可利用檢 測RAM43a模擬從運算放大器la向鎖存電路DDLk的噪聲傳遞。在將 運算放大器la用作顯示裝置的源極驅(qū)動器的輸出放大器的情況下，從 連接該運算放大器la的輸出PAD (衰減器)侵入的噪聲可能導(dǎo)致失調(diào) 存儲RAM中的數(shù)據(jù)、即鎖存電路DDLk中的數(shù)據(jù)發(fā)生變化。基于此， 對檢測RAM43a進(jìn)行設(shè)計使其能夠直接檢測諸如上述從輸出放大器侵 入的噪聲。另外，由于各鎖存電路根據(jù)被輸入復(fù)位端RSTALL的復(fù)位信號進(jìn) 行鎖存，所以，檢測RAM43a在使圖3所示的開始失調(diào)校正時的各鎖 存電路DDLk復(fù)位時，可同時對檢測用的邏輯實施鎖存。NAND門Gl的一個輸入為檢測RAM43a的輸入DIN，另一個輸 入為高電平。左側(cè)檢測RAM43a組和右側(cè)檢測RAM43a組的第一級檢 測RAM43a的NAND門Gl的輸入DIN為高電平。NAND門Gl的輸 出成為NOR門G2的一個輸入。NOR門G2的另一個輸入為上述點A3 的電壓經(jīng)反相器80實施邏輯反轉(zhuǎn)后所得到的電壓。NOR門G2的輸出
成為NAND門G3的一個輸入。NAND門G3的另一個輸入為高電平。 NAND門G3的輸出成為NOR門G4的一個輸入。NOR門G4的另一 個輸入為上述點B3的電壓。才艮據(jù)這種結(jié)構(gòu)，NOR門G2、 NOR門G4的輸入總為"0， 0"， 所以，各檢測RAM43a的輸出DOUT為'T，，當(dāng)在任一個檢測RAM43a 中點A3和點B3中的至少一者由于噪聲而發(fā)生邏輯反轉(zhuǎn)時，級聯(lián)連接 的所有檢測RAM43a的輸出DOUT均為"0"。在圖12 ( b )中，對2輸入的NAND門G5輸入邏輯電路43b的輸 入DOUTl、 DOUT2。 NAND門G5的輸出依次經(jīng)過反相器85、反相器 86、反相器87后成為信號NRAM—RSTD。如圖12 (c)所示，信號NRAM—RSTD經(jīng)由反相器88被輸入D 鎖存電路L3的時鐘端CLK。D鎖存電路L3的D端與電源連接，其中， 該電源輸出與高邏輯電平相當(dāng)?shù)碾妷?。從D鎖存電路L3的Q端輸出 的輸出信號依次經(jīng)過反相器89、反相器卯后成為信號ACL。另外， 根據(jù)負(fù)邏輯的復(fù)位信號NACL使D鎖存電路L3復(fù)位。該復(fù)位信號 NACL是由失調(diào)數(shù)據(jù)收集控制電路31生成的。信號ACL作為失調(diào)校 正指示信號被輸入失調(diào)數(shù)據(jù)收集控制電路31的START端。圖13是表示左側(cè)檢測RAM43a組和右側(cè)檢測RAM"a組的第一 級檢測RAM43a的輸入DIN、點A3、點B3、輸出DOUT(輸入DOUTl、 DOUT2)、信號NRA]VLRSTD、復(fù)位信號NACL以及信號ACL的邏 輯變化的時序圖。笫一級檢測RAM43a的輸入DIN被固定為高電平。假設(shè)當(dāng)點A3 鎖存高電平，點B3鎖存低電平時點A3的邏輯由于噪聲影響而變化為 低電平。這時，級聯(lián)連接的所有的檢測RAM43a的輸出DOUT成為低 電平，所以，DOUTl和/或DOUT2被輸入低電平的輸出。由此，輸 入DOUTl、 DOUT2中的至少一者成為低電平，所以，在邏輯電路43b 中，NAND門G5的輸出成為高電平，信號NRA1V^RSTD成為低電平。 在此期間，由于復(fù)位信號NACL為高電平，所以，從D鎖存電路L3 的Q端輸出在信號NRAM—RSTD的低電平期間輸入D端的信號，信 號ACL成為高電平。信號ACL的高電平期間為失調(diào)數(shù)據(jù)收集的期間。 當(dāng)失調(diào)校正電路22完成失調(diào)校正時，失調(diào)數(shù)據(jù)收集控制電路31使復(fù) 位信號NACL成為低電平。由此，D鎖存電路L3復(fù)位，信號ACL成
為低電平。另外，優(yōu)選的是，提高上述檢測RAM43a對噪聲的檢測靈敏度， 使其成功檢測到噪聲所導(dǎo)致的鎖存電路DLLk的數(shù)據(jù)變化。圖14 (a) 和圖14(b)表示具有較高的噪聲檢測靈敏度的檢測RAM的結(jié)構(gòu)示例。圖14 ( a )所示的檢測RAM (檢測存儲部)43b是通過在圖12 (a ) 的檢測RAM43a中，在構(gòu)成鎖存電路的反相器81 ~ 84的每一個和電源 之間插入MOS晶體管Tr51所得到的檢測RAM。在圖14 (a )中表示 了在反相器電路的p溝道型晶體管和高電平側(cè)電源之間插入MOS晶體 管Tr51的結(jié)構(gòu)，但并不限于此。也可以是在n溝道型晶體管和低電平 側(cè)電源之間插入MOS晶體管Tr51的結(jié)構(gòu)。對MOS晶體管Tr51的柵 極施加恒壓的偏置電壓BIAS。由此，能夠降低反相器81~84驅(qū)動能 力，較之于運算放大器電路21的存儲部，檢測RAM43b對噪聲更為靈 敏，鎖存的數(shù)據(jù)更易變化。檢測存儲部的特征在于，較之于上述存儲 部，檢測存儲部對上述噪聲更為靈敏。圖14 (b)的檢測RAM (檢測存儲部)"c是通過在圖12 (a)的 檢測RAM43a中，在構(gòu)成鎖存電路的反相器81 ~ 84的每一個和電源之 間插入電阻R51所得到的檢測RAM。在圖14 (b)中表示了在反相器 電路的p溝道型晶體管和高電平側(cè)電源之間插入電阻R51的結(jié)構(gòu)，但 并不限于此，也可以是在n溝道型晶體管和低電平側(cè)電源之間插入電 阻R51的結(jié)構(gòu)。由此，能夠降低反相器81~84的驅(qū)動能力，較之于運 算放大器電路21的存儲部，檢測RAM"c對噪聲更為靈敏，鎖存的數(shù) 據(jù)更易變化。另外，除圖14 (a) 、 14 (b)所示的結(jié)構(gòu)之外，還可以通過縮小 構(gòu)成鎖存電路的反相器的晶體管尺寸來構(gòu)成噪音檢測靈敏度較高的檢 測RAM。根據(jù)上述結(jié)構(gòu)，檢測RAM對噪聲的檢測靈敏度要高于運算放大器 電路21的存儲部。由此，能夠成功檢測到噪聲所導(dǎo)致的鎖存電路DLLk的數(shù)據(jù)變化，從而能夠可靠地進(jìn)行噪聲檢測。以上，對以所期望的定時反復(fù)進(jìn)行失調(diào)校正的結(jié)構(gòu)進(jìn)行了說明。 另外，該結(jié)構(gòu)適用于圖3的運算放大器電路21。但是，并不限于此。 顯而易見，該結(jié)構(gòu)也可應(yīng)用于圖1的運算放大器電路1和圖2的運算 放大器電路ll。
接著，說明在噪聲可能導(dǎo)致所收集的失調(diào)數(shù)據(jù)發(fā)生變化時用于正 確保持失調(diào)數(shù)據(jù)的其他結(jié)構(gòu)。如圖15所示，具有備份RAM電路(備份存儲裝置)45。該結(jié)構(gòu) 還相應(yīng)地具有失調(diào)數(shù)據(jù)收集控制電路31A以取代圖6所示的失調(diào)數(shù)據(jù) 收集控制電路31。備份RAM電路45具有多個備份存儲元件。當(dāng)備份存儲元件的任 一個所存儲的邏輯值由于噪聲影響而發(fā)生變化時，備份RAM電路45 判斷為檢測出了噪聲。在圖15中，通過失調(diào)數(shù)據(jù)收集控制電路(失調(diào)生成控制部)31A 的控制來實施運算放大器電路21的失調(diào)校正，在該失調(diào)校正結(jié)束后， 從失調(diào)數(shù)據(jù)收集控制電路31A向備份RAM電路45輸出脈沖的復(fù)位信 號NACL。在該復(fù)位信號NACL被輸入備份RAM電路45后，備份 RAM電路45從運算放大器電路21取出在失調(diào)校正時所收集的失調(diào)數(shù) 據(jù)(n位的邏輯數(shù)據(jù))OPLTD。之后，只要不重新進(jìn)行失調(diào)校正，就 持續(xù)從運算放大器電路21向備份RAM電路45輸入"0"的信號ACL。 因此，備份RAM電路45認(rèn)為運算放大器電路21正在進(jìn)行正常動作、即失調(diào)校正后的動作。在備份RAM電路45所存儲的失調(diào)數(shù)據(jù)(以后，稱之為備份數(shù)據(jù)) BKUPD因噪聲影響而發(fā)生變化時，由檢測備份數(shù)據(jù)BKUPD的噪聲的 噪聲檢測電路對上述變化實施檢測。然后，備份RAM電路45再次從 運算放大器電路21取出失調(diào)數(shù)據(jù)OPLTD，并用失調(diào)數(shù)據(jù)OPLTD蓋 寫并修正備份數(shù)據(jù)BKUPD。在運算放大器電路21所存儲的失調(diào)數(shù)據(jù)OPLTD因噪聲影響而發(fā) 生了變化時，由檢測失調(diào)數(shù)據(jù)OPLTD的噪聲的噪聲檢測電路對上述變 化進(jìn)行檢測并將其通知給備份RAM電路45。然后，備份RAM電路 45激活表示失調(diào)數(shù)據(jù)OPLTD發(fā)生了變化的信號、即指示進(jìn)行失調(diào)校 正的脈沖的寫入啟動信號WROPL，將其輸入失調(diào)數(shù)據(jù)收集控制電路 31A，并將備份數(shù)據(jù)BKUPD傳送給失調(diào)數(shù)據(jù)收集控制電路31A。失調(diào) 數(shù)據(jù)收集控制電路31A據(jù)此激活向運算放大器電路21的復(fù)位輸入端 RSTALL輸入的復(fù)位信號，對失調(diào)數(shù)據(jù)OPLTD的所有位實施清零。 之后，僅對備份數(shù)據(jù)BKUPD的所有位中的位'T，，激活相應(yīng)的置位 輸入端SETk，由此修正失調(diào)數(shù)據(jù)OPLTD。
如果失調(diào)數(shù)據(jù)OPLTD和備份數(shù)據(jù)BKUPD均由于噪聲影響而發(fā)生 了變化，那么，備份RAM電路45對失調(diào)數(shù)據(jù)收集控制電路31A的 START端提供觸發(fā)信號，失調(diào)數(shù)據(jù)收集控制電路31A對運算放大器電 路21進(jìn)行控制以進(jìn)行失調(diào)校正。根據(jù)圖15的結(jié)構(gòu)，即使運算放大器電路21的存儲部中存儲的邏 輯值發(fā)生了變化，由于可利用備份RAM電路45的備份數(shù)據(jù)對邏輯值 進(jìn)行修正，所以，存儲部也能夠持續(xù)保持正確的邏輯值。另外，即使 由于任一個備份存儲元件中存儲的邏輯值發(fā)生變化而導(dǎo)致備份數(shù)據(jù)發(fā) 生了變化，由于可利用存儲部中存儲的邏輯值對備份數(shù)據(jù)進(jìn)行修正， 所以，備份數(shù)據(jù)總為正確的數(shù)據(jù)。另外，在備份數(shù)據(jù)和存儲部所存儲 的邏輯值均發(fā)生了變化時，正確的失調(diào)數(shù)據(jù)消失。但是，此時通過進(jìn) 行失調(diào)校正，能夠以盡可能少的失調(diào)校正次數(shù)持續(xù)保持正確的失調(diào)數(shù) 據(jù)》以上，對本實施方式的主要結(jié)構(gòu)進(jìn)行了說明。在本實施方式中說明的運算放大器電路能夠被設(shè)置于源極驅(qū)動器 等的半導(dǎo)體裝置中。該半導(dǎo)體裝置可作為顯示驅(qū)動裝置而設(shè)置在顯示 裝置中。因此，能夠?qū)崿F(xiàn)一種無需進(jìn)行頻繁的更新、以較小的電路規(guī) 模吸收失調(diào)差異并進(jìn)行失調(diào)校正的半導(dǎo)體裝置以及可進(jìn)行高質(zhì)量顯示 的顯示裝置，其中，該顯示裝置使用了能夠以較小的電路規(guī)?？煽康?實施失調(diào)校正的驅(qū)動裝置。另外，當(dāng)在上述半導(dǎo)體裝置或顯示裝置中 以所期望的定時進(jìn)行上述失調(diào)校正時，可在顯示裝置或顯示面板的電 源接通時以及至少一個半導(dǎo)體裝置進(jìn)行動作時觸發(fā)生成失調(diào)并進(jìn)行失 調(diào)校正即可。另外，在上述實施方式中，作為運算放大器la，使用了有失調(diào)調(diào) 整功能端的運算放大器，不過，并不局限于此，也能夠使用通過在反 轉(zhuǎn)輸入端的輸入中迭加失調(diào)校正用電壓從而進(jìn)行失調(diào)校正的運算放大 器。在該情況下，例如，將失調(diào)校正電路2的失調(diào)校正用信號sl、失 調(diào)校正電路12的失調(diào)校正用信號s2、以及失調(diào)校正電路22的失調(diào)校 正用信號VCAL用作指示要迭加的電壓的信號即可，未圖示的輸入電 壓迭加裝置向反轉(zhuǎn)輸入端迭加電壓。在使用有失調(diào)調(diào)整功能端的運算 放大器情況下，控制電路生成的失調(diào)校正用信號可以生成為向現(xiàn)有技 術(shù)的有失調(diào)調(diào)整功能端的運算放大器輸入的信號。 另外，在上述實施方式中，鎖存電路將用于校正失調(diào)的信息存儲 在靜態(tài)電路中，而非將其存儲在通過對電容充電后進(jìn)行信息存儲的動 態(tài)電路中。因此，無需介意開關(guān)元件的饋通等的寄生效果，無需追加 對其實施校正的電路。所以能減小芯片尺寸，實現(xiàn)低成本化。另外，在上述實施方式中，生成失調(diào)校正用信號的控制電路是對笫2鎖存信號進(jìn)行數(shù)字-模擬轉(zhuǎn)換，生成失調(diào)校正用信號的DA轉(zhuǎn)換電 路。因此，由于控制電路對由多位表示的邏輯信號進(jìn)行數(shù)字-模擬轉(zhuǎn)換， 所以能夠校正各種失調(diào)。而且，由于通過控制電路對笫2鎖存信號的 各位實施加權(quán)，所以，能夠以高分辨率量化邏輯信號。本實施方式的失調(diào)校正裝置可以構(gòu)成為首先，假定上述邏輯信 號的上述邏輯值，根據(jù)具有該邏輯值的上述邏輯信號對上述失調(diào)進(jìn)行 校正，然后，依次反復(fù)實施與其后的上述輸出電壓對應(yīng)的上述邏輯值正，由此，來實現(xiàn)基于上述邏輯信號的上述失調(diào)校正。根據(jù)上述失調(diào)校正裝置，首先假定邏輯信號的邏輯值，因此，能 夠強(qiáng)制地發(fā)生與假定的邏輯值的邏輯信號對應(yīng)的失調(diào)。然后，對所發(fā) 生的失調(diào)進(jìn)行校正，并根據(jù)失調(diào)校正結(jié)果確定邏輯值。依次反復(fù)邏輯 值的確定和對應(yīng)于所確定的邏輯值的邏輯信號的失調(diào)校正。由此，能 夠進(jìn)行失調(diào)校正使得失調(diào)逐漸減小并向零靠近。在本實施方式的失調(diào)校正裝置中，上述邏輯信號包括各位被加權(quán) 并量化后所得到的多位邏輯值。根據(jù)上述失調(diào)校正裝置，由于二值的邏輯信號包括各位被加權(quán)并 量化后所得到的邏輯值，所以，可以通過將該邏輯值轉(zhuǎn)換成模擬信號， 從而直接進(jìn)行失調(diào)校正。在本實施方式的失調(diào)校正裝置中，上述鎖存電路可按時序逐個進(jìn) 行鎖存動作。根據(jù)上述失調(diào)校正裝置，由于鎖存電路按時序逐個進(jìn)行鎖存動 作，所以能夠逐級進(jìn)行高精度的失調(diào)校正。本實施方式的失調(diào)校正裝置可以構(gòu)成為在上述鎖存電路對上述 運算放大器的輸出電壓進(jìn)行鎖存動作之前，向上述鎖存電路輸入用于 使得上述鎖存電路輸出上述具有笫1邏輯值的笫1鎖存信號的電壓。根據(jù)上述失調(diào)校正裝置，通過假定存在正的失調(diào)而使得各鎖存電
路輸出第1鎖存信號，所以，可使全部鎖存電路可靠地進(jìn)行動作，從 而完成失調(diào)校正。本實施方式的失調(diào)校正裝置可以構(gòu)成為上述運算放大器是有失 調(diào)調(diào)整功能端的運算放大器，上述控制電路向上述失調(diào)調(diào)整功能端輸 入上述失調(diào)校正用信號。根據(jù)上述失調(diào)校正裝置，控制電路生成的失調(diào)校正用信號可以生 成為向現(xiàn)有技術(shù)的運算放大器的失調(diào)調(diào)整功能端輸入的信號。本實施方式的失調(diào)校正裝置可以構(gòu)成為上述鎖存電路由靜態(tài)電 路構(gòu)成。根據(jù)上述發(fā)明，用于校正失調(diào)的信息存儲在靜態(tài)電路中，而非存 儲在通過對電容充電后進(jìn)行信息存儲的動態(tài)電路中。因此，無需介意開關(guān)元件的饋通等的寄生效果，無需追加對其實 施校正的電路，所以，能夠減小芯片尺寸，實現(xiàn)低成本化。本實施方式的失調(diào)校正裝置可以構(gòu)成為上述控制電路是對笫2 鎖存信號進(jìn)行數(shù)字-模擬轉(zhuǎn)換，生成失調(diào)校正用信號的DA轉(zhuǎn)換電路。根據(jù)上述失調(diào)校正裝置，由于控制電路對由多位表示的邏輯信號 進(jìn)行數(shù)字-模擬轉(zhuǎn)換，所以能夠校正各種失調(diào)。本實施方式的失調(diào)校正裝置可以構(gòu)成為上述第2鎖存信號的各 位被控制電路加權(quán)。根據(jù)上述失調(diào)校正裝置，能夠以高分辨率對邏輯信號進(jìn)行量化。本實施方式的失調(diào)校正裝置可以構(gòu)成為上述運算放大器具有相 位補(bǔ)償用的電路元件，還具有用于使上述運算放大器與上述電路元件 斷開的開關(guān)元件。根據(jù)上述失調(diào)校正裝置，如果在進(jìn)行失調(diào)校正動作時借助于開關(guān) 元件使相位補(bǔ)償電容和運算放大器分離，那么，運算放大器的高頻特 性將得以改善，通過速率得以提高，所以，輸出電壓對失調(diào)調(diào)整輸入 的輸入信號的響應(yīng)變快，從而能夠以更短的時間進(jìn)行失調(diào)校正處理。本實施方式的失調(diào)校正裝置可以構(gòu)成為具有發(fā)生觸發(fā)信號的觸 發(fā)信號發(fā)生部，該觸發(fā)信號表示對上述運算放大器的輸出電壓進(jìn)行失 調(diào)校正的定時。基于上述失調(diào)校正裝置，可根據(jù)觸發(fā)信號發(fā)生部發(fā)生的觸發(fā)信號 在所期望的定時進(jìn)行失調(diào)校正。
本實施方式的失調(diào)校正裝置可以構(gòu)成為作為上述觸發(fā)信號發(fā)生 部，具有發(fā)生作為上述觸發(fā)信號的周期信號的周期發(fā)生裝置；按照由 上述周期發(fā)生裝置發(fā)生的上述周期信號的周期的定時對上述運算放大 器的輸出電壓進(jìn)行失調(diào)校正。根據(jù)上述失調(diào)校正裝置，由于能夠周期性地收集作為二值的邏輯 信號的失調(diào)數(shù)據(jù)并進(jìn)行失調(diào)校正，因此，即使因外部環(huán)境的變動導(dǎo)致 所收集的失調(diào)數(shù)據(jù)發(fā)生變化或者運算放大器的失調(diào)值本身發(fā)生變化， 也可以通過再次收集失調(diào)數(shù)據(jù)來持續(xù)存儲恰當(dāng)?shù)氖д{(diào)數(shù)據(jù)。本實施方式的失調(diào)校正裝置可以構(gòu)成為作為上述觸發(fā)信號發(fā)生 部，具有電源接通檢測裝置，該電源接通檢測裝置用于檢測具備上述 失調(diào)校正裝置的裝置的電源電壓的接通；上述電源接通檢測裝置將表 示檢測到上述電源接通的電源接通檢測信號作為上述觸發(fā)信號進(jìn)行輸 出；根據(jù)上述電源接通檢測信號的定時對上述運算放大器的輸出電壓 進(jìn)行失調(diào)校正。根據(jù)上述失調(diào)校正裝置，在電源關(guān)斷的期間，作為二值的邏輯信 號而收集了的失調(diào)數(shù)據(jù)一般會消失，所以，當(dāng)在電源接通后利用電源 接通檢測電路收集失調(diào)數(shù)據(jù)時，能夠以恰當(dāng)?shù)亩〞r進(jìn)行失調(diào)校正。另 外，因為在電源接通時收集失調(diào)數(shù)據(jù)，所以，在顯示裝置具有失調(diào)校 正裝置的情況下，在顯示的初始設(shè)定期間進(jìn)行失調(diào)校正，從而不會對 顯示造成影響。本實施方式的失調(diào)校正裝置可以構(gòu)成為作為上述觸發(fā)信號發(fā)生 部，具有對所存儲的數(shù)字?jǐn)?shù)據(jù)的干擾噪聲進(jìn)行檢測的噪聲檢測裝置; 上述噪聲檢測裝置將表示檢測到上述噪聲的噪聲檢測信號作為上述觸 發(fā)信號進(jìn)行輸出；根據(jù)上述噪聲檢測信號的定時來校正上述運算放大 器的輸出電壓的失調(diào)。根據(jù)上述失調(diào)校正裝置，當(dāng)作為二值的邏輯信號而收集了的失調(diào) 數(shù)據(jù)被噪聲干擾時不能進(jìn)行適當(dāng)?shù)氖д{(diào)校正從而導(dǎo)致發(fā)生失調(diào)，所 以，在利用噪聲檢測裝置進(jìn)行噪聲檢測時收集失調(diào)數(shù)據(jù)，從而能夠總 存儲恰當(dāng)?shù)氖д{(diào)數(shù)據(jù)。本實施方式的失調(diào)校正裝置可以構(gòu)成為上述噪聲檢測裝置具有 存儲用于檢測上述干擾噪聲的邏輯值的檢測存儲部，當(dāng)上述檢測存儲 部所存儲的邏輯值由于上述噪聲而發(fā)生變化時，輸出用于表示判斷為
檢測到上述噪聲的判斷信號。根據(jù)上述失調(diào)校正裝置，由于在檢測存儲部中存儲的邏輯值的變 化恰當(dāng)?shù)胤从沉烁蓴_噪聲的侵入，所以，能夠有效地對噪聲進(jìn)行檢測。本實施方式的失調(diào)校正裝置可以構(gòu)成為設(shè)置有多個上述檢測存 儲部。根據(jù)上述失調(diào)校正裝置，多個檢測存儲部中的任一者的邏輯值發(fā) 生變化時，就存在噪聲發(fā)生的可能性，所以，能夠?qū)υ肼曔M(jìn)行靈敏的 檢測。本發(fā)明的失調(diào)校正裝置可以構(gòu)成為上述檢測存儲部由初始化后具有互"異"邏輯值的存儲元件對構(gòu)成。根據(jù)上述失調(diào)校正裝置，由于構(gòu)成存儲元件對的2個存儲元件所 存儲的邏輯值各異，所以，即使2個邏輯值中的任意一個發(fā)生變化， 也能夠?qū)υ肼曔M(jìn)行檢測。本實施方式的失調(diào)校正裝置可以構(gòu)成為較之于上述存儲部，上 述檢測存儲部對噪聲更為靈敏。根據(jù)上述失調(diào)校正裝置，較之于存儲部，檢測存儲部對噪聲更為 靈敏，所以，能夠成功檢測到噪聲所導(dǎo)致的鎖存電路DLLk的數(shù)據(jù)變化，從而能夠可靠地對噪聲進(jìn)行檢測。本實施方式的失調(diào)校正裝置可以構(gòu)成為當(dāng)上述運算放大器的輸 出電壓的失調(diào)校正完成時，將上述觸發(fā)信號發(fā)生部初始化。根據(jù)上述失調(diào)校正裝置，當(dāng)失調(diào)校正完成時將上述觸發(fā)信號發(fā)生 部初始化，所以，能夠?qū)⑹д{(diào)校正的動作控制在必要的最小限度內(nèi)。本實施方式的失調(diào)校正裝置可以構(gòu)成為具有當(dāng)上述運算放大器的備份存儲裝置；當(dāng)上述存儲部所存儲的邏輯值由于干擾噪聲而發(fā)生 變化時，上述備份存儲裝置輸出其所存儲的備份數(shù)據(jù)和寫入啟動信 號，根據(jù)上述備份數(shù)據(jù)和上述寫入啟動信號來修正在上述存儲部中存 儲的邏輯值。根據(jù)上述失調(diào)校正裝置，即使在存儲部中存儲的邏輯值發(fā)生變 化，由于利用備份存儲裝置的備份數(shù)據(jù)來修正邏輯值，所以，存儲部 也能夠持續(xù)保持正確的邏輯值。本實施方式的失調(diào)校正裝置可以構(gòu)成為上述備份存儲裝置具有多個備份存儲元件，當(dāng)上述備份存儲元件中的任一者所存儲的邏輯值 由于上述噪聲而發(fā)生變化時，根據(jù)上述存儲部中存儲的邏輯值來修正 上述備份存儲元件中存儲的邏輯值。根據(jù)上述失調(diào)校正裝置，即使由于任意一個備份存儲元件中存儲 的邏輯值發(fā)生變化而引起備份數(shù)據(jù)發(fā)生變化，根據(jù)在存儲部中存儲的 邏輯值來修正備份數(shù)據(jù)，所以，也能夠使得備份數(shù)據(jù)總為正確的數(shù)據(jù)。本實施方式的失調(diào)校正裝置可以構(gòu)成為當(dāng)上述備份存儲元件所 存儲的邏輯值和上述存儲部所存儲的邏輯值均由于上述噪聲而發(fā)生變 化時，上述備份存儲裝置發(fā)生表示對上述運算放大器的輸出電壓進(jìn)行 失調(diào)校正的定時的觸發(fā)信號。根據(jù)上述失調(diào)校正裝置，在備份數(shù)據(jù)和存儲部所存儲的邏輯值均 發(fā)生了變化的情況下，正確的失調(diào)數(shù)據(jù)消失，但在此時通過實施失調(diào) 校正，能夠以盡可能少的失調(diào)校正次數(shù)持續(xù)保持正確的失調(diào)數(shù)據(jù)。本實施方式的失調(diào)校正裝置可以構(gòu)成為根據(jù)從外部輸入的信 號，對上述運算放大器的輸出電壓實施失調(diào)校正。根據(jù)上述失調(diào)校正裝置，如果根據(jù)從外部輸入的信號收集作為二 值的邏輯信號的失調(diào)數(shù)據(jù)，就能夠任意控制失調(diào)數(shù)據(jù)的收集定時。在本實施方式的失調(diào)校正方法中，上述邏輯信號包括對各位加權(quán) 并量化后所得到的多位邏輯值。根據(jù)上述失調(diào)校正方法，因為二值的邏輯信號包括對各位加權(quán)并 量化后所得到的多位邏輯值，所以，通過將存儲的該邏輯信號轉(zhuǎn)換成 模擬信號，就能夠直接實施失調(diào)校正。本實施方式的噪聲檢測裝置可以構(gòu)成為上述檢測存儲部由多個 存儲元件構(gòu)成。根據(jù)上述噪聲檢測裝置，當(dāng)多個存儲元件中的任一者所存儲的邏 輯值發(fā)生變化時，就存在發(fā)生噪聲的可能性，所以，能夠靈敏地檢測 噪聲。本實施方式的噪聲檢測裝置可以構(gòu)成為上述檢測存儲部由在初 始化后具有互"異，，的邏輯值的存儲元件對構(gòu)成。根據(jù)上述噪聲檢測裝置，因為構(gòu)成存儲元件對的2個存儲元件存 儲的邏輯值各異，所以，即使2個邏輯值中的任意一個發(fā)生變化，也 能夠?qū)υ肼曔M(jìn)行檢測。
本發(fā)明的上述具體實施方式
只是用于闡述本發(fā)明的技術(shù)內(nèi)容的示 例。本發(fā)明并不限于上述具體實施方式
，不應(yīng)對其進(jìn)行狹義的解釋。 可在本發(fā)明的精神和權(quán)利要求的范圍內(nèi)進(jìn)行各種變更來實施之。
權(quán)利要求
1.一種失調(diào)校正裝置，其特征在于具備運算放大器，該運算放大器的輸入端至少包括非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端；將在上述運算放大器的輸出不反饋給上述非反轉(zhuǎn)輸入端和上述反轉(zhuǎn)輸入端的狀態(tài)下上述非反轉(zhuǎn)輸入端和上述反轉(zhuǎn)輸入端短路時的輸出電壓作為二值的邏輯信號存儲在存儲部中，該邏輯信號在上述輸出電壓相對于基準(zhǔn)值為正值時具有第1邏輯值，在上述輸出電壓相對于基準(zhǔn)值為負(fù)值時具有第2邏輯值，上述基準(zhǔn)值是當(dāng)差動輸入為零時上述運算放大器的理想的輸出電壓；利用在上述存儲部中存儲的上述邏輯信號對上述運算放大器的輸出電壓相對于上述基準(zhǔn)值的失調(diào)進(jìn)行校正。
2. 根據(jù)權(quán)利要求l所述的失調(diào)校正裝置，其特征在于 首先假定上迷邏輯信號的上迷邏輯值，根據(jù)具有該邏輯值的上述邏輯信號對上述失調(diào)進(jìn)行校正，然后，依次反復(fù)實施與其后的上述輸出電壓對應(yīng)的上述邏輯值的確定和所確定的上述邏輯值的上述邏輯信 號對應(yīng)的上述失調(diào)的校正，由此，來實現(xiàn)基于上述邏輯信號的上述失 調(diào)校正。
3. 根據(jù)權(quán)利要求1或2所述的失調(diào)校正裝置，其特征在于 上述邏輯信號包括各位被加權(quán)并量化后所得到的多位邏輯值。
4. 一種失調(diào)校正裝置，其特征在于，具備 運算放大器，其輸入端至少包括非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端；第1開關(guān)元件，用于使上述非反轉(zhuǎn)輸入端和上述反轉(zhuǎn)輸入端之間 短路；第2開關(guān)元件，用于斷開上述非反轉(zhuǎn)輸入端和上述反轉(zhuǎn)輸入端的 任一者與上述運算放大器正常動作時所對應(yīng)的信號輸入端；鎖存部，至少具有一個將上述運算放大器的輸出電壓作為二值的 邏輯信號進(jìn)行鎖存并將該邏輯信號作為第1鎖存信號進(jìn)行輸出的鎖存 電路，其中，上迷邏輯信號在上述輸出電壓相對于基準(zhǔn)值為正值時具 有第1邏輯值，在上述輸出電壓相對于基準(zhǔn)值為負(fù)值時具有第2邏輯 值，上述基準(zhǔn)值是當(dāng)差動輸入為零時上述運算放大器的理想的輸出電 壓；存儲部，依次鎖存并存儲按照時序從上述鎖存部多次輸入的上述第1鎖存信號，并在依次鎖存上述第1鎖存信號時輸出多位第2鎖存信號；控制電路，根據(jù)由上述存儲部輸出的上述第2鎖存信號生成用于 對上述運算放大器的輸出電壓相對于上述基準(zhǔn)值的失調(diào)進(jìn)行校正的失 調(diào)校正用信號，并將該失調(diào)校正用信號輸入上述運算放大器。
5. —種失調(diào)校正裝置，其特征在于，具備 運算放大器，其輸入端至少包括非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端；第1開關(guān)元件，用于使上述非反轉(zhuǎn)輸入端和上述反轉(zhuǎn)輸入端之間 短路；第2開關(guān)元件，用于斷開上述非反轉(zhuǎn)輸入端和上述反轉(zhuǎn)輸入端的 任一者與上述運算放大器正常動作時所對應(yīng)的信號輸入端；存儲部，具有多個將上述運算放大器的輸出電壓作為二值的邏輯 信號進(jìn)行鎖存并將該邏輯信號作為笫1鎖存信號進(jìn)行輸出的鎖存電 路，其中，上述邏輯信號在上述輸出電壓相對于基準(zhǔn)值為正值時具有 第1邏輯值，在上述輸出電壓相對于基準(zhǔn)值為負(fù)值時具有笫2邏輯值， 上述基準(zhǔn)值是當(dāng)差動輸入為零時上述運算放大器的理想的輸出電壓， 上述各鎖存電路可按照獨立設(shè)定的定時進(jìn)行鎖存動作，將實施鎖存動 作之前的上述各鎖存電路的輸出作為已確定為預(yù)定邏輯值的上述第1 鎖存信號，且將上述所有鎖存電路的上述第1鎖存信號作為多位的第2 鎖存信號進(jìn)行輸出；控制電路，根據(jù)由上述存儲部輸出的上述笫2鎖存信號生成用于 對上述運算放大器的輸出電壓相對于上述基準(zhǔn)值的失調(diào)進(jìn)行校正的失 調(diào)校正用信號，并將該失調(diào)校正用信號輸入上述運算放大器。
6. 根據(jù)權(quán)利要求5所述的失調(diào)校正裝置，其特征在于 上述鎖存電路按照時序逐個進(jìn)行鎖存動作。
7. 根據(jù)權(quán)利要求4至6中的任一項所述的失調(diào)校正裝置，其特征 在于在上述鎖存電路對上述運算放大器的輸出電壓進(jìn)行鎖存動作之 前，向上述鎖存電路輸入用于使得上述鎖存電路輸出上述具有第1邏 輯值的第l鎖存信號的電壓。
8. 根據(jù)權(quán)利要求4或5所述的失調(diào)校正裝置，其特征在于上述運算放大器為具有失調(diào)調(diào)整功能端的運算放大器，上述控制 電路向上述失調(diào)調(diào)整功能端輸入上述失調(diào)校正用信號。
9. 根據(jù)權(quán)利要求4或5所述的失調(diào)校正裝置，其特征在于 上述鎖存電路由靜態(tài)電路構(gòu)成。
10. 根據(jù)權(quán)利要求4或5所述的失調(diào)校正裝置，其特征在于 上述控制電路是對上述第2鎖存信號進(jìn)行數(shù)字模擬轉(zhuǎn)換并生成失調(diào)校正用信號的DA轉(zhuǎn)換電路。
11. 根據(jù)權(quán)利要求4或5所述的失調(diào)校正裝置，其特征在于 由控制電路對上述第2鎖存信號的各位實施加權(quán)。
12. 根據(jù)權(quán)利要求1、 4、 5中的任一項所述的失調(diào)校正裝置，其 特征在于上述運算放大器具有相位補(bǔ)償用的電路元件，還具有用于使上述 運算放大器與上述電路元件斷開的開關(guān)元件。
13. 根據(jù)權(quán)利要求1、 4、 5中的任一項所述的失調(diào)校正裝置，其特征在于具有發(fā)生觸發(fā)信號的觸發(fā)信號發(fā)生部，該觸發(fā)信號表示對上述運 算放大器的輸出電壓進(jìn)行失調(diào)校正的定時。
14. 根據(jù)權(quán)利要求13所述的失調(diào)校正裝置，其特征在于 作為上述觸發(fā)信號發(fā)生部，具有發(fā)生作為上述觸發(fā)信號的周期信號的周期發(fā)生裝置；按照由上述周期發(fā)生裝置發(fā)生的上述周期信號的周期的定時對上 述運算放大器的輸出電壓進(jìn)行失調(diào)校正。
15. 根據(jù)權(quán)利要求13所述的失調(diào)校正裝置，其特征在于 作為上述觸發(fā)信號發(fā)生部，具有電源接通檢測裝置，該電源接通檢測裝置用于檢測具備上述失調(diào)校正裝置的裝置的電源電壓的接通； 上述電源接通檢測裝置將表示檢測到上述電源接通的電源接通檢測信號作為上述觸發(fā)信號進(jìn)行輸出；根據(jù)上述電源接通檢測信號的定時對上述運算放大器的輸出電壓 進(jìn)行失調(diào)校正。
16. 根據(jù)權(quán)利要求13所述的失調(diào)校正裝置，其特征在于 作為上述觸發(fā)信號發(fā)生部，具有對所存儲的數(shù)字?jǐn)?shù)據(jù)的干擾噪聲進(jìn)行檢測的噪聲檢測裝置； 上述噪聲檢測裝置將表示檢測到上述噪聲的噪聲檢測信號作為上述觸發(fā)信號進(jìn)行輸出；根據(jù)上述噪聲檢測信號的定時來校正上述運算放大器的輸出電壓 的失調(diào)。
17. 根據(jù)權(quán)利要求16所述的失調(diào)校正裝置，其特征在于 上述噪聲檢測裝置具有存儲用于檢測上述干擾噪聲的邏輯值的檢測存儲部，當(dāng)上述檢測存儲部所存儲的邏輯值由于上述噪聲而發(fā)生變 化時，輸出用于表示判斷為檢測到上述噪聲的判斷信號。
18. 根據(jù)權(quán)利要求17所述的失調(diào)校正裝置，其特征在于設(shè)置有多個上述檢測存儲部。
19. 根據(jù)權(quán)利要求18所述的失調(diào)校正裝置，其特征在于 上述檢測存儲部由存儲元件對構(gòu)成，該存儲元件對在初始化后具有互異的邏輯值。
20. 根據(jù)權(quán)利要求17所述的失調(diào)校正裝置，其特征在于 較之于上迷存儲部，上述檢測存儲部對上述噪聲更為靈敏。
21. 根據(jù)權(quán)利要求13所述的失調(diào)校正裝置，其特征在于 當(dāng)上述運算放大器的輸出電壓的失調(diào)校正完成時，將上述觸發(fā)信號發(fā)生部初始化。
22. 根據(jù)權(quán)利要求1、 4、 5中的任一項所述的失調(diào)校正裝置，其特征在于具有備份存儲裝置，當(dāng)上述運算放大器的輸出電壓的失調(diào)校正完 成時，對上述存儲部所存儲的邏輯值進(jìn)行備份；當(dāng)上述存儲部所存儲的邏輯值由于干擾噪聲而發(fā)生變化時，上述 備份存儲裝置輸出其所存儲的備份數(shù)據(jù)和寫入啟動信號，根據(jù)上述備 份數(shù)據(jù)和上述寫入啟動信號來修正在上述存儲部中存儲的邏輯值。
23. 根據(jù)權(quán)利要求22所述的失調(diào)校正裝置，其特征在于 上述備份存儲裝置具有多個備份存儲元件，當(dāng)上述備份存儲元件中的任一者所存儲的邏輯值由于上述噪聲而 發(fā)生變化時，根據(jù)上述存儲部所存儲的邏輯值來修正上述備份存儲元 件所存儲的邏輯值。
24. 根據(jù)權(quán)利要求22所述的失調(diào)校正裝置，其特征在于當(dāng)上述備份存儲元件所存儲的邏輯值和上述存儲部所存儲的邏輯 值均由于上述噪聲而發(fā)生變化時，上述備份存儲裝置發(fā)生表示對上述 運算放大器的輸出電壓進(jìn)行失調(diào)校正的定時的觸發(fā)信號。
25. 根據(jù)權(quán)利要求1、 4、 5中的任一項所述的失調(diào)校正裝置，其 特征在于根據(jù)從外部輸入的信號對上述運算放大器的輸出電壓進(jìn)行失調(diào)校正。
26. —種半導(dǎo)體裝置，其特征在于 具有權(quán)利要求l、 4、 5中的任一項所述的失調(diào)校正裝置。
27. —種顯示裝置，其特征在于具有權(quán)利要求26所述的半導(dǎo)體裝置作為顯示驅(qū)動裝置。
28. —種半導(dǎo)體裝置，具有多個分別獨立地向顯示面板提供輸出 電壓的運算放大器，其特征在于，具有失調(diào)生成部，在上述運算放大器的輸出不反饋給非反轉(zhuǎn)輸入端和路，從而生成上iT運算放大器的輸出電壓相對于基準(zhǔn)值的失調(diào)，，其中:上述基準(zhǔn)值是當(dāng)差動輸入為零時上述運算放大器的理想輸出電壓；存儲部，將上述失調(diào)生成部生成的上述失調(diào)作為多位二值的邏輯信號進(jìn)行存儲，其中，該邏輯信號在上述輸出電壓相對于上述基準(zhǔn)值為正值時具有第1邏輯值，在上述輸出電壓相對于上述基準(zhǔn)值為負(fù)值時具有第2邏輯值；失調(diào)生成控制部，在上述顯示面板的電源接通時、或者上述半導(dǎo)體裝置動作時或者其他與上述半導(dǎo)體裝置具有同等功能的半導(dǎo)體裝置動作時，對于上述失調(diào)生成部，觸發(fā)生成上述失調(diào)。
29. —種顯示裝置，包括具備多個分別獨立地向顯示面板提供輸 出電壓的運算放大器的半導(dǎo)體裝置，其特征在于，上述半導(dǎo)體裝置具 有失調(diào)生成部，在上述運算放大器的輸出不反饋給非反轉(zhuǎn)輸入端和路，從而生成上iT運算放大器的輸出電壓相對于基準(zhǔn)值的失調(diào)，、其中:上述基準(zhǔn)值是當(dāng)差動輸入為零時上述運算放大器的理想輸出電壓；存儲部，將上述失調(diào)生成部生成的上述失調(diào)作為多位二值的邏輯 信號進(jìn)行存儲，其中，該邏輯信號在上述輸出電壓相對于上述基準(zhǔn)值為正值時具有第1邏輯值，在上述輸出電壓相對于上述基準(zhǔn)值為負(fù)值時具有笫2邏輯值；失調(diào)生成控制部，在上述顯示面板的電源接通時、或者上述半導(dǎo) 體裝置動作時或者其他與上述半導(dǎo)體裝置具有同等功能的半導(dǎo)體裝置 動作時，對于上述失調(diào)生成部，觸發(fā)生成上述失調(diào)。
30. —種失調(diào)校正方法，其特征在于將在運算放大器的輸出不反饋給非反轉(zhuǎn)輸入端和反轉(zhuǎn)輸入端的狀 態(tài)下上述非反轉(zhuǎn)輸入端和上述反轉(zhuǎn)輸入端短路時的輸出電壓存儲為二 值的邏輯信號，其中，上述運算放大器的輸入端至少包括上述非反轉(zhuǎn) 輸入端和上述反轉(zhuǎn)輸入端，上述邏輯信號在上述輸出電壓相對于基準(zhǔn) 值為正值時具有第1邏輯值，在上述輸出電壓相對于基準(zhǔn)值為負(fù)值時 具有笫2邏輯值，上述基準(zhǔn)值是當(dāng)差動輸入為零時上述運算放大器的 理想輸出電壓；根據(jù)所存儲的上述邏輯信號對上述運算放大器的輸出電壓相對于 上述基準(zhǔn)值的失調(diào)進(jìn)行校正。
31. 根據(jù)權(quán)利要求30所述的失調(diào)校正方法，其特征在于 上述邏輯信號包括對各位加權(quán)并量化后所得到的多位邏輯值。
32. —種噪聲檢測方法，其特征在于存儲用于檢測干擾噪聲的邏輯值，當(dāng)上述噪聲導(dǎo)致所存儲的上述 邏輯值發(fā)生變化時，判斷為檢測到上述噪聲。
33. —種噪聲檢測裝置，其特征在于具有檢測存儲部，該檢測存儲部存儲用于檢測千擾噪聲的邏輯 值，當(dāng)上述噪聲導(dǎo)致所存儲的上述邏輯值發(fā)生變化時，輸出用于表示 判斷為檢測到上述噪聲的判斷信號。
34. 根據(jù)權(quán)利要求33所述的噪聲檢測裝置，其特征在于 上述檢測存儲部由多個存儲元件構(gòu)成。
35. 根據(jù)權(quán)利要求34所述的檢測噪聲檢測裝置，其特征在于 上述檢測存儲部由初始化后具有互異的邏輯值的存儲元件對構(gòu)成。
36. —種半導(dǎo)體裝置，其特征在于具有權(quán)利要求33至35中的任一項所述的噪聲檢測裝置。
37. —種顯示裝置，其特征在于具有權(quán)利要求36所述的半導(dǎo)體裝置作為顯示驅(qū)動裝置。
38. —種半導(dǎo)體裝置，具有多個分別獨立地向顯示面板提供輸出 電壓的運算放大器，其特征在于，包括上述各運算放大器；存儲部，存儲上述各運算放大器的輸出電壓的失調(diào)； 失調(diào)生成部，生成要在存儲部中存儲的上述失調(diào)； 失調(diào)生成控制部，在上述顯示面板的電源接通時、或者上述半導(dǎo)體裝置動作時或者其他與上述半導(dǎo)體裝置具有同等功能的半導(dǎo)體裝置動作時，對于上述失調(diào)生成部，觸發(fā)生成上述失調(diào)。
39. —種顯示裝置，包括具備多個分別獨立地向顯示面板提供輸 出電壓的運算放大器的半導(dǎo)體裝置，其特征在于，上述半導(dǎo)體裝置具 有上述各運算放大器；存儲部，存儲上述各運算放大器的輸出電壓的失調(diào)； 失調(diào)生成部，生成要在存儲部中存儲的上述失調(diào)； 失調(diào)生成控制部，在上述顯示面板的電源接通時、或者上述半導(dǎo)體裝置動作時或者其他與上述半導(dǎo)體裝置具有同等功能的半導(dǎo)體裝置動作時，對于上述失調(diào)生成部，觸發(fā)生成上述失調(diào)。
全文摘要
本發(fā)明提供一種失調(diào)校正裝置。在運算放大器電路(1)中，閉合開關(guān)元件(S1)、斷開開關(guān)元件(S2)。鎖存電路(DL)鎖存運算放大器(1a)的輸出電壓，并輸出與該輸出電壓對應(yīng)的(Q)輸出，控制電路(2a)向運算放大器(1a)的失調(diào)調(diào)整輸入端(OR)輸入失調(diào)校正用信號(s1)，由此，對上述輸出電壓進(jìn)行失調(diào)校正。鎖存電路(DL)進(jìn)一步鎖存失調(diào)校正后的輸出電壓，對失調(diào)校正用信號(s1)進(jìn)行微調(diào)以校正殘留的失調(diào)。這樣，根據(jù)已進(jìn)行的鎖存次數(shù)來實施加權(quán)，并對運算放大器(1a)的輸出電壓的失調(diào)進(jìn)行量化，從而得到二值的邏輯信號，在控制電路(2a)中存儲該邏輯信號。由此，能夠?qū)崿F(xiàn)一種無需進(jìn)行頻繁的更新、以較小的電路規(guī)模吸收失調(diào)差異并進(jìn)行失調(diào)校正的失調(diào)校正裝置。
文檔編號G09G3/36GK101119105SQ200710139919
公開日2008年2月6日 申請日期2007年8月3日 優(yōu)先權(quán)日2006年8月4日
發(fā)明者中井貴浩, 中原道弘, 中尾友昭, 南口哲也, 藤野宏晃 申請人:夏普株式會社