專利名稱：串行外圍接口電路及具有串行外圍接口電路的顯示器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種串行外圍接口電路以及采用此串行外圍接口電路的顯 示器。
背景技術(shù)：
近年來，液晶顯示器的應用越來越廣泛，許多消費類電子產(chǎn)品，比如手 機、計算機屏幕均采用了液晶顯示器作為顯示的設備。通常，液晶顯示器包 括液晶顯示面板，用于驅(qū)動此液晶顯示面板的驅(qū)動電路，及用于存儲此液晶 顯示面板初始化數(shù)據(jù)的存儲裝置。此驅(qū)動電路和存儲裝置之間的數(shù)據(jù)傳輸主
要采用串行外圍接口 ( Serial Peripheral Interface,底下筒稱SPI),其允許在 驅(qū)動電路(主裝置)和存儲裝置(從裝置)之間進行串行數(shù)據(jù)交換。
傳統(tǒng)上，前述的串行外圍接口主要分為三端口串行外圍接口和四端口串 行外圍接口 。
圖1是已知用于液晶顯示器的四端口串行外圍接口電路的結(jié)構(gòu)示意圖。 此四端口串行外圍接口電路ioo包括液晶面板驅(qū)動電路IIO及串行存儲裝置 120(在此以串行快閃存儲器為例說明)。此液晶面板驅(qū)動電路110包括微處理 器(MCU)130。此微處理器130及串行存儲裝置120分別包括用于傳輸芯片 使能信號CE (Chip Enable)的芯片使能端131與121,用于傳輸串行時鐘信 號SCK的串行時鐘端132與122,用于輸入數(shù)椐信號SI ( Serial Data In,如 圖的SI)的數(shù)據(jù)輸入端133與123，及用于輸出數(shù)據(jù)信號SO( Serial Data Out, 如圖的SO)的數(shù)據(jù)輸出端134與124。而微處理器130為四端口串行外圍接 口電路100的主裝置，串行存儲裝置120為四端口串行外圍接口電路100的 從裝置。
請一并參閱圖2，為圖1所示的四端口串行外圍接口電路IOO在主裝置 讀取周期(Master Read Cycle)中的時序控制示意圖。數(shù)據(jù)傳輸開始前，此微 處理器130的芯片使能端131輸出低電位的芯片使能信號CE(如圖示的反相 芯片使能信號CE弁為高電位)至此串行存儲裝置120的芯片使能端121，使此串行存儲裝置120的數(shù)據(jù)輸出端124被設為高阻抗(Highlmpedance)。數(shù)據(jù) 傳輸開始時，此微處理器130的芯片使能端131輸出高電位的芯片使能信號 CE(如圖示的反相芯片使能信號CE弁為低電位)至此串行存儲裝置120的芯 片使能端121,告知串行存儲裝置120通信開始。
然后此微處理器130由其串行時鐘端132輸出八個時鐘SCK至此串行 存儲裝置120的串行時鐘端122,并且由其數(shù)據(jù)輸入端134在這八個時鐘內(nèi) 傳送讀取指令(Readlnstruction)至串行存儲裝置120的數(shù)據(jù)輸出端123,以便 告知串行存儲裝置120,此為數(shù)據(jù)讀取周期(ReadCycle)。當在第八個時鐘的 下降沿(Clock Falling Edge)時，此串行存儲裝置120將其數(shù)據(jù)輸出端124設 為正常輸出狀態(tài)，然后根據(jù)接收的時鐘由其數(shù)據(jù)輸出端124輸出數(shù)據(jù)到微處 理器130。當數(shù)據(jù)傳輸結(jié)束后，此微處理器130的芯片使能端13重新輸出 低電位的芯片使能信號CE(如圖示的反相芯片使能信號CE #為高電位)至此 串行存儲裝置120的芯片使能端121,使此串行存儲裝置120的數(shù)據(jù)輸出端 124設為高阻抗。
請一并參閱圖3，為圖1所示的四端口串行外圍接口電路100的主裝置 寫入周期(Master Write Cycle)中的時序控制示意圖。數(shù)據(jù)傳輸開始時，微處 理器130的芯片使能端131輸出高電位的芯片使能信號CE(如圖示的反相芯 片使能信號CE弁為低電位)至此串行存儲裝置120的芯片使能端121，告知 串行存儲裝置120開始傳輸。然后微處理器130由其串行時鐘端132輸出八 個時鐘SCK至此串行存儲裝置120的串行時鐘端122，并且由其數(shù)據(jù)輸入端 134在這八個時鐘內(nèi)傳送寫入指令(Write Instruction)至串行存儲裝置120的 數(shù)據(jù)輸出端123,以便告知串行存儲裝置120，此次通信為數(shù)據(jù)寫入周期 (Write Cycle)。
當在第八個時鐘的下降沿(Clock Falling Edge)時,微處理器130根據(jù)時 鐘SCK,由其數(shù)據(jù)輸出端123輸出數(shù)據(jù)至串行存儲裝置120。當數(shù)據(jù)傳輸結(jié) 束后，微處理器130的芯片使能端131重新輸出低電位的芯片使能信號 CE(如圖示的反相芯片使能信號CE弁為高電位)至串行存儲裝置120的芯片 使能端124。在數(shù)據(jù)寫入周期，此串行存儲裝置120的數(shù)據(jù)輸出端123始終 維持高阻抗。
圖4是已知用于液晶顯示器的三端口串行外圍接口電路的結(jié)構(gòu)示意圖。 此三端口串行外圍接口電路200包括液晶面板驅(qū)動電路210及串行存儲裝置220。此液晶面板驅(qū)動電路210包括微處理器230。此微處理器230及串行存 儲裝置220分別包括用于傳輸芯片使能信號的芯片使能端231與22，用于 傳輸串行時鐘信號SCK的串行時鐘端232與222，以及用于輸入/輸出數(shù)據(jù) 信號SI/SO ( Serial data in/out)的數(shù)據(jù)輸出/輸出端233與223。微處理器230 為三端口串行外圍接口電路200的主裝置，串行存儲裝置220為三端口串行 外圍接口電路200的從裝置。
請一并參閱圖5,為圖4所示的三端口串行外圍接口電路200的SPI主 裝置讀取周期(Master Read Cycle)中的時序控制示意圖。數(shù)據(jù)傳輸開始時， 微處理器230的芯片使能端231輸出高電位的芯片使能信號CE(如圖示的反 相芯片使能信號CE弁為低電位)至此串行存儲裝置220.的芯片使能端221， 告知串行存儲裝置220開始傳輸。然后，微處理器230由其串行時鐘端232 輸出八個時鐘SCK至此串行存儲裝置220的串行時鐘端232,并且由其數(shù)據(jù) 輸入/輸出端233在這八個時鐘內(nèi)傳送讀取指令(Read Instmction)至此串行存 儲裝置220的數(shù)據(jù)輸入/輸出端223告知串行存儲裝置220此次通信為數(shù)據(jù)讀 取周期(Read Cycle)。當在第八個時鐘的下降沿時，串行存儲裝置120根據(jù) 接收的時鐘，由其數(shù)據(jù)輸入/輸出端223輸出數(shù)據(jù)至微處理器230。當數(shù)據(jù)傳 輸結(jié)束后，微處理器230的芯片使能端231重新輸出低電位的芯片使能信號 CE(如圖示的反相芯片使能信號CE弁為高電位)至串行存儲裝置220的芯片 使能端221,而后串行存儲裝置220的數(shù)據(jù)輸入/輸出端233恢復維持在高阻 抗狀態(tài)。
請一并參閱圖6,為圖4所示的三端口串行外圍接口電路200的SPI主 裝置寫入周期(Master Write Cycle)中的時序控制示意圖。數(shù)據(jù)傳輸開始時， 微處理器230的芯片使能端231輸出高電位的芯片使能信號CE(如圖示的反 相芯片使能信號CE并為低電位)至串行存儲裝置220的芯片使能端221,告 知串行存儲裝置220開始傳輸。然后，微處理器230由其串行時鐘端232輸 出八個時鐘SCK至串行存儲裝置220的串行時鐘端222,并且由其數(shù)據(jù)輸入 /輸出端233輸出寫入指令(Write Instmction)至串行存儲裝置220的數(shù)據(jù)輸入 /輸出端223,告知串行存儲裝置220此次傳輸為數(shù)據(jù)寫入周期。當?shù)降诎藗€ 時鐘的下降沿(Clock Falling Edge)時，微處理器230根據(jù)時鐘由其數(shù)據(jù)輸入/ 輸出端223輸出數(shù)據(jù)至串行存儲裝置220。當數(shù)據(jù)傳輸結(jié)束后，微處理器230 的芯片使能端231重新輸出低電位的芯片使能信號CE(如圖示的反相芯片使能信號CE并為高電位)至串行存儲裝置220的芯片使能端221。而后數(shù)據(jù)輸 入/輸出端233恢復維持在高阻抗狀態(tài)。
由于已知技術(shù)中的液晶顯示器存在上述兩種不相容的串行外圍接口電 路100與200，使得分別具有三端口串行外圍接口及四端口串行外圍接口的 存儲裝置相互不能替換使用，不利于降低液晶顯示器的設計及制造成本。

發(fā)明內(nèi)容
本發(fā)明提供一種相容特性較好的串行外圍接口電路及顯示器裝置，可使 用單一輸出端口同時用以作為串行外圍接口的數(shù)據(jù)輸入與輸出接口連接端 口 ，并且與串行外圍接口 ( Serial Peripheral Interface,底下簡稱SPI)規(guī)格相
本發(fā)明所提出的串行外圍接口電路，包括主裝置與從裝置。此主裝置包 括第一芯片使能端、第一串行時鐘端，及數(shù)據(jù)輸入及輸出共用端，而從裝置 包括第二芯片使能端電連接至該主裝置的該第一芯片使能端、第二串行時鐘 端電連接至該主裝置的該第 一 串行時鐘端、數(shù)據(jù)輸入端及數(shù)據(jù)輸出端同時電 連接至該主裝置的該輸入及輸出共用端。當主裝置傳送一讀取指令到從裝置 后，主裝置設定為讀取狀態(tài)，而從裝置則從數(shù)據(jù)輸出端輸出對應于讀取指令 的數(shù)據(jù)到主裝置。當主裝置傳送一寫入指令到從裝置后，主裝置設定為寫入 狀態(tài)，而主裝置經(jīng)過從裝置的數(shù)據(jù)輸入端將對應于寫入指令的數(shù)據(jù)傳送到從 裝置進行存儲。
在上述串行外圍接口電路中，從裝置為串行存儲裝置，在一實施例中， 為串行快閃存儲器裝置(Serial Flash Memory Device)。
在上述串行外圍接口電路中，主裝置為具有三端口串行外圍接口 ，而從 裝置具有四端口串行外圍接口。
在上述串行外圍接口電^各中，其中在從裝置內(nèi)部包括多個緩沖存儲器， 其中這些緩沖存儲器至少包括一第一緩沖存儲器，用以單向接收并暫存數(shù)據(jù) 輸入端所傳送的數(shù)據(jù)，以及一第二緩沖存儲器，用以單向暫存并輸出欲從數(shù) 據(jù)輸出端所輸出的數(shù)據(jù)。
在上述串行外圍接口電路中，其中主裝置包括多個緩沖存儲器，其中這 些緩沖存儲器至少包括一第一緩沖存儲器與一第二緩沖存儲器，此第一緩沖 存儲器與第二緩沖存儲器皆電連接到數(shù)據(jù)輸入及輸出共用端。在一 實施例中，當主裝置設定為讀取狀態(tài)時，第一緩沖存儲器單向接收并暫存來自從裝 置并經(jīng)由數(shù)據(jù)輸入及輸出共用端所傳來的數(shù)據(jù)，而第二緩沖存儲器則處于非 使能狀態(tài)。在另一實施例中，當主裝置設定為寫入狀態(tài)時，第二緩沖存儲器 單向傳送數(shù)據(jù)，以經(jīng)由數(shù)據(jù)輸入及輸出共用端至從裝置。
本發(fā)明所提出的顯示器裝置，包括顯示面板、驅(qū)動電路與串行存儲裝置。 驅(qū)動電路耦接至顯示面板，用以接收顯示數(shù)據(jù)信號，并將顯示數(shù)據(jù)傳送到顯 示面板。此驅(qū)動電路包含有一第一串行外圍接口與一串行存儲裝置。此第一 串行外圍接口包含第一芯片使能端、第一串行時鐘端、以及數(shù)據(jù)輸入及輸出 共用端。串行存儲裝置具有一第二串行外圍接口。此第二串行外圍接口包含 一第二芯片使能端，電連接至第一芯片使能端、 一第二串行時鐘端電連接至 第一串行時鐘端、數(shù)據(jù)輸入端電連接至數(shù)據(jù)輸入及輸出共用端、以及數(shù)據(jù)輸 出端，電連接至數(shù)據(jù)輸入及輸出共用端。當驅(qū)動電路傳送一讀取指令到串行 存儲裝置后，驅(qū)動電路設定為讀取狀態(tài)，而串行存儲裝置則從數(shù)據(jù)輸出端輸 出對應于讀取指令的數(shù)據(jù)到驅(qū)動電路。當驅(qū)動電路傳送寫入指令到串行存儲 裝置后，驅(qū)動電路設定為寫入狀態(tài)，而驅(qū)動電路經(jīng)過串行存儲裝置的數(shù)據(jù)輸 入端將對應于寫入指令的數(shù)據(jù)傳送到串行存儲裝置存儲。
其中，上述驅(qū)動電路用以接收顯示數(shù)據(jù)信號，并傳送到顯示面板。此驅(qū) 動電路具有三端口信號傳輸端的串行外圍接口 ，其中上述三端口信號傳輸端 包括第一芯片使能端、第一串行時鐘端，及數(shù)據(jù)輸入及輸出共用端。而串行 存儲裝置具有四端口輸入輸出端的串行外圍接口 ，其中所述的四端口信號傳 輸端包括第二芯片使能端、第二串行時鐘端、數(shù)據(jù)輸入端及數(shù)據(jù)輸出端。此 驅(qū)動電路與串行存儲裝置相連接，包括第一芯片使能端與第二芯片使能端對 應電連接、第一串行時鐘端與第二串行時鐘端對應電連接、以及輸入及輸出 共用端同時與數(shù)據(jù)輸入端與數(shù)據(jù)輸出端電連接。
當驅(qū)動電路傳送讀取指令到串行存儲裝置后，驅(qū)動電路設定為讀取狀 態(tài)，而串行存儲裝置則從數(shù)據(jù)輸出端輸出對應于讀取指令的數(shù)據(jù)到驅(qū)動電 路。當驅(qū)動電路傳送寫入指令到串行存儲裝置后，驅(qū)動電路設定為寫入狀態(tài)， 而驅(qū)動電路經(jīng)過串行存儲裝置的數(shù)據(jù)輸入端將對應于寫入指令的數(shù)據(jù)傳送 到串行存儲裝置存儲。
在上述串行外圍接口電路中，所述串行存儲裝置，在一實施例中，為串
行快閃存儲器裝置(Serial Flash Memory Device)。上述的顯示器裝置，其中串行存儲裝置內(nèi)部包括多個緩沖存儲器，其中 至少包括一緩沖存儲器用以單向接收并暫存數(shù)據(jù)輸入端所傳送的數(shù)據(jù)，另一 緩沖存儲器用以單向暫存并輸出欲從數(shù)據(jù)輸出端所輸出的數(shù)據(jù)。
上述的顯示器裝置，其中驅(qū)動電路包括多個緩沖存儲器，其中這些緩沖 存儲器至少包括一第一緩沖存儲器與一第二緩沖存儲器，此第一緩沖存儲器 與第二緩沖存儲器皆電連接到數(shù)據(jù)輸入及輸出共用端。在一實施例中，當?shù)?br> 一串行外圍接口設定為讀取狀態(tài)時，第一緩沖存儲器單向接收并暫存來自第 二串行外圍接口并經(jīng)由數(shù)據(jù)輸入及輸出共用端所傳來的數(shù)據(jù)，而第二緩沖存 儲器則處于非使能狀態(tài)。在另一實施例中，當?shù)谝淮型鈬涌谠O定為寫入 狀態(tài)時，第二緩沖存儲器單向傳送數(shù)據(jù)，以經(jīng)由數(shù)據(jù)輸入及輸出共用端至第 二串行外圍接口。
在上述串行外圍接口電路中，其中在第二串行外圍接口內(nèi)部包括多個緩 沖存儲器，其中這些緩沖存儲器至少包括一第一緩沖存儲器，用以單向接收 并暫存數(shù)據(jù)輸入端所傳送的數(shù)據(jù)，以及一第二緩沖存儲器，用以單向暫存并 輸出欲從數(shù)據(jù)輸出端所輸出的數(shù)據(jù)。
本發(fā)明所提供的串行外圍接口電路可使具有三端口串行外圍接口的液 晶面板驅(qū)動電路讀取具有四端口串行外圍接口的串行存儲裝置，使得此串行 外圍接口電路具有較佳的相容特性。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉優(yōu) 選實施例，并配合附圖，作詳細說明如下。


圖1繪示已知用于液晶顯示器的四端口串行外圍接口電路的結(jié)構(gòu)示意圖。
圖2繪示圖1所示的四端口串行外圍接口電路的數(shù)據(jù)讀耳又時序控制圖。
圖3繪示圖1所示的四端口串行外圍接口電路的數(shù)據(jù)寫入時序控制圖。 圖4繪示已知用于液晶顯示器的三端口串行外圍接口電路的結(jié)構(gòu)示意圖。
圖5繪示圖4所示的三端口串行外圍接口電路的數(shù)據(jù)讀取時序控制圖。 圖6繪示圖4所示的三端口串行外圍接口電路的數(shù)據(jù)寫入時序控制圖。 圖7繪示本發(fā)明一優(yōu)選實施方式的串行外圍接口電路的結(jié)構(gòu)示意圖。圖8繪示圖7所示的外圍接口電路中的微處理器及串行存儲裝置的內(nèi)部
電路結(jié)構(gòu)示意圖。
圖9繪示圖7所示的串行外圍接口電路的數(shù)據(jù)讀取時序控制圖。
圖IO繪示圖7所示的外圍接口電路在數(shù)據(jù)寫入取時的電信號傳輸示意
圖ll繪示圖7所示的外圍接口電路在數(shù)據(jù)讀取時的電信號傳輸示意圖 圖12繪示圖7所示的串行外圍接口電路的數(shù)據(jù)寫入時序控制圖。 圖13繪示本發(fā)明一優(yōu)選實施方式的液晶顯示裝置的結(jié)構(gòu)示意圖。主要元件符號說明
100、 200、 300:串行外圍接口電路 310:液晶面纟反驅(qū)動電^各 320:串行存儲裝置 330:微處理器
331、 121、 221、 321:
332、 122、 222、 322: 323:數(shù)據(jù)輸入端 數(shù)據(jù)輸出端 數(shù)據(jù)輸入/輸出端
110、 210 120、 220
130、 230
131、 231
132、 232 123、 133
124、 134、 324: 233、 223、 333:
芯片使能端 串行時鐘端
具體實施例方式
圖7所示為本發(fā)明的優(yōu)選實施方式的串行外圍接口電路的結(jié)構(gòu)示意圖。 此串行外圍接口電路300包括驅(qū)動電路310及串行存儲裝置320。在此驅(qū)動 電路310以液晶顯示面板(Liquid Crystal Display, LCD)為例說明，但不以此 為限。而此串行存儲裝置320在此以串行快閃存儲器(Serial Flash Memory ) 為例il明。
驅(qū)動電路310包括微處理器330。此微處理器330為具有三端口串行外 圍接口的主裝置(Master Device),包括用于傳輸芯片使能信號CE的芯片使能 端331,用于傳輸串行時鐘信號SCK的串行時鐘端332,及用于輸出及輸出 數(shù)據(jù)信號SI(SignalInput)與SO(Signal Output)的數(shù)據(jù)輸入/輸出端333。
串行存儲裝置320為具有四端口串行外圍接口的從裝置(Slave Device), 包括用于傳輸芯片使能信號CE的芯片使能端321,用于傳輸串行時鐘信號SCK的串行時鐘端322,用于輸出數(shù)據(jù)信號SO的數(shù)據(jù)輸出端323，以及用 于輸入數(shù)據(jù)信號SI的數(shù)據(jù)輸入端324。如圖7所示，微處理器330及串行存 儲裝置320的芯片使能端331與321相互電連接，串行時鐘端332與322相 互電連接；而串行存儲裝置320的數(shù)據(jù)輸入端323及數(shù)據(jù)輸出端324均電連 接至微處理器330的數(shù)據(jù)輸入/輸出端333。
請一并參閱圖8,圖8為微處理器330及串行存儲裝置320的內(nèi)部電路 結(jié)構(gòu)示意圖。其中，串行存儲裝置320內(nèi)部包括四個緩沖存儲器(Buffer),包 括三個相同傳輸方向的緩沖存儲器325與另一傳輸方向的緩沖存儲器326。 串行存儲裝置320的芯片使能端321、串行時鐘端322及數(shù)據(jù)輸入端324接 收的信號分別通過緩沖存儲器單向傳輸至其內(nèi)部電路，如數(shù)據(jù)輸入端324所 連接的緩沖存儲器325。串行存儲裝置320的內(nèi)部信號則是通過緩沖存儲器 326單向傳輸至數(shù)據(jù)輸出端323。
微處理器330亦包括四個緩沖存儲器，其中三個相同傳輸方向的緩沖存 儲器(例如緩沖存儲器334),與另一傳輸方向的緩沖存儲器335。通過不同的 緩沖存儲器334,微處理器330可將其內(nèi)部信號分別單向傳輸至芯片使能端 331、串行時鐘端332與數(shù)據(jù)輸入/輸出端333。而由微處理器330的數(shù)據(jù)輸 入/輸出端333所接收的信號則通過緩沖存儲器335單向傳輸?shù)狡鋬?nèi)部電路。
此外，連接到數(shù)據(jù)輸入/輸出端333的緩沖存儲器334則由控制信號336 所控制，以控制數(shù)據(jù)傳輸?shù)姆较颍焕?，當控制信?36為高電位時，此緩 沖存儲器334正常工作，以將數(shù)據(jù)傳輸出去；而當控制信號336為低電位時， 連接到數(shù)據(jù)輸入/輸出端333的緩沖存儲器334停止工作，且維持在高阻抗狀 態(tài)，此時便由緩沖存儲器335來進行數(shù)據(jù)接收的工作。
請參考圖9,圖9為圖7所示的串行外圍接口電路300在SPI主裝置讀 取周期(Master Read Cycle)中的時序控制示意圖。在開始傳輸數(shù)據(jù)前，微處 理器330的芯片使能端331所輸出芯片使能信號CE為低電位(如圖示的反相 芯片使能信號CE弁為高電位)，并傳送到串行存儲裝置320的芯片使能端 321,使串行存儲裝置320的數(shù)據(jù)輸出端323被設為高阻抗。
在數(shù)據(jù)開始傳輸時，微處理器330的芯片使能信號CE轉(zhuǎn)為高電位，而 芯片使能端331所輸出的反相芯片使能信號CE弁則轉(zhuǎn)為低電位，并傳送到 串行存儲裝置320的芯片使能端321,告知串行存儲裝置320即將開始進行 傳輸。然后，微處理器330由串行時鐘端332輸出八個時鐘SCK至串行存儲裝置320的串行時鐘端322。同時，將控制信號336轉(zhuǎn)為高電位，使緩沖 存儲器334正常工作，并且在此八個時鐘內(nèi)輸出讀取指令(Read Instruction). 此讀取指令經(jīng)由微處理器330的數(shù)據(jù)輸入/輸出端333傳輸至串行存儲裝置 320的數(shù)據(jù)輸入端324，以告知串行存儲裝置320此次通信為數(shù)據(jù)讀取周期。
當串行存儲裝置320接收到第八個時鐘的下降沿(FallingEdge)時，串行 存儲裝置320將其數(shù)據(jù)輸出端323設為正常輸出狀態(tài)，然后根據(jù)時鐘SCK, 由其數(shù)據(jù)輸出端323輸出數(shù)據(jù)至微處理器330的數(shù)據(jù)輸入/輸出端333。此Q于， 控制信號336轉(zhuǎn)為4氐電位，受其控制的緩沖存儲器334則停止工作并呈現(xiàn)高 阻抗。如圖所示，此控制信號336用以控制數(shù)據(jù)傳輸?shù)姆较?DataDirect)。此 時，微處理器330的數(shù)據(jù)輸入/輸出端333經(jīng)由緩沖存儲器335傳輸至微處理 器330的內(nèi)部電路。
當數(shù)據(jù)傳輸結(jié)束后，微處理器330的芯片使能信號CE轉(zhuǎn)為低電位，而 芯片使能端331所輸出的反相芯片使能信號CE弁則轉(zhuǎn)為高電位，使串行存 儲裝置320的數(shù)據(jù)輸出端323被設為高阻抗，停止數(shù)據(jù)的輸出。
請一并參閱圖10,圖IO為圖7所示的串行外圍接口電路300的讀出數(shù) 據(jù)方向示意圖。從串行存儲裝置320的數(shù)據(jù)輸出端323輸出，對應于微處理 器330讀取指令所讀取到的數(shù)據(jù)，經(jīng)由傳輸路徑340傳送到微處理器330的 數(shù)據(jù)輸入/輸出端333,并經(jīng)由緩沖存儲器335傳輸至微處理器330的內(nèi)部電 路。
請參考圖11,為圖7所示的串行外圍接口電路300的SPI主裝置寫入周 期(Master Write Cycle)中的時序控制示意圖。數(shù)據(jù)開始傳輸時，微處理器330 的芯片使能信號CE轉(zhuǎn)為高電位，而芯片使能端331所輸出的反相芯片使能 信號CE弁則轉(zhuǎn)為低電位，并傳送到串行存儲裝置320的芯片使能端321,告 知串行存儲裝置320開始傳輸。
然后，微處理器330由串行時鐘端332輸出八個時鐘SCK至串行存儲 裝置320的串行時鐘端322。同時，將控制信號336轉(zhuǎn)為高電位，使緩沖存 儲器334正常工作，并且在此八個時鐘內(nèi)輸出寫入指令(Write Instmction)。 此寫入指令經(jīng)由微處理器330的數(shù)據(jù)輸入/輸出端333傳輸至串行存儲裝置 320的數(shù)據(jù)輸入端324,以告知串行存儲裝置320此次通信為數(shù)據(jù)寫入周期.,
當串行存儲裝置320接收到第八個時鐘的下降沿(Clock Falling Edge)時， 串行存儲裝置320將其數(shù)據(jù)輸出端324設為正常輸入狀態(tài)，而控制信號336仍維持在高電位，使緩沖存儲器334正常工作。然后根據(jù)時鐘SCK,將讀取 的數(shù)據(jù)從數(shù)據(jù)輸入端324,將數(shù)據(jù)傳送到串行存儲裝置320內(nèi)部以便存儲。
在上述傳送指令或是傳送數(shù)據(jù)到串行存儲裝置320時，微處理器330內(nèi) 的緩沖存儲器334與串行存儲裝置320的緩沖存儲器326都是維持高阻抗而 未被使能運作。
當數(shù)據(jù)傳輸結(jié)束后，微處理器330的芯片使能信號CE轉(zhuǎn)為低電位，而 芯片使能端331所輸出的反相芯片使能信號CE #則轉(zhuǎn)為高電位，使串行存 儲裝置320的數(shù)據(jù)輸入端324被設為高阻抗。
請一并參閱圖12,為圖7所示的串行外圍接口電路300的寫入數(shù)據(jù)方向 示意圖。從微處理器330的數(shù)據(jù)輸入/輸出端333，將數(shù)據(jù)經(jīng)由傳輸路徑350 傳送到串行存儲裝置320的數(shù)據(jù)輸入端323,并傳到串行存儲裝置320內(nèi)部 對應于寫入指令的位置加以存儲。
上述串行外圍接口電路300可與液晶顯示面板結(jié)合而構(gòu)成液晶顯示裝 置。如圖13所示，串行外圍接口電路300設置在液晶顯示面板400上，且 串行外圍接口電路300與顯示面板400電性連接。其中，此液晶面板驅(qū)動電 路310用于接收外部電路輸入的圖像信號，然后根據(jù)此圖像序號產(chǎn)生灰階電 壓以驅(qū)動此液晶顯示面板400顯示圖像。此串行存儲裝置320用于存儲此液 晶顯示面板400的相關(guān)初始化數(shù)據(jù)。
本發(fā)明提供的串行外圍接口電路可使具有三端口串行外圍接口的液晶 面板驅(qū)動電路讀取具有四端口串行外圍接口的串行存儲裝置，使得此串行外 圍接口電路的兼容性較好。.
本發(fā)明的其替代實施方式中，此串行外圍接口電路300還可以用于其他 采用串行存儲裝置的電子設備，如手機，掌上計算機等。
雖然本發(fā)明已以優(yōu)選實施例公開如上，然其并非用以限定本發(fā)明，本領(lǐng) 域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾， 因此本發(fā)明的保護范圍當視所附權(quán)利要求書所界定者為準。
權(quán)利要求
1.一種串行外圍接口電路，其包括一主裝置，其包括一第一芯片使能端；一第一串行時鐘端；以及一數(shù)據(jù)輸入及輸出共用端；以及一從裝置，其包括一第二芯片使能端，電連接至該主裝置的該第一芯片使能端；一第二串行時鐘端，電連接至該主裝置的該第一串行時鐘端；一數(shù)據(jù)輸入端，電連接至該主裝置的該輸入及輸出共用端；以及一數(shù)據(jù)輸出端，電連接至該主裝置的該輸入及輸出共用端，其中當該主裝置傳送一讀取指令到該從裝置后，該主裝置設定為讀取狀態(tài)，而該從裝置則從該數(shù)據(jù)輸出端輸出對應于該讀取指令的數(shù)據(jù)到該主裝置，以及當該主裝置傳送一寫入指令到該從裝置后，該主裝置設定為寫入狀態(tài)，而該主裝置經(jīng)過該從裝置的該數(shù)據(jù)輸入端將對應于該寫入指令的數(shù)據(jù)傳送到該從裝置進行存儲。
2. 如權(quán)利要求1所述的串行外圍接口電路，其中該從裝置為串行存儲裝置。
3. 如權(quán)利要求2所述的串行外圍接口電路，其中該串行存儲裝置為串行 快閃存儲器裝置。
4. 如權(quán)利要求1所述的串行外圍接口電路，其中該主裝置具有三端口串 行外圍接口 。
5. 如權(quán)利要求1所述的串行外圍接口電路，其中該從裝置具有四端口串 行外圍接口。
6. 如權(quán)利要求1所述的串行外圍接口電路，其中該主裝置的第一芯片使 能端與該從裝置的第二芯片使能端用于傳輸芯片使能信號。
7. 如權(quán)利要求1所述的串行外圍接口電路，其中該主裝置的第一串行時 鐘端及該從裝置的第二串行時鐘端用于傳輸串行時鐘信號。
8. 如權(quán)利要求1所述的串行外圍接口電路，其中該從裝置內(nèi)部包括多個 緩沖存儲器，其中該多個緩沖存儲器至少包括一第一緩沖存儲器，用以單向接收并暫存該數(shù)據(jù)輸入端所傳送的數(shù)據(jù)，以及一第二緩沖存儲器，用以單向 暫存并輸出欲從該數(shù)據(jù)輸出端所輸出的數(shù)據(jù)。
9. 如權(quán)利要求1所述的串行外圍接口電路，其中該主裝置包括多個緩沖 存儲器，其中該多個緩沖存儲器至少包括一第一緩沖存儲器與一第二緩沖存 儲器，該第 一緩沖存儲器與該第二緩沖存儲器皆電連接到該數(shù)據(jù)輸入及輸出 共用端。
10. 如權(quán)利要求9所述的串行外圍接口電路，其中當該主裝置設定為讀取 狀態(tài)時，該第一緩沖存儲器單向接收并暫存來自該從裝置并經(jīng)由該數(shù)據(jù)輸入 及輸出共用端所傳來的數(shù)據(jù)，而該第二緩沖存儲器則處于非使能狀態(tài).
11. 如權(quán)利要求9所述的串行外閨接口電路，其中當該主裝置設定為寫入狀態(tài)時，該第二緩沖存儲器單向傳送數(shù)據(jù)，以經(jīng)由該數(shù)據(jù)輸入及輸出共用 端至該從裝置。
12. —種顯示器裝置，包括 一顯示面板；一驅(qū)動電路，耦接至該顯示面板，用以接收一顯示數(shù)據(jù)信號，并將該顯 示數(shù)據(jù)傳送到該顯示面板，該驅(qū)動電路包含有 一第一串行外圍接口，其包含有 一第一芯片使能端； 一第一串行時鐘端；以及 一數(shù)據(jù)輸入及輸出共用端；以及 一串行存儲裝置，其具有 一第二串行外圍接口，其包含有一第二芯片使能端，電連接至該第一芯片使能端； 一第二串行時鐘端，電連接至該第一串行時鐘端； 一數(shù)據(jù)輸入端，電連接至該數(shù)據(jù)輸入及輸出共用端；以及 一數(shù)據(jù)輸出端，電連接至該數(shù)據(jù)輸入及輸出共用端； 其中當該驅(qū)動電路傳送一讀取指令到該串行存儲裝置后，該驅(qū)動電路設 定為讀取狀態(tài)，而該串行存儲裝置則從該數(shù)據(jù)輸出端輸出對應于該讀取指令 的數(shù)據(jù)到該驅(qū)動電路，以及當該驅(qū)動電路傳送寫入指令到該串行存儲裝置 后，該驅(qū)動電路設定為寫入狀態(tài)，而該驅(qū)動電路經(jīng)過該串行存儲裝置的該數(shù) 據(jù)輸入端將對應于該寫入指令的數(shù)據(jù)傳送到該串行存儲裝置存儲。
13.如權(quán)利要求12所述的顯示器裝置，其中該串行存儲裝置為串行快閃存儲器裝置。
14. 如權(quán)利要求12所述的顯示器裝置，其中該驅(qū)動電路的第一芯片使能 端與該串行存儲裝置的第二芯片使能端用于傳輸芯片使能信號。
15. 如權(quán)利要求12所述的顯示器裝置，其中該驅(qū)動電路的第一串行時鐘 端及該串行存儲裝置的第二串行時鐘端用于傳輸串行時鐘信號。
16. 如權(quán)利要求12所述的顯示器裝置，其中該串行存儲裝置內(nèi)部包括多 個緩沖存儲器，其中該多個緩沖存儲器至少包括一第一緩沖存儲器，用以單 向接收并暫存該數(shù)據(jù)輸入端所傳送的數(shù)據(jù)，以及一第二緩沖存儲器用以單向 暫存并輸出欲從該數(shù)據(jù)輸出端所輸出的數(shù)據(jù)。
17. 如權(quán)利要求12所述的顯示器裝置，其中該驅(qū)動電路包括多個緩沖存 儲器，其中該多個緩沖存儲器至少包括一第一緩沖存儲器與一第二緩沖存儲 器，該第一緩沖存儲器與該一第二緩沖存儲器皆電連接至該數(shù)據(jù)輸入及輸出 共用端。
18. 如權(quán)利要求17所述的顯示器裝置，其中當該驅(qū)動電路設定為讀取狀 態(tài)時，該第一緩沖存儲器單向接收并暫存來自該串行存儲裝置并經(jīng)由該數(shù)據(jù) 輸入及輸出共用端所傳來的數(shù)據(jù)，而該第二緩沖存儲器則處于非使能狀態(tài)。
19. 如權(quán)利要求17所述的顯示器裝置，其中當該驅(qū)動電路設定為寫入狀 態(tài)時，該第二緩沖存儲器單向傳送數(shù)據(jù)，以經(jīng)由該數(shù)據(jù)輸入及輸出共用端至 該串行存儲裝置。
全文摘要
在此提出串行外圍接口電路與顯示器裝置。此串行外圍接口電路包括主裝置與從裝置。主裝置的輸入及輸出共用端同時與從裝置的兩個數(shù)據(jù)輸入端與數(shù)據(jù)輸出端電連接。當主裝置傳送讀取指令到從裝置后，主裝置設定為讀取狀態(tài)，而從裝置則從數(shù)據(jù)輸出端輸出對應于讀取指令的數(shù)據(jù)到主裝置。當主裝置傳送寫入指令到從裝置后，主裝置設定為寫入狀態(tài)，而主裝置經(jīng)過從裝置的數(shù)據(jù)輸入端將對應于寫入指令的數(shù)據(jù)傳送到從裝置存儲。
文檔編號G09G5/39GK101577099SQ20081009529
公開日2009年11月11日 申請日期2008年5月9日 優(yōu)先權(quán)日2008年5月9日
發(fā)明者廖建權(quán) 申請人:聯(lián)詠科技股份有限公司