專利名稱：顯示驅(qū)動電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及顯示驅(qū)動電路，具體涉及由于改善性能而表現(xiàn)出極好的輸出特性且可靠性極好的顯示驅(qū)動電路。
背景技術(shù)：
通常，與采用低溫多晶硅TFT的液晶顯示器(LCD)面板不同，由于低遷移率而難以在采用非晶硅(a-Si)薄膜晶體管(TFT)的LCD面板中以不同方式集成用于驅(qū)動像素的電路。為了解決該問題，近來人們已積極嘗試了集成能夠在面板中以低頻工作的區(qū)域。 在這些嘗試中，在面板中集成柵極驅(qū)動電路被認(rèn)為是最有效的技術(shù)，所得產(chǎn)品已投放市場。 由本發(fā)明申請人提交的韓國專利登記No. 705628等文獻(xiàn)披露了根據(jù)傳統(tǒng)技術(shù)的其中集成有柵極驅(qū)動電路的多個(gè)LCD驅(qū)動電路。為了克服低遷移率，集成在LCD面板中的柵極驅(qū)動電路增大TFT的寬度，并利用自舉效應(yīng)(bootstrap effect)形成移位寄存器電路。圖1是利用通常的自舉效應(yīng)的移位寄存器電路的框圖。利用自舉效應(yīng)的移位寄存器電路可使用2相驅(qū)動或4相驅(qū)動。在2相驅(qū)動中，用于使移位寄存器的工作和電流源同步的時(shí)鐘信號與一個(gè)對應(yīng)于柵極脈沖高電平部分的水平時(shí)間同步，使用相位差為180°的兩個(gè)時(shí)鐘信號。在4相驅(qū)動中，與2相驅(qū)動類似，用于使移位寄存器的工作和電流源同步的時(shí)鐘信號與一個(gè)水平時(shí)間同步，但使用相位差為90°的四個(gè)時(shí)鐘信號，即，使用高電平部分每四個(gè)水平時(shí)間重復(fù)一次的時(shí)鐘信號。圖2㈧示出了使用2相驅(qū)動的移位寄存器的波形，圖2(B)示出了使用4相驅(qū)動的移位寄存器的波形。參照圖1和圖2，前一級輸出(通常為第(N-I)級或第(N-2)級輸出)通過輸入部 11輸入，然后輸入部11的TFT變?yōu)榻刂範(fàn)顟B(tài)，于是自舉節(jié)點(diǎn)P-節(jié)點(diǎn)變?yōu)楦】展?jié)點(diǎn)。隨后， 當(dāng)時(shí)鐘信號在水平時(shí)間內(nèi)從低電平電壓VGL升到高電平電壓VGH時(shí)，由于時(shí)鐘信號的耦合效應(yīng)，處于浮空狀態(tài)的自舉節(jié)點(diǎn)P-節(jié)點(diǎn)理論上上升至大約高電平電壓VGH的兩倍(通常為 2VGH-a)。這時(shí)，由于通過自舉效應(yīng)上升的電壓施加在輸出TFT Tll的柵極節(jié)點(diǎn)上，所以大電流流過輸出TFT T11，時(shí)鐘信號被輸出到輸出節(jié)點(diǎn)，而沒有上升/下降延遲時(shí)間的明顯損耗。輸入信號和輸出信號之間會存在一個(gè)水平時(shí)間的信號延遲，移位寄存器電路能夠正常工作。以下，作為根據(jù)傳統(tǒng)技術(shù)的嵌入有柵極驅(qū)動電路的驅(qū)動電路的示例，說明由本發(fā)明申請人提交的韓國專利登記No. 7056觀。圖3是韓國專利登記No. 705628所披露的IXD 驅(qū)動電路的電路圖。參照圖3，傳統(tǒng)的驅(qū)動電路包括八個(gè)TFT(T1 T8)以及兩個(gè)電容器Cl和C2。圖 3的驅(qū)動電路包括上拉/下拉電路部130，該上拉/下拉電路部130具有產(chǎn)生柵極高電平電壓的上拉部T3以及產(chǎn)生柵極低電平電壓的下拉部T2和T4。為了實(shí)現(xiàn)下拉功能，η型 TFT(NTFT)反相器電路Τ5和Τ6的輸出用作控制信號。反相器電路Τ5和Τ6的輸出信號X施加在下拉部Τ2和Τ4的TFT柵極節(jié)點(diǎn)。這時(shí)，柵極電壓增加使得電路性能改善，但由于柵極節(jié)點(diǎn)偏壓所致的應(yīng)力而使TFT變壞，這導(dǎo)致可靠性不好。通常，當(dāng)下拉部Τ2和Τ4的TFT截止時(shí)，TFT的柵極-源極電壓(Vgs)時(shí)常為OV以上，在此情況下，存在漏電流。圖4是表示根據(jù)TFT的電流-電壓(I-V)特性在遷移率增大或閾值電壓Vth降低時(shí)漏電流增大的曲線圖。如圖4所示，當(dāng)TFT的Vgs為OV以上時(shí)，根據(jù)TFT的I-V特性，遷移率增大或閾值電壓Vth降低導(dǎo)致漏電流增大，由此電路性能變壞。而且，當(dāng)閾值電壓Vth低時(shí)，以及柵極驅(qū)動器的輸出的高電平部中出現(xiàn)例如高溫等遷移率增大的因素時(shí)，成為下拉部Τ2和Τ4的電路中的電路漏電流分量，柵極驅(qū)動器的輸出衰減，然后輸出。

發(fā)明內(nèi)容
本發(fā)明旨在提供由于改善性能而表現(xiàn)出極好的輸出特性且可靠性極好的顯示驅(qū)動電路。本發(fā)明一方面提供一種顯示驅(qū)動電路，其中嵌入有柵極驅(qū)動器，該柵極驅(qū)動器包括用于移位和輸出輸入信號的多個(gè)移位寄存器級，所述顯示驅(qū)動電路包括輸入部，其接收由高電平信號和低電平信號構(gòu)成的脈沖輸入信號，將所述脈沖輸入信號傳輸?shù)缴侠?jié)點(diǎn)； 反相器部，其與所述輸入部相連，將所述脈沖輸入信號反相，輸出反相信號；以及上拉/下拉部，其包括上拉部和下拉部，該上拉部與所述輸入部相連，接收來自所述上拉節(jié)點(diǎn)的上拉電壓，輸出上拉輸出信號，該下拉部與所述反相器部相連，接收所述反相信號，輸出下拉輸出信號。這里，所述反相器部在所述上拉輸出信號高的預(yù)定時(shí)間段內(nèi)輸出比所述低電平信號的電平低的信號。這里，所述反相器部在輸出所述下拉輸出信號的預(yù)定時(shí)間段內(nèi)輸出過沖。本發(fā)明的另一方面提供一種顯示驅(qū)動電路，其中嵌入有柵極驅(qū)動器，該柵極驅(qū)動器包括用于移位和輸出輸入信號的多個(gè)移位寄存器級，所述顯示驅(qū)動電路包括第一模塊和第二模塊。所述第一模塊包括第一輸入部，其接收由高電平信號和低電平信號構(gòu)成的脈沖輸入信號，將所述脈沖輸入信號傳輸?shù)降谝簧侠?jié)點(diǎn)；反相器部，其與所述第一輸入部相連，將所述脈沖輸入信號反相，輸出反相信號；以及第一上拉/下拉部，其包括第一上拉部和第一下拉部，該第一上拉部與所述第一輸入部相連，接收來自所述第一上拉節(jié)點(diǎn)的上拉電壓，輸出第一上拉輸出信號，該第一下拉部與所述反相器部相連，接收所述反相信號，輸出第一下拉輸出信號。所述第二模塊包括第二輸入部，其接收所述第一模塊的輸出信號， 將所述輸出信號傳輸?shù)降诙侠?jié)點(diǎn)；以及第二上拉/下拉部，其包括第二上拉部和第二下拉部，該第二上拉部接收來自所述第二上拉節(jié)點(diǎn)的上拉電壓，輸出第二上拉輸出信號，該第二下拉部共用所述反相器部，接收所述反相信號，輸出第二下拉輸出信號。這里，所述反相器部在輸出所述上拉輸出信號的預(yù)定時(shí)間段內(nèi)輸出比所述低電平信號的電平低的信號。


通過參照附圖詳細(xì)說明本發(fā)明的示例性實(shí)施例，本發(fā)明的上述和其它目的、特點(diǎn)和優(yōu)點(diǎn)對本領(lǐng)域普通技術(shù)人員將會很明顯，在附圖中圖1是利用通常的自舉效應(yīng)的移位寄存器電路的框圖；圖2㈧和圖2⑶示出了采用2相驅(qū)動和4相驅(qū)動的移位寄存器的波形；圖3是韓國專利登記No. 705628所披露的液晶顯示器(IXD)驅(qū)動電路的電路圖；圖4是表示根據(jù)薄膜晶體管(TFT)的電流-電壓(I-V)特性在遷移率增大或閾值電壓降低時(shí)漏電流增大的曲線圖；圖5是本發(fā)明第一示例性實(shí)施例的顯示驅(qū)動電路的框圖；圖6是圖5的反相器部的電路圖；圖7是表示圖6的反相器部輸出的輸出波形與根據(jù)傳統(tǒng)技術(shù)的輸出波形相比較的曲線圖；圖8是本發(fā)明第一示例性實(shí)施例的顯示驅(qū)動電路的電路圖；圖9A示出了本發(fā)明第一示例性實(shí)施例的顯示驅(qū)動電路僅設(shè)于基板一側(cè)的情況；圖9B是圖9A的時(shí)序圖；圖IOA是本發(fā)明第一示例性實(shí)施例的顯示驅(qū)動電路分別設(shè)于基板兩側(cè)的情況的原理圖；圖IOB是圖IOA的時(shí)序圖；圖IlA和圖IlB示出了傳統(tǒng)技術(shù)和本發(fā)明第一示例性實(shí)施例的P-節(jié)點(diǎn)、X-節(jié)點(diǎn)和輸出波形的集成電路專用模擬程序(simulation programwith integrated circuit emphasis, SPICE)模擬結(jié)果的曲線圖；圖12是本發(fā)明第二示例性實(shí)施例的顯示驅(qū)動電路的電路圖；圖13A是本發(fā)明第二示例性實(shí)施例的顯示驅(qū)動電路分別設(shè)于基板兩側(cè)的情況的原理圖；圖13B是圖13A的時(shí)序圖；圖14示出了應(yīng)用于本發(fā)明第二示例性實(shí)施例的第一部分和第二部分中P-節(jié)點(diǎn)、 P'-節(jié)點(diǎn)和χ-節(jié)點(diǎn)的波形圖；圖15示出了本發(fā)明第一和第二示例性實(shí)施例的P-節(jié)點(diǎn)、X-節(jié)點(diǎn)和輸出波形的 SPICE模擬結(jié)果的曲線圖；圖16是本發(fā)明第三示例性實(shí)施例的顯示驅(qū)動電路的電路圖；以及圖17示出了本發(fā)明第三示例性實(shí)施例的顯示驅(qū)動電路的輸出波形圖。
具體實(shí)施例方式以下，詳細(xì)說明本發(fā)明的各示例性實(shí)施例。然而，本發(fā)明并不限于下面所述的實(shí)施例，可以以多種形式實(shí)施本發(fā)明。說明以下實(shí)施例是為了使本領(lǐng)域普通技術(shù)人員能夠?qū)崿F(xiàn)和實(shí)踐本發(fā)明。
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本發(fā)明的各示例性實(shí)施例可以應(yīng)用于采用TFT(薄膜晶體管)作為開關(guān)器件的所有種類的顯示裝置，例如電子紙顯示器(electronic paperdisplay, EPD)、電泳顯示器 (electrophoretic display, EPD)、普通液晶顯示器(LCD)或有源矩陣有機(jī)發(fā)光二極管 (Active Matrix Organic LightEmitting Diode, AMOLED)(例如采用非晶硅(a-Si)薄膜晶體管(TFT)的LCD)等。這里，EPD是能夠舒適“閱讀”而沒有壓力的平板顯示器，例如電子書、電子紙張等。 EPD是基于影響懸浮在溶劑中的帶電粒子的電泳現(xiàn)象的非自發(fā)光顯示器。這種EPD通常包括一對彼此面對的分離的基板，這一對基板分別具有電極。這里， 至少一個(gè)電極是透明的。并且，電泳器件位于一對相對的基板之間，該電泳器件包括電介質(zhì)溶劑和散布在電介質(zhì)溶劑中的帶電粒子。于是，當(dāng)通過基板中的電極施加不同的電壓時(shí)，帶電粒子由于引力移動到與其極性相反的基板。在此情況下，從具有透明電極的基板所看到的顏色由電介質(zhì)溶劑和帶電粒子的顏色、帶電粒子在電介質(zhì)溶劑中的排列等確定。EPD通過掃描線和信號線分別向其中多條掃描線和多條數(shù)據(jù)線交叉的像素區(qū)域施加選擇信號和數(shù)據(jù)信號，于是多個(gè)像素按灰度顯示圖像。在此情況下，EPD具有晶體管器件以控制施加于各像素的數(shù)據(jù)信號，該晶體管器件通常由TFT構(gòu)成。第一示例件實(shí)施例圖5是本發(fā)明第一示例性實(shí)施例的顯示驅(qū)動電路的框圖。參照圖5，本發(fā)明第一示例性實(shí)施例的顯示驅(qū)動電路包括輸入部210、反相器部 220和上拉/下拉電路部M0。這里，輸入部210接收具有高電平VGH和低電平VGL的脈沖輸入信號，然后將其傳輸?shù)缴侠?jié)點(diǎn)(自舉節(jié)點(diǎn))P-節(jié)點(diǎn)，反相器部220與輸入部210相連，使脈沖輸入信號反相， 然后將反相信號輸出到χ-節(jié)點(diǎn)。上拉/下拉電路部240包括上拉部MOa和下拉部MOb，該上拉部MOa連接到輸入部210，接收來自上拉節(jié)點(diǎn)P-節(jié)點(diǎn)的上拉電壓，輸出上拉輸出信號，該下拉部MOb連接至反相器部220，接收反相信號，輸出下拉信號。這里，反相器部220在輸出上拉輸出信號的預(yù)定時(shí)間段內(nèi)輸出比輸入到輸入部 210的脈沖輸入信號的低電平VGL低的電平為LVGL的信號。LVGL電壓可低于VGL電壓約 3V 6V。輸入部210可具有利用飽和狀態(tài)TFT的二極管形式的輸入開關(guān)。當(dāng)輸入信號處于高電平VGH時(shí)施加信號輸入，當(dāng)輸入信號處于低電平VGL時(shí)中斷信號輸入。輸入信號之后， 輸入部210起保持浮空狀態(tài)的作用。上拉部MOa使用時(shí)鐘信號作為電源產(chǎn)生柵極輸出波形的高電平電壓。時(shí)鐘信號的電壓電平為柵極驅(qū)動電壓的高電平或低電平，即為兩個(gè)電平VGH和VGL中的一個(gè)。時(shí)鐘波形的占空比約為20% 50%，可根據(jù)上述的驅(qū)動方法使用2-相信號或4-相信號。圖6是圖5的反相器部220的電路圖，圖7是表示輸出的輸出波形與根據(jù)傳統(tǒng)技術(shù)的輸出波形相比較的曲線圖。圖7的左邊曲線圖示出了根據(jù)傳統(tǒng)技術(shù)的輸出波形，圖7 的右邊曲線圖示出了本發(fā)明示例性實(shí)施例的輸出波形。參照圖6，反相器部220具有TFT T21、T22和T23，反相器部220接收偏置電壓Vbias、輸入信號Input和自舉節(jié)點(diǎn)P-節(jié)點(diǎn)的信號作為輸入，將輸出信號傳輸?shù)絏-節(jié)點(diǎn)。該示例性實(shí)施例與傳統(tǒng)技術(shù)的不同之處在于增加了 TFT T23。TFTT23的柵極端連接到自舉節(jié)點(diǎn)P-節(jié)點(diǎn)，源極端連接到比源極端的電壓電平VGL低的電平LVGL。并且，連接到TFT T21漏極的電壓Vbias的電壓電平(約為4V 5V)為，使得用于使X-節(jié)點(diǎn)輸出信號保持在截止電平的TFT T21具有正常工作的適當(dāng)電壓電平。與根據(jù)傳統(tǒng)技術(shù)只使用輸入電壓作為控制信號輸出電壓電平VGL的反相器電路不同，反相器部220使用自舉節(jié)點(diǎn)P-節(jié)點(diǎn)作為控制信號。反相器部220利用更低的 VGL(LVGL)信號使反相器電路的輸出具有比電壓電平VGL低的電位，使下拉功能部中TFT的柵極-源極電壓(Vgs)為負(fù)值以減小漏電流，由此去除例如高溫和閾值電壓Vth降低等電路不穩(wěn)定因素。圖8是本發(fā)明第一示例性實(shí)施例的顯示驅(qū)動電路的電路圖。圖8只示出了主要的 TFT和電容，也存在未圖示的電路部分，省略了說明本發(fā)明精神所非必需的部分。作為示例， 圖8的顯示驅(qū)動電路包括九個(gè)TFT和兩個(gè)電容器。各TFT的尺寸可彼此不同，也可包括增加的元件。圖 8 的顯示驅(qū)動電路包括 TFT T31、T32、T33、T34、T35、T36、T37、T38 和 T39 以及兩個(gè)電容器C31和C32。這里，第一晶體管Τ31的漏極端和柵極端共同連接到第(N-I)或第(Ν-2)柵極線的輸出端。第二晶體管Τ32的漏極端與第一晶體管Τ31的源極端相連以形成P-節(jié)點(diǎn)P，源極端連接到VGL端。時(shí)鐘信號CLK施加在第一電容器C31的第一電極，第二電極連接到P-節(jié)點(diǎn)P。第三晶體管Τ33的柵極端連接到P-節(jié)點(diǎn)P，時(shí)鐘信號CLK的反相信號CLKB施加到漏極端，源極端連接到第N柵極線。第四晶體管Τ34的柵極端與第二晶體管Τ32的柵極端相連以形成X-節(jié)點(diǎn)，漏極端連接到第N柵極線，源極端連接到VGL端。第五晶體管Τ35的柵極端和漏極端共同連接到Vbias端，源極端連接到X-節(jié)點(diǎn)。第六晶體管Τ36連接在X-節(jié)點(diǎn)和VGL端之間，柵極端連接到第一晶體管Τ31的漏極端。第二電容器C32連接在X-節(jié)點(diǎn)和第六晶體管Τ36的柵極端之間。圖8的顯示驅(qū)動電路與圖3所示傳統(tǒng)技術(shù)的驅(qū)動電路的主要區(qū)別在于，反相器部 220包括第九TFT Τ39。第九晶體管Τ39的柵極端連接到P-節(jié)點(diǎn)P，漏極端連接到X-節(jié)點(diǎn)， 源極端連接到比VGL端的電壓電平低的LVGL端。并且，可增加第七晶體管Τ37和第八晶體管Τ38用于復(fù)位。第七晶體管Τ37的柵極端連接到第(Ν+1)柵極線，第七晶體管Τ37連接在P-節(jié)點(diǎn)P和VGL端之間，與第二晶體管 Τ32并聯(lián)。第八晶體管Τ38的柵極端連接到第(Ν+1)柵極線，第八晶體管Τ38連接在Vbias 端和χ-節(jié)點(diǎn)之間。圖9Α示出了本發(fā)明第一示例性實(shí)施例的顯示驅(qū)動電路僅設(shè)于基板一側(cè)的情況， 圖9Β是圖9Α的時(shí)序圖。圖9Α的布置用于2-相驅(qū)動。對于4-相驅(qū)動，顯示驅(qū)動電路分別(奇數(shù)和偶數(shù))設(shè)于基板的兩側(cè)(見圖10)。根據(jù)示例性實(shí)施例，這兩種情況的輸入和復(fù)位時(shí)序彼此不同。參照圖9A和圖9B，Gl模塊、G2模塊、G3模塊、...依次設(shè)于基板的一側(cè)。參照圖8、圖9A和圖9B，觸發(fā)脈沖(STP)信號被輸入到N_1 (輸入)，P_節(jié)點(diǎn)P和 X-節(jié)點(diǎn)X通過時(shí)序圖中所示的時(shí)鐘信號CLK和反相時(shí)鐘信號CLKB進(jìn)行2-相驅(qū)動。簡便起見，時(shí)序圖只示出了 Gl模塊的P-節(jié)點(diǎn)和X-節(jié)點(diǎn)的狀態(tài)。這樣，對例如第二模塊和第三模塊等后續(xù)模塊的各模塊，P-節(jié)點(diǎn)和X-節(jié)點(diǎn)的時(shí)序各移位一個(gè)時(shí)間段。下面詳細(xì)說明上述結(jié)構(gòu)的顯示驅(qū)動電路的工作情況。參照圖8，該電路按以下方式工作首先，第(N-I)電路(未圖示)的輸出信號 N-I (輸入)通過第一晶體管T31的漏極端輸入。當(dāng)?shù)?N-I)電路的輸出信號(從作為驅(qū)動電路的第N電路來看是輸入信號)通過第一晶體管T31輸入時(shí)，時(shí)鐘信號CLK與該輸入信號同步地被輸入。當(dāng)該輸入信號為高電平VGH時(shí)，第一晶體管T31和第六晶體管T36導(dǎo)通，P-節(jié)點(diǎn)具有正電平，電壓為從高電平VGH的電壓減去第一晶體管T31的閾值電壓所得的電位 (VGH-a)。同時(shí)，因?yàn)閄-節(jié)點(diǎn)具有高電平VGH且第三晶體管T33保持截止，所以輸出信號保持在低電平VGL。第二電容器C32被充電。 這里，輸入信號變?yōu)榈碗娖絍GL，第一晶體管T31和第六晶體管T36截止，第三晶體管T33通過P-節(jié)點(diǎn)的高電平VGH電壓被導(dǎo)通，反相時(shí)鐘信號CLKB處于高電平VGH，于是輸出信號為高電平VGH。同時(shí)，第九晶體管T39的柵極端連接到P-節(jié)點(diǎn)，源極端連接到比低電平VGL低的電壓電平LVGL。由于該結(jié)構(gòu)，X-節(jié)點(diǎn)具有圖9B所示的波形。當(dāng)?shù)?N+1)電路的輸出信號作為復(fù)位信號施加到第七晶體管T37和第八晶體管 T38時(shí)，P-節(jié)點(diǎn)具有低電平，X-節(jié)點(diǎn)由于第五晶體管T35而具有高電壓。于是，第二晶體管 T32和第四晶體管T34保持導(dǎo)通，能夠保持輸出波形的關(guān)斷電壓。這里，期望第二電容器C32的電容Cap保持X-節(jié)點(diǎn)的電位電平并使其穩(wěn)定，期望第一電容器C31的電容使輸出信號Output的關(guān)斷電平特性穩(wěn)定。同時(shí)，在驅(qū)動電壓足夠高且可形成用于驅(qū)動第三晶體管T33的足夠自舉時(shí)，可選擇性地去掉自舉電容器C33。圖IOA是本發(fā)明第一示例性實(shí)施例的顯示驅(qū)動電路設(shè)于基板兩側(cè)的情況的原理圖，圖IOB是圖IOA的時(shí)序圖。在圖IOA的用于4-相驅(qū)動的布置中，顯示驅(qū)動電路分別(奇數(shù)和偶數(shù))設(shè)在基板的兩側(cè)。參照圖8、圖IOA和圖10B，在圖8的顯示驅(qū)動電路的模塊中，例如Gl模塊和G3模塊等奇數(shù)序號的模塊設(shè)于基板的右側(cè)，例如G2模塊和G4模塊等偶數(shù)序號的模塊設(shè)于基板的左側(cè)。首先，STP_0信號輸入到圖8的N-I (輸入)，P_節(jié)點(diǎn)P和X-節(jié)點(diǎn)X響應(yīng)于時(shí)序圖所示的時(shí)鐘信號CLK(O)和時(shí)鐘信號CLK(O)的反相信號CLKB(O)進(jìn)行4-相驅(qū)動。因此，Gl 模塊輸出柵極輸出信號Gout (1)。類似地，G2模塊以與Gl模塊相同的方式響應(yīng)于STP_E信號輸出柵極輸出信號 Gout (2)ο
同時(shí)，例如Gl模塊、G3模塊和G5模塊等各奇數(shù)序號的模塊彼此相連，接收來自前一模塊的輸入信號，向前一模塊輸出復(fù)位信號。對于例如G2模塊、G4模塊和G6模塊等各偶數(shù)序號的模塊同樣如此。簡便起見，時(shí)序圖只示出了 Gl模塊的P-節(jié)點(diǎn)和X-節(jié)點(diǎn)的狀態(tài)。這樣，對第二模塊和后續(xù)模塊的各模塊，P-節(jié)點(diǎn)和X-節(jié)點(diǎn)的時(shí)序各移位一個(gè)時(shí)間段。同時(shí)，在圖IOA的類似布置中，只改變用于輸入和輸出所連接的一側(cè)的一個(gè)模塊。 然而，可從圖8的方框中去除作為自舉電容器的第一電容器C31。第三晶體管T33在驅(qū)動電壓足夠高且可形成用于驅(qū)動第三晶體管T33的足夠自舉時(shí)，可選擇性地去掉自舉電容器 C33。圖IlA和圖IlB示出了傳統(tǒng)技術(shù)和本發(fā)明第一示例性實(shí)施例的P-節(jié)點(diǎn)、X-節(jié)點(diǎn)和輸出波形的集成電路專用模擬程序(SPICE)模擬結(jié)果的曲線圖。參照圖11A，當(dāng)晶體管的漏電流大或者閾值電壓Vth低時(shí)，自舉P-節(jié)點(diǎn)的浮空電位驟降，輸出波形不能正常輸出。然而，在本發(fā)明第一示例性實(shí)施例的圖IlB中，被自舉的 P-節(jié)點(diǎn)的電位保持不變，柵極輸出波形穩(wěn)定。第二示例件實(shí)施例在本發(fā)明第二示例性實(shí)施例的驅(qū)動電路中，上述第一示例性實(shí)施例中控制X-節(jié)點(diǎn)的部分分成兩級以減少控制X-節(jié)點(diǎn)的TFT的數(shù)目，由此有效減少顯示面板兩側(cè)的死角。圖12是本發(fā)明第二示例性實(shí)施例的顯示驅(qū)動電路的電路圖。與上述第一示例性實(shí)施例相比，用于輸出輸出波形的兩個(gè)部分的反相器部合并成一級使用。在該結(jié)構(gòu)中，第一模塊IBlock和第二模塊2Block重復(fù)、連續(xù)地形成于基板一側(cè)， 分別依次連接到奇數(shù)序號柵極線。并且，第一模塊IBlock和第二模塊2Block重復(fù)、連續(xù)地形成于基板另一側(cè)，分別依次連接到偶數(shù)序號柵極線。以下設(shè)定第一模塊IBlock和第二模塊2Block分別連接到第N柵極線和第(N+2) 柵極線。在第二示例性實(shí)施例中，輸出兩個(gè)輸出波形的級合并使用。因而，難以使用2-相驅(qū)動，主要使用4-相驅(qū)動。由于第一模塊和第二模塊利用第(N+； )輸出波形進(jìn)行復(fù)位操作， 所以通過2-相驅(qū)動會輸出不想要的波形。具體地，第N級移位寄存器的反相器部被第(N+2)級共用。第一模塊中的χ-節(jié)點(diǎn)被下一模塊共用，通過第(N+； )信號接收復(fù)位，于是可去掉控制X-節(jié)點(diǎn)電壓的三個(gè)TFT。因而，能夠減小電路面積、有效降低功耗。圖13A是本發(fā)明第二示例性實(shí)施例的顯示驅(qū)動電路分別(奇數(shù)和偶數(shù))設(shè)于基板兩側(cè)的情況的原理圖。在圖13A中，上述圖12的第一模塊IBlock和第二模塊2Block例如分別對應(yīng)于Gl模塊和G3模塊。參照圖13A，第一模塊Gl和第二模塊G3構(gòu)成一組。這樣的組設(shè)于基板的左側(cè)，被 STP(O)信號驅(qū)動，這樣的組還設(shè)于基板的右側(cè)，被STP(E)信號驅(qū)動。在該結(jié)構(gòu)中，兩個(gè)模塊構(gòu)成一組，共用X-節(jié)點(diǎn)，同時(shí)被復(fù)位。并且，一組中的第二模塊的柵極輸出信號輸出之后，遲于IH信號輸入復(fù)位信號。例如，G4模塊的柵極輸出信號作為復(fù)位信號輸入到Gl和G3模塊，G5模塊的柵極輸出信號作為復(fù)位信號輸入到G2和G4 模塊。
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并且，各組(兩個(gè)模塊)中的第二模塊使用同一模塊中的第一柵極輸出作為輸入信號，各組(兩個(gè)模塊)中的第一模塊使用前一柵極線級的柵極輸出信號作為輸入信號。G5 模塊使用G4模塊的柵極輸出信號作為輸入信號，G6模塊使用G5模塊的柵極輸出信號作為輸入信號。圖13B示出了表示圖13A的顯示驅(qū)動裝置的信號波形。下面參照圖13A和圖1 詳細(xì)說明顯示驅(qū)動裝置。首先，當(dāng)輸入STP_0信號時(shí)，Gl模塊中的P-節(jié)點(diǎn)被預(yù)充電。之后，時(shí)鐘信號CLK(O) 變?yōu)楦唠娖?，輸出柵極輸出信號Gout(I)。隨后，當(dāng)G3模塊被預(yù)充電并且反相時(shí)鐘信號 CLKB(O)變?yōu)楦唠娖綍r(shí)，輸出柵極輸出信號Gout (3)。同時(shí)，利用柵極輸出信號Gout (4)作為復(fù)位信號使Gl和G3模塊復(fù)位。當(dāng)輸入STP_E信號時(shí)，G2模塊中的P-節(jié)點(diǎn)被預(yù)充電。之后，時(shí)鐘信號CLK(E)變?yōu)楦唠娖?，輸出柵極輸出信號Gout (2)。隨后，當(dāng)G4模塊被預(yù)充電并且反相時(shí)鐘信號CLKB(E) 變?yōu)楦唠娖綍r(shí)，輸出柵極輸出信號GoutG)。利用柵極輸出信號Gout 作為復(fù)位信號使 G2和G4模塊復(fù)位。簡便起見，時(shí)序圖只示出了第一模塊Gl中的P-節(jié)點(diǎn)、P'-節(jié)點(diǎn)和X-節(jié)點(diǎn)的狀態(tài)。這樣，對第二模塊和后續(xù)模塊的各模塊，P-節(jié)點(diǎn)和X-節(jié)點(diǎn)的時(shí)序各移位一個(gè)時(shí)間段。下面詳細(xì)說明第一模塊IBlock和第二模塊2Block的結(jié)構(gòu)。參照圖12，本發(fā)明第二示例性實(shí)施例的顯示驅(qū)動電路主要包括第一模塊IBlock 和第二模塊 2Block。第一模塊 IBlock 包括九個(gè) TFT T41、T42、T43、T44、T45、T46、T47、T48 和Τ49以及一個(gè)電容器C41，第二模塊2Block包括六個(gè)TFT T51、T52、T53、T54、T55和Τ56。第一模塊IBlock的連接方式如下第一晶體管Τ41、第二晶體管Τ42、第四晶體管 Τ44、第五晶體管Τ45、第六晶體管Τ46和第九晶體管Τ49以與上述第一示例性實(shí)施例的第一晶體管Τ31、第二晶體管Τ32、第四晶體管Τ34、第五晶體管Τ35、第六晶體管Τ36和第九晶體管Τ39相同的方式連接和工作，因而不再重述。第三晶體管Τ43的柵極端連接到P-節(jié)點(diǎn)，時(shí)鐘信號CLK施加在漏極端，源極端連接到第N柵極線。第一電容器C41連接到第三晶體管Τ43的柵極端和源極端。第二模塊2Block的連接方式如下第十晶體管T51的漏極端和柵極端共同連接到第一模塊IBlock的第三晶體管T43的源極端。第十一晶體管T52的漏極端與第十晶體管T51的源極端相連以形成P'-節(jié)點(diǎn)，源極端連接到VGL端，柵極端與第一模塊IBlock的第二晶體管T42和第四晶體管T44的柵極端相連以共同形成χ-節(jié)點(diǎn)。第十二晶體管T53的柵極端連接到P ‘-節(jié)點(diǎn)，時(shí)鐘信號CLK移位兩個(gè)相位的反相時(shí)鐘信號CLKB施加到漏極端，源極端連接到第(N+2)柵極線。第十三晶體管T54的柵極端與第十一晶體管T52的柵極線相連以與第一模塊 IBlock的第二晶體管T42和第四晶體管T44的柵極端共同形成X-節(jié)點(diǎn)，漏極端連接到第 (N+2)柵極線，源極端連接到VGL端。第十四晶體管T55的柵極端連接到第(N+3)柵極線，漏極端連接到P'-節(jié)點(diǎn)，源極端連接到VGL端。
第十五晶體管T56的柵極端連接到P'-節(jié)點(diǎn)，漏極端連接到X-節(jié)點(diǎn)，源極端連接到比VGL端的電壓電平低的LVGL端。由如上所述的第一模塊IBlock和第二模塊2Block構(gòu)成的驅(qū)動電路可應(yīng)用于采用 a-Si TFT的IXD，但本申請不限于應(yīng)用于IXD，可應(yīng)用于利用薄膜晶體管制造的所有種類顯示器。例如，該驅(qū)動電路也可應(yīng)用于EPD、AMOLED等。這里，IXD和EPD的驅(qū)動電壓不同。例如，基本的移動IXD的驅(qū)動電壓例如是， Vbias 為 5V、VGL 為-10V、LVGL 為-13V、VGH 為 15V, EPD 的驅(qū)動電壓例如是，Vbias 為 4V、 VGL為-20V、LVGL為-24V、VGH為22V。由于驅(qū)動電壓不同，EPD在某些方面優(yōu)于LCD。具體地，第二晶體管T42和第四晶體管T44導(dǎo)通時(shí)，使P-節(jié)點(diǎn)和輸出波形的電壓降到關(guān)斷電壓，輸出波形的噪聲被降低。為此，需要X-節(jié)點(diǎn)的高電壓與VGL端的電壓之差明顯大于閾值電壓Vth，使得第二晶體管T42和第四晶體管T44被驅(qū)動達(dá)到飽和狀態(tài)。X-節(jié)點(diǎn)的電壓由反相器級的第五晶體管T45、第六晶體管T46和第九晶體管T49 的電壓分布確定。EPD的Vbias與VGL之間的電壓差比IXD的大，因而X-節(jié)點(diǎn)電壓的可控范圍增大。在低溫可靠條件下，閾值電壓Vth變?yōu)檎妷?。這里，在IXD的情況下，第二晶體管T42和第四晶體管T44呈現(xiàn)出未達(dá)到飽和狀態(tài)的波形。另外，在EPD的情況下，通過比IXD的VGL電壓低的VGL電壓施加超過閾值電壓 Vth足夠大的電壓。于是，第二晶體管T42和第四晶體管T44當(dāng)然被驅(qū)動，對P-節(jié)點(diǎn)和輸出波形的噪聲穩(wěn)定。因此，如后文所述的本發(fā)明第三示例性實(shí)施例，如圖16所示，可從上述結(jié)構(gòu)中去掉第十四晶體管T55和第十五晶體管T56。這意味著不使用復(fù)位TFT。這里，第二模塊2Block 的輸出波形被噪聲削弱，但通過第二晶體管T42和第四晶體管T44可盡量保持為接近原形。下面說明上述結(jié)構(gòu)的本發(fā)明第二示例性實(shí)施例的顯示驅(qū)動電路一部分的工作情況。以第一模塊IBlock和第二模塊2Block分別連接到第N柵極線和第(N+2)柵極線的情況為示例進(jìn)行說明。圖14示出了本發(fā)明第二示例性實(shí)施例所采用的第一模塊和第二模塊中P-節(jié)點(diǎn)、 P'-節(jié)點(diǎn)和X-節(jié)點(diǎn)的波形圖。第二示例性實(shí)施例的顯示驅(qū)動電路的基本工作情況與第一示例性實(shí)施例的上述結(jié)構(gòu)的工作情況類似。但是，第一模塊和第二模塊的復(fù)位用作第(N+3) 輸出信號，于是如圖14⑶所示，X-節(jié)點(diǎn)的低電平部需要保持很長。為此，將第十五晶體管T56加入第二模塊2Block，由此在時(shí)鐘信號施加到第二模塊2Block時(shí)，使X-節(jié)點(diǎn)X的電壓響應(yīng)于P'-節(jié)點(diǎn)的自舉電壓降為LVGL電平。由第一模塊和第二模塊構(gòu)成的組的驅(qū)動周期為4H，X-節(jié)點(diǎn)的電壓兩次在IH期間響應(yīng)于各時(shí)鐘信號過沖到LVGL電平。于是，過沖與IH期間的各時(shí)鐘信號同步施加，即過沖總共為2H。除了對應(yīng)于第一模塊的晶體管T45、T46和T48的三個(gè)TFT之外，可從第二模塊 2Block中去除對應(yīng)于第一模塊的第一電容器C41的自舉電容器。由于X-節(jié)點(diǎn)的電壓通過第一模塊IBlock的第一電容器C41被保持，所以可去掉第二模塊2Block的自舉電容器。但是，由于第二模塊2Block的輸出波形有一點(diǎn)不穩(wěn)定，所以與傳統(tǒng)的VGL電壓相比，VGL電壓需要降低約2V而為-12V，使用電容值比傳統(tǒng)自舉電容器略大的第一電容器C41。這使得第十一晶體管T52和第十三晶體管TM必然處于工作狀態(tài)，由此使輸出波形穩(wěn)定。在本發(fā)明的第二示例性實(shí)施例中，以與上述第一示例性實(shí)施例的結(jié)構(gòu)不同的方式接收輸入和復(fù)位。第一模塊IBlock接收第(N-I)輸入，第一模塊IBlock的輸出被用作第二模塊2Block的輸入而接收。并且，第一模塊IBlock和第二模塊2Block同時(shí)進(jìn)行復(fù)位操作，于是從第一模塊IBlock來看第(N+3)輸出用于復(fù)位。下面依次參照圖12、圖13A和圖13B說明顯示驅(qū)動電路的工作情況。由于第一模塊IBlock的工作情況與上述第一示例性實(shí)施例相同，所以不再重述。下面詳細(xì)說明第二模塊2Block的工作情況。第N電路(即第一模塊IBlock)的輸出信號通過第二模塊2Block中第十晶體管 T51的漏極端輸入。當(dāng)?shù)贜電路的輸出信號通過第十晶體管T51輸入時(shí)，時(shí)鐘信號CLK與該輸入信號同步輸入。當(dāng)輸入信號為高電平VGH時(shí)，第十晶體管T51導(dǎo)通，P-節(jié)點(diǎn)具有正電平，電壓為從 VGH電壓中減去第十晶體管T51的閾值電壓所得的電位(VGH-a)。同時(shí)，因?yàn)閄-節(jié)點(diǎn)具有低電平且第三晶體管T43保持截止，所以輸出信號保持在低電平。這里，輸入信號變?yōu)榈碗娖絍GL，第十晶體管T51截止，第十二晶體管T53通過P-節(jié)點(diǎn)的高電平電壓被導(dǎo)通。如圖14㈧所示，在時(shí)鐘信號CLK的高電平時(shí)間段內(nèi)電壓保持在浮空狀態(tài)。當(dāng)反相時(shí)鐘信號CLKB變?yōu)楦唠娖綍r(shí)，輸出具有高電平。同時(shí)，第十五晶體管T56的柵極端連接到P-節(jié)點(diǎn)，源極端連接到比電壓VGL低的電壓電平LVGL。由于該結(jié)構(gòu)，如圖14(B)所示，X-節(jié)點(diǎn)可再次保持低電平。當(dāng)?shù)?N+3)電路的輸出信號作為復(fù)位信號施加到第一模塊IBlock的第七晶體管 T47和第八晶體管T48時(shí)，P-節(jié)點(diǎn)具有低電平，X-節(jié)點(diǎn)由于第五晶體管T45而具有高電壓。 于是，第二晶體管T42和第四晶體管T44可保持導(dǎo)通，能夠保持輸出波形的關(guān)斷電壓。這里，期望第一電容器C41的電容Cap增強(qiáng)自舉，保持X-節(jié)點(diǎn)處的電位電平并使其穩(wěn)定。圖15示出了本發(fā)明第一和第二示例性實(shí)施例的P-節(jié)點(diǎn)、X-節(jié)點(diǎn)和輸出波形的 SPICE模擬結(jié)果的曲線圖。與圖15㈧相比，圖15⑶示出了類似的輸出波形。從圖15可看出，本發(fā)明的第二示例性實(shí)施例如同上述第一示例性實(shí)施例一樣正常工作。同時(shí)，圖15(A)示出了本發(fā)明第一示例性實(shí)施例的柵極輸出波形，圖15(B)示出了本發(fā)明第二示例性實(shí)施例的第(N+幻柵極輸出波形。第三示例性實(shí)施例圖16是本發(fā)明第三示例性實(shí)施例的顯示驅(qū)動電路的電路圖。參照圖16，除了第二模塊2Block中的第十四晶體管T55和第十五晶體管T56之外，本發(fā)明第三示例性實(shí)施例的顯示驅(qū)動電路與上述本發(fā)明第二示例性實(shí)施例的結(jié)構(gòu)相同，因而不對結(jié)構(gòu)和工作情況進(jìn)行重述。如上所述，又去掉第二模塊2Block中的第十四晶體管T55和第十五晶體管T56意味著不使用復(fù)位TFT。這里，第二模塊2Block的輸出波形被噪聲削弱，但通過第二晶體管T42和第四晶體管T44可盡量保持為接近原形。圖17示出了本發(fā)明第三示例性實(shí)施例的顯示驅(qū)動電路的輸出波形圖。與上述第二示例性實(shí)施例相比，第三示例性實(shí)施例的顯示驅(qū)動電路具有類似的輸出波形。從圖17可以看出，盡管又去除了第二模塊2Block中的第十四晶體管T55和第十五晶體管T56，但本發(fā)明第三示例性實(shí)施例如同上述第二示例性實(shí)施例一樣正常工作。上述本發(fā)明示例性實(shí)施例的顯示驅(qū)動電路產(chǎn)生反相器部的輸出波形，該輸出以過沖的形式施加在移位寄存器的下拉功能部中TFT的柵極節(jié)點(diǎn)，以降低柵極節(jié)點(diǎn)的偏置電壓，由此延長使用壽命。而且，漏電流分量從顯示電路中被去除，于是即便在存在例如高溫或低閾值電壓等使TFT漏電流增大的因素時(shí)，也可得到極好的輸出特性而柵極輸出波形不衰減。盡管已參照一些示例性實(shí)施例示出和說明了本發(fā)明，但本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，可在不脫離本發(fā)明所附權(quán)利要求限定的精神和范圍內(nèi)，在形式和細(xì)節(jié)上作出各種改變。
權(quán)利要求
1.一種顯示驅(qū)動電路，其中嵌入有柵極驅(qū)動器，該柵極驅(qū)動器包括用于移位和輸出輸入信號的多個(gè)移位寄存器級，所述顯示驅(qū)動電路包括輸入部，其接收由高電平信號和低電平信號構(gòu)成的脈沖輸入信號，將所述脈沖輸入信號傳輸?shù)缴侠?jié)點(diǎn)；反相器部，其與所述輸入部相連，將所述脈沖輸入信號反相，輸出反相信號；以及上拉/下拉部，其包括上拉部和下拉部，該上拉部與所述輸入部相連，接收來自所述上拉節(jié)點(diǎn)的上拉電壓，輸出上拉輸出信號，該下拉部與所述反相器部相連，接收所述反相信號，輸出下拉輸出信號，其中，所述反相器部在輸出所述上拉輸出信號的預(yù)定時(shí)間段內(nèi)輸出比所述低電平信號的電平低的信號。
2.如權(quán)利要求1所述的顯示驅(qū)動電路，其中，所述反相器部在輸出所述下拉輸出信號的預(yù)定時(shí)間段內(nèi)輸出過沖。
3.—種顯示驅(qū)動電路，其中嵌入有柵極驅(qū)動器，該柵極驅(qū)動器包括用于移位和輸出輸入信號的多個(gè)移位寄存器級，所述顯示驅(qū)動電路包括第一晶體管，其漏極端和柵極端共同連接到第(N-I)或第(N-幻柵極線的輸出端； 第二晶體管，其漏極端與所述第一晶體管的源極端相連，形成第一節(jié)點(diǎn)，其源極端連接到VGL端；第一電容器，其第一電極接收時(shí)鐘信號，其第二電極連接到所述第一節(jié)點(diǎn)； 第三晶體管，其柵極端連接到所述第一節(jié)點(diǎn)，其漏極端接收所述時(shí)鐘信號的反相信號， 其源極端連接到第N柵極線；第四晶體管，其柵極端與所述第二晶體管的柵極端相連，形成第二節(jié)點(diǎn)，其漏極端連接到所述第N柵極線，其源極端連接到所述VGL端；第五晶體管，其柵極端和漏極端共同連接到Vbias端，其源極端連接到所述第二節(jié)點(diǎn)； 第六晶體管，其連接在所述第二節(jié)點(diǎn)和所述VGL端之間，其柵極端連接到所述第一晶體管的漏極端；第二電容器，其形成于所述第二節(jié)點(diǎn)和所述第六晶體管的柵極端之間；以及第九晶體管，其柵極端連接到所述第一節(jié)點(diǎn)，其漏極端連接到所述第二節(jié)點(diǎn)，其源極端連接到比所述VGL端的電壓低的LVGL端。
4.如權(quán)利要求3所述的顯示驅(qū)動電路，還包括第七晶體管，其與所述第二晶體管并聯(lián)連接在所述第一節(jié)點(diǎn)和所述VGL端之間，其柵極端連接到第(N+1)柵極線；以及第八晶體管，其連接在所述Vbias端和所述第二節(jié)點(diǎn)之間，其柵極端連接到所述第 (N+1)柵極線。
5.如權(quán)利要求3所述的顯示驅(qū)動電路，其中，所述LVGL端的電壓比所述VGL端的電壓低3V 6V。
6.一種顯示驅(qū)動電路，其中嵌入有柵極驅(qū)動器，該柵極驅(qū)動器包括用于移位和輸出輸入信號的多個(gè)移位寄存器級，所述顯示驅(qū)動電路包括第一模塊和第二模塊其中，所述第一模塊包括第一輸入部，其接收由高電平信號和低電平信號構(gòu)成的脈沖輸入信號，將所述脈沖輸入信號傳輸?shù)降谝簧侠?jié)點(diǎn)；反相器部，其與所述第一輸入部相連，將所述脈沖輸入信號反相，輸出反相信號；以及第一上拉/下拉部，其包括第一上拉部和第一下拉部，該第一上拉部與所述第一輸入部相連，接收來自所述第一上拉節(jié)點(diǎn)的上拉電壓，輸出第一上拉輸出信號，該第一下拉部與所述反相器部相連，接收所述反相信號，輸出第一下拉輸出信號， 所述第二模塊包括第二輸入部，其接收所述第一模塊的輸出信號，將所述輸出信號傳輸?shù)降诙侠?jié)點(diǎn)；以及第二上拉/下拉部，其包括第二上拉部和第二下拉部，該第二上拉部接收來自所述第二上拉節(jié)點(diǎn)的上拉電壓，輸出第二上拉輸出信號，該第二下拉部共用所述反相器部，接收所述反相信號，輸出第二下拉輸出信號，其中，所述反相器部在輸出所述上拉輸出信號的預(yù)定時(shí)間段內(nèi)輸出比所述低電平信號的電平低的信號。
7.如權(quán)利要求6所述的顯示驅(qū)動電路，其中，所述第一模塊和所述第二模塊重復(fù)、連續(xù)地形成于基板一側(cè)，分別依次連接到奇數(shù)序號柵極線，所述第一模塊和所述第二模塊重復(fù)、連續(xù)地形成于基板的另一側(cè)，分別依次連接到偶數(shù)序號柵極線。
8.如權(quán)利要求6所述的顯示驅(qū)動電路，其中，所述第一模塊和所述第二模塊一起被復(fù)位。
9.如權(quán)利要求6所述的顯示驅(qū)動電路，其中，所述反相器部在輸出所述下拉輸出信號的預(yù)定時(shí)間段內(nèi)輸出過沖。
10.一種顯示驅(qū)動電路，其中嵌入有柵極驅(qū)動器，該柵極驅(qū)動器包括用于移位和輸出輸入信號的多個(gè)移位寄存器級，所述顯示驅(qū)動電路包括第一模塊和第二模塊其中，所述第一模塊包括第一晶體管，其漏極端和柵極端共同連接到第(N-I)柵極線的輸出端； 第二晶體管，其漏極端與所述第一晶體管的源極端相連，形成第一節(jié)點(diǎn)，其源極端連接到VGL端；第三晶體管，其柵極端連接到所述第一節(jié)點(diǎn)，其漏極端接收時(shí)鐘信號，其源極端連接到第N柵極線；電容器，其連接到所述第三晶體管的所述柵極端和所述源極端； 第四晶體管，其柵極端與所述第二晶體管的柵極端相連，形成第二節(jié)點(diǎn)，其漏極端連接到所述第N柵極線，其源極端連接到所述VGL端；第五晶體管，其柵極端和漏極端共同連接到Vbias端，其源極端連接到所述第二節(jié)點(diǎn)； 第六晶體管，其連接在所述第二節(jié)點(diǎn)和所述VGL端之間，其柵極端連接到所述第一晶體管的漏極端；以及第九晶體管，其柵極端連接到所述第一節(jié)點(diǎn)，其漏極端連接到所述第二節(jié)點(diǎn)，其源極端連接到比所述VGL端的電壓低的LVGL端， 所述第二模塊包括第十晶體管，其漏極端和柵極端共同連接到所述第一模塊中所述第三晶體管的所述源極端；第十一晶體管，其漏極端與所述第十晶體管的源極端相連，形成第三節(jié)點(diǎn)，其源極端連接到所述VGL端，其柵極端與所述第一模塊中的所述第二晶體管和所述第四晶體管的所述柵極端相連，形成所述第二節(jié)點(diǎn)；第十二晶體管，其柵極端連接到所述第三節(jié)點(diǎn)，其漏極端接收所述時(shí)鐘信號的反相信號，其源極端連接到第(N+幻柵極線；以及第十三晶體管，其柵極端與所述第十一晶體管的所述柵極端相連，且與所述第一模塊中的所述第二晶體管和所述第四晶體管的柵極端相連，形成所述第二節(jié)點(diǎn)，其漏極端連接到所述第(N+幻柵極線，其源極端連接到所述VGL端。
11.如權(quán)利要求10所述的顯示驅(qū)動電路，其中，所述第二節(jié)點(diǎn)的電壓在與所述時(shí)鐘信號和所述時(shí)鐘信號的反相信號同步的特定時(shí)間段內(nèi)過沖。
12.如權(quán)利要求10所述的顯示驅(qū)動電路，其中，所述第一模塊還包括第七晶體管，其與所述第二晶體管并聯(lián)地連接在所述第一節(jié)點(diǎn)和所述VGL端之間，其柵極端連接到第(N+； )柵極線；以及第八晶體管，其連接在所述Vbias端和所述第二節(jié)點(diǎn)之間，其柵極端連接到所述第 (N+1)柵極線。
13.如權(quán)利要求10所述的顯示驅(qū)動電路，其中，所述LVGL端的電壓比所述VGL端的電壓低3V 6V。
14.如權(quán)利要求10所述的顯示驅(qū)動電路，其中，所述第二模塊還包括第十四晶體管，其柵極端連接到所述第(N+； )柵極線，其漏極端連接到所述第三節(jié)點(diǎn)， 其源極端連接到所述VGL端；以及第十五晶體管，其柵極端連接到所述第三節(jié)點(diǎn)，其漏極端連接到所述第二節(jié)點(diǎn)，其源極端連接到比所述VGL端的電壓低的LVGL端。
全文摘要
本發(fā)明提供一種顯示驅(qū)動電路，其中嵌入有用于移位和輸出輸入信號的柵極驅(qū)動器，該顯示驅(qū)動電路包括輸入部，其接收由高電平信號和低電平信號構(gòu)成的脈沖輸入信號，將所述脈沖輸入信號傳輸?shù)缴侠?jié)點(diǎn)；反相器部，其與所述輸入部相連，將所述脈沖輸入信號反相，輸出反相信號；以及上拉/下拉部，其包括上拉部和下拉部，該上拉部與所述輸入部相連，接收來自所述上拉節(jié)點(diǎn)的上拉電壓，輸出上拉輸出信號，該下拉部與所述反相器部相連，接收所述反相信號，輸出下拉輸出信號。這里，所述反相器部在輸出上拉輸出信號的預(yù)定時(shí)間段內(nèi)輸出比所述低電平信號的電平低的信號。因此，所述顯示驅(qū)動電路由于改善性能而表現(xiàn)出極好的輸出特性且可靠性極好。
文檔編號G09G3/36GK102270434SQ201010201848
公開日2011年12月7日 申請日期2010年6月17日 優(yōu)先權(quán)日2010年6月3日
發(fā)明者孫基民, 安埈成, 安星俊, 柳世鐘 申請人:海帝士科技公司