專利名稱：存儲器電路、像素電路、及相關(guān)數(shù)據(jù)存取方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲器電路、一種像素電路、以及一種相關(guān)數(shù)據(jù)存取方法，尤指一 種包含有實(shí)質(zhì)上相同電容值的多個電容的存儲器單元的存儲器電路、像素電路與使用相異 時間長度來讀取多個電壓的數(shù)據(jù)存取方法
背景技術(shù)：
請參閱圖1，其為一般液晶面板100的簡略示意圖。如圖1所示，液晶面板100包 含有一顯示控制集成電路130、一數(shù)據(jù)驅(qū)動單元140、及一像素陣列單元150。液晶面板100 通過數(shù)據(jù)控制集成電路130接收一電源供給集成電路110所提供的電源，并接收一本機(jī)端 電腦120所傳輸?shù)男盘?；?shù)據(jù)驅(qū)動單元140會根據(jù)該信號決定驅(qū)動像素陣列單元150中所 包含多個以陣列方式排列的像素單元，以顯示該信號所對應(yīng)的畫面。在液晶面板100進(jìn)入 待機(jī)模式時，本機(jī)端電腦120只會傳輸帶有固定靜態(tài)畫面(Static Frame)的信號給顯示控 制集成電路130，因此數(shù)據(jù)驅(qū)動單元140也僅只需要持續(xù)對應(yīng)產(chǎn)生單調(diào)的驅(qū)動信號以驅(qū)動 像素陣列單元150 ；然而，如此無意義的持續(xù)產(chǎn)生驅(qū)動信號仍然會在待機(jī)模式中對數(shù)據(jù)驅(qū) 動單元140帶來可觀的電源消耗，而使得液晶面板100本身亦產(chǎn)生大量的不必要電源浪費(fèi)。

發(fā)明內(nèi)容
本發(fā)明公開一種存儲器電路。該存儲器電路包含一第一開關(guān)、一開關(guān)單元、一第二 開關(guān)、多個存儲器單元、及一電容。該第一開關(guān)耦接于一像素單元。該第一開關(guān)在由該像素 單元讀出數(shù)據(jù)時被開啟，以由該像素單元接收多個第一電壓。這些第一電壓各自對應(yīng)于一 第一比特串所包含的多個比特。該開關(guān)單元耦接于該第一開關(guān)，用以控制切換該像素單元 的一數(shù)據(jù)讀取模式或一數(shù)據(jù)寫入模式。該第二開關(guān)耦接于該像素單元。該第二開關(guān)在寫入 數(shù)據(jù)于該像素單元時被開啟，以由該開關(guān)單元接收多個第二電壓。這些第二電壓各自對應(yīng) 于一第二比特串所包含的多個比特。該多個存儲器單元耦接于該開關(guān)單元。每一存儲器單 元包含一第三開關(guān)及一電容。該第三開關(guān)在該每一存儲器單元用來儲存該第一電壓或讀取 該第二電壓時被開啟。該電容的一第一端耦接于該第三開關(guān)的一第一端，且該電容的一第 二端接地。該多個存儲器單元所包含的該電容的電容值實(shí)質(zhì)上相同。本發(fā)明公開一種像素電路。該像素電路包含一像素單元及一存儲器電路。該存儲 器電路包含一第一開關(guān)、一開關(guān)單元、一第二開關(guān)、及多個存儲器單元。該第一開關(guān)耦接于 該像素單元。該第一開關(guān)在由該像素單元讀出數(shù)據(jù)時被開啟，以由該像素單元接收多個第 一電壓。這些第一電壓各自對應(yīng)于一第一比特串所包含的多個比特。該開關(guān)單元耦接于該 第一開關(guān)，用以控制切換該像素單元的一數(shù)據(jù)讀取模式或一數(shù)據(jù)寫入模式。該第二開關(guān)耦 接于該像素單元。該第二開關(guān)在寫入數(shù)據(jù)于該像素單元時被開啟，以由該開關(guān)單元接收多 個第二電壓。這些第二電壓各自對應(yīng)于一第二比特串所包含的多個比特。該多個存儲器單 元耦接于該開關(guān)單元。該每一存儲器單元包含一第三開關(guān)及一電容。該第三開關(guān)在該每一 存儲器單元用來儲存該第一電壓或讀取該第二電壓時被開啟。該電容的一第一端耦接于該第三開關(guān)的一第一端， 且該電容的一第二端接地。該多個存儲器單元所包含的該電容的電 容值實(shí)質(zhì)上相同。本發(fā)明公開一種用于像素電路的數(shù)據(jù)存取方法，用以致能上述的像素電路。該 數(shù)據(jù)存取方法包含根據(jù)原先儲存于這些存儲器單元的多個第二電壓在一第二比特串中各 自對應(yīng)的一比特的權(quán)位，決定這些第二電壓由這些存儲器單元各自被讀取的一讀取時間長 度，并由這些存儲器單元讀取這些第二電壓；及將所讀取的這些第二電壓傳輸至該像素單 元。這些第二電壓各自對應(yīng)的該讀取時間長度相異。


為讓本發(fā)明的上述和其他目的、特征、優(yōu)點(diǎn)與實(shí)施例能更明顯易懂，所附附圖的說 明如下圖1為一般液晶面板的簡略示意圖；圖2為本發(fā)明所公開的像素電路的示意圖，其中該像素電路用來替代圖1所示像 素陣列單元所包含多個以陣列方式排列的像素單元；圖3為圖2所示的像素電路在像素單元進(jìn)入數(shù)據(jù)讀取模式或數(shù)據(jù)寫入模式時的運(yùn) 作時序示意圖；圖4為根據(jù)圖2-圖3所公開的電壓寫入/讀取方式所公開的數(shù)據(jù)存取方法的流 程圖。其中，附圖標(biāo)記100液晶面板110電源供給集成電路120本機(jī)端電腦130顯示控制集成電路140數(shù)據(jù)驅(qū)動單元150像素陣列單元200像素電路205存儲器電路210開關(guān)單元220像素單元230、240 反向器單元402、404、406、408 步驟MEMl、MEM2、MEM3、MEM4、MEM5、MEM6 存儲器單元Rl電阻Cs儲存電容Clc平行板電容DL數(shù)據(jù)線Vcom共模電位節(jié)點(diǎn)M4、M6P型金屬氧化物半導(dǎo)體晶體管M5、M7N型金屬氧化物半導(dǎo)體晶體管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13 開關(guān)Vdd電壓源Cml、Cm2、Cm3、Cm4、Cm5、Cm6 電容POLA、POLB、SO、Si、S2、S3、S4、S5、Gn 控制端
具體實(shí)施例方式為了解決一般液晶面板在待機(jī)模式下數(shù)據(jù)驅(qū)動單元仍需持續(xù)產(chǎn)生對應(yīng)于靜態(tài)畫 面的驅(qū)動信號來驅(qū)動像素陣列單元，而帶來可觀且不必要的電源消耗的問題，本發(fā)明公開 一種存儲器電路、一種包含該存儲器電路的像素電路、以及用來致能該像素電路的數(shù)據(jù)存取方法；如此一來，即使液晶面板處于待機(jī)模式下，數(shù)據(jù)驅(qū)動單元也不需要再另外產(chǎn)生對應(yīng) 于靜態(tài)畫面的驅(qū)動信號來驅(qū)動像素陣列單元，而避免不必要的電源浪費(fèi)。
請參閱圖2，其為本發(fā)明所公開的像素電路200的示意圖，其中像素電路200用來 替代圖1所示像素陣列單元150所包含多個以陣列方式排列的像素單元。如圖2所示，像 素電路200包含一像素單元220及一存儲器電路205。像素單元220包含一開關(guān)Ml、一儲 存電容Cs、以及一平行板電容Clc，并用來由圖1所示像素陣列單元105上所布置的一數(shù)據(jù) 線DL(未圖示于圖1)讀取數(shù)據(jù)信號后將該數(shù)據(jù)信號暫存于儲存電容Cs，其中當(dāng)該數(shù)據(jù)信 號代表一第一比特串時，該數(shù)據(jù)信號可以多個代表高電位或低電位的第一電壓的形式在相 異時間內(nèi)被寄存于儲存電容Cs，且這些第一電壓各自對應(yīng)于該第一比特串所包含的多個比 特。儲存電容Cs與平行板電容Clc皆耦接于如圖2所示的一共模電位節(jié)點(diǎn)Vcom。存儲器電路205包含開關(guān)M2、M3、一開關(guān)單元210、多個存儲器單元MEMl、MEM2、 MEM3、MEM4、MEM5、MEM6等元件。開關(guān)M2會在像素單元220由數(shù)據(jù)線DL讀取該數(shù)據(jù)信號 時被開啟，以接收該多個第一電壓。開關(guān)單元210耦接于開關(guān)M2、M3，其中當(dāng)開關(guān)M2被開 啟時，像素單元220即進(jìn)入一數(shù)據(jù)讀取模式，而當(dāng)開關(guān)M3被開啟時，像素單元220即進(jìn)入一 數(shù)據(jù)寫入模式。該數(shù)據(jù)讀取模式即代表將該多個第一電壓由數(shù)據(jù)線DL讀入多個存儲器單 元MEM1-MEM6的過程，而該數(shù)據(jù)寫入模式即代表將多個第二電壓由存儲器單元MEM1-MEM6 各自讀出并寫入于像素單元220的過程，其中該多個第二電壓亦各自對應(yīng)于一第二比特 串所包含的一比特。請注意，為了圖示上的方便，圖2僅圖示了共六個在該數(shù)據(jù)讀取模式 下各自儲存單一第一電壓或在該數(shù)據(jù)寫入模式下各自被讀取單一第二電壓的存儲器單元 MEM1-MEM6，然而在本發(fā)明的其他實(shí)施例中，存儲器電路205所包含存儲器單元的數(shù)量并未 被限定于圖2所示的六個。開關(guān)單元210包含一第一反向器單元230、一第二反向器單元240、及一電阻R1。 第一反向器單元230的一輸入端耦接于存儲器單元MEM1-MEM6，且第一反向器單元230的一 輸出端耦接于開關(guān)M3。第二反向器單元240的一輸入端耦接于第一反向器單元230的該輸 出端，且第二反向器單元240的一輸出端耦接于存儲器單元MEM1-MEM6。 第一反向器單元230包含一 N型金屬氧化物半導(dǎo)體晶體管M5及一 P型金屬氧化物 半導(dǎo)體晶體管M4 ；N型金屬氧化物半導(dǎo)體晶體管M5的柵極耦接于存儲器單元MEM1-MEM6， 且N型金屬氧化物半導(dǎo)體晶體管M5的源極接地。P型金屬氧化物半導(dǎo)體晶體管M4的柵極 耦接于N型金屬氧化物半導(dǎo)體晶體管M5的柵極，P型金屬氧化物半導(dǎo)體晶體管的源極M4耦 接于一電壓源Vdd，且P型金屬氧化物半導(dǎo)體晶體管M4的漏極耦接于N型金屬氧化物半導(dǎo) 體晶體管M5的漏極。第二反向器單元240包含一 N型金屬氧化物半導(dǎo)體晶體管M7及一 P 型金屬氧化物半導(dǎo)體晶體管M6。N型金屬氧化物半導(dǎo)體晶體管M7的柵極耦接于N型金屬 氧化物半導(dǎo)體晶體管M5的漏極，且N型金屬氧化物半導(dǎo)體晶體管M7的源極接地。P型金屬 氧化物半導(dǎo)體晶體管M6的柵極耦接于N型金屬氧化物半導(dǎo)體晶體管M7的柵極，P型金屬 氧化物半導(dǎo)體晶體管M6的源極耦接于電壓源Vdd，且P型金屬氧化物半導(dǎo)體晶體管M6的漏 極耦接于N型金屬氧化物半導(dǎo)體晶體管M7的漏極。電阻Rl的一第一端耦接于N型金屬氧 化物半導(dǎo)體晶體管M7的漏極，且電阻Rl的一第二端耦接于存儲器單元MEM1-MEM6。
存儲器單元MEM1-MEM6皆耦接于開關(guān)單元210。存儲器單元MEM1-MEM6皆包含一 開關(guān)與一電容，舉例來說，存儲器單元MEMl包含開關(guān)M8與電容Cml、存儲器單元MEM2包含開關(guān)M9與電容Cm2、存儲器單元MEM3包含開關(guān)MlO與電容Cm3、存儲器單元MEM4包含開 關(guān)Mll與電容Cm4、存儲器單元MEM5包含開關(guān)M12與電容Cm5、存儲器單元MEM6包含開 關(guān) M13與電容Cm6，其中電容Cml-Cm6的電容值實(shí)質(zhì)上相等。開關(guān)M8-M13在像素單元220進(jìn) 入該數(shù)據(jù)讀取模式會依一數(shù)據(jù)讀取順序被分別開啟，使得存儲器單元MEM1-MEM6在像素單 元220進(jìn)入該數(shù)據(jù)讀取模式時，可各自用來由開關(guān)單元210讀取并在電容Cml-Cm6儲存上 述的第一電壓；同理，在像素單元220進(jìn)入該數(shù)據(jù)寫入模式時，開關(guān)亦會被開啟，使得每一 存儲器單元各自所儲存的一第二電壓被讀取并通過開關(guān)單元210被寫入至像素單元220。請參閱圖3，其為圖2所示的像素電路200在像素單元220進(jìn)入該數(shù)據(jù)讀取模式A 或該數(shù)據(jù)寫入模式B時的運(yùn)作時序示意圖。圖3圖示有圖2所示數(shù)據(jù)線DL、開關(guān)M2、M3的 控制端P0LA、P0LB、及存儲器單元MEM1-MEM6的控制端SO、Si、S2、S3、S4、S5的電位。在此 先行配合圖2說明該數(shù)據(jù)讀取模式的運(yùn)作，且為解說上的方便，在此假設(shè)在該數(shù)據(jù)讀取模 式下時，該第一比特串為” 111111”，這些由左至右各自代表比特串中十進(jìn)位值為32、16、8、 4、2、1的比特(已標(biāo)示于圖3數(shù)據(jù)線DL的對應(yīng)波形處)，亦即該多個第一電壓各自代表一 高電位的電壓。當(dāng)圖2所示的像素單元220進(jìn)入該數(shù)據(jù)讀取模式時，開關(guān)Ml的控制端Gn 會被致能，使得由數(shù)據(jù)線DL讀取的該多個第一電壓會依照該多個第一比特在該第一比特 串中的權(quán)位高低被儲存電容Cs所依序暫存。如圖2與圖3所示，在該數(shù)據(jù)讀取模式中，開 關(guān)M2的控制端POLA會被致能而打開開關(guān)M2，使得P型金屬氧化物半導(dǎo)體晶體管M4與N型 金屬氧化物半導(dǎo)體晶體管M5的柵極處于高電位，并使得P型金屬氧化物半導(dǎo)體晶體管M4 被關(guān)閉且N型金屬氧化物半導(dǎo)體晶體管M5被開啟，而將P型金屬氧化物半導(dǎo)體晶體管M6 及N型金屬氧化物半導(dǎo)體晶體管M7的柵極下拉至低電位；如此一來，P型金屬氧化物半導(dǎo) 體晶體管M6會被開啟，且N型金屬氧化物半導(dǎo)體晶體管M7會被關(guān)閉，使得被傳遞至P型金 屬氧化物半導(dǎo)體晶體管M4的柵極的該多個第一電壓會通過開關(guān)M6與電阻Rl得到來自電 壓源Vdd的升壓。最后，開關(guān)M8-M13的控制端S0-S5會根據(jù)上述該多個第一比特在該第一 比特串中的權(quán)位高低，分別被寫入并暫存于存儲器單元MEM1-MEM6所包含的電容Cml_Cm6 中；以圖3舉例來說，控制端S0-S5被致能的順序是S0、S1、S2、S3、S4、S5，亦即存儲器單元 MEM1-MEM6儲存六個第一電壓的先后順序?yàn)镸EM1、MEM2、MEM3、MEM4、MEM5、MEM6，其中存儲 器單元MEMl儲存的是該第一比特串中對應(yīng)于最高權(quán)位的比特，而存儲器單元MEM6儲存的 是該第一比特串中對應(yīng)于最低權(quán)位的比特。請再參考圖2與圖3，在該數(shù)據(jù)寫入模式中，假設(shè)存儲器單元MEM1-MEM6已各自儲 存了共六個第二電壓，則控制端S0-S5會亦如圖3所示的順序被致能，使得該六個第二電壓 由存儲器單元MEM1-MEM6根據(jù)對應(yīng)的第二比特在該第二比特串中的權(quán)位高低來被讀出，其 中存儲器單元MEMl儲存的是該第二比特串中對應(yīng)于最高權(quán)位的比特，而存儲器單元MEM6 儲存的是該第二比特串中對應(yīng)于最低權(quán)位的比特。在此假設(shè)該六個第二電壓皆處于高電 位，亦即假設(shè)第二比特串的值為” 111111”，由該數(shù)據(jù)讀取模式中對二反向器單元230、240的 敘述可知，位于P型金屬氧化物半導(dǎo)體晶體管M6與N型金屬氧化物半導(dǎo)體晶體管M7的柵 極的電位會處于低電位；在該數(shù)據(jù)讀取模式下，開關(guān)Ml會被關(guān)閉以暫停對于數(shù)據(jù)線DL所傳 輸?shù)男盘柕淖x取，且開關(guān)M3會被開啟以傳遞位于P型金屬氧化物半導(dǎo)體晶體管M6與N型 金屬氧化物半導(dǎo)體晶體管M7的柵極的低電位至平行板電容Clc，因此只要對位于平行板電 容Clc的一端的節(jié)點(diǎn)Lc的電位進(jìn)行偵測便可讀取該多個第二電壓的電位值，舉例來說，當(dāng)在節(jié)點(diǎn)Lc上讀取到上述被傳遞的低電位時，便可直接判斷對應(yīng)的第二比特為代表高電位 的1，此為單一第二電壓由存儲器單元MEM1-MEM6被讀取出來的過程中被反向器單元230反 轉(zhuǎn)過一次電位的緣故。 觀察圖3可知，實(shí)施本發(fā)明的方法在數(shù)據(jù)讀取模式下時，讀取該第二比特串中相 異比特/電壓的數(shù)據(jù)讀取時間亦相異，以對應(yīng)于各比特高低不同的權(quán)位。舉例來說，在電容 Cml-Cme的電容值實(shí)質(zhì)上相等的條件下，圖3中所示權(quán)位較高的比特所對應(yīng)的讀取時間長 度也會較長，以表示權(quán)位較高的比特對應(yīng)的電壓值亦較高的情況；然而，在本發(fā)明的其他實(shí) 施例中，亦可以使權(quán)位較低的比特對應(yīng)較長的讀取時間長度，只要滿足不同比特/電壓對 應(yīng)的讀取時間長度相異的條件即可，以使被讀取的比特/電壓所代表的權(quán)位可被清楚的辨 識，且該第二比特串中相異比特/電壓的相異數(shù)據(jù)讀取時間為實(shí)施本發(fā)明的方法的必要技 術(shù)特征。另外，在圖3所示的數(shù)據(jù)寫入模式中，寫入該第一比特串中相異比特/電壓的數(shù)據(jù) 寫入時間亦皆相異。然而，在本發(fā)明的其他實(shí)施例中，寫入相異比特/電壓的數(shù)據(jù)寫入時間 亦可相同，或者是不須遵循權(quán)位較高的比特/電壓對應(yīng)于較長數(shù)據(jù)寫入時間的處理方式。 請注意，在本發(fā)明的各實(shí)施例中，上述讀取該第二比特串中各相異比特/電壓的讀取時間 長度的設(shè)定與此處所述寫入該第一比特串中各相異比特/電壓的寫入時間長度的設(shè)定為 彼此獨(dú)立的關(guān)系，而未受限于圖3所示。在本發(fā)明的一較佳實(shí)施例中，讀取與寫入同一比特串中相異比特/電壓的讀取數(shù) 據(jù)時間長度與寫入數(shù)據(jù)時間長度關(guān)系相同。舉例來說，若讀取一比特串中相異比特/電壓 的讀取數(shù)據(jù)時間長度采用權(quán)位越高則對應(yīng)讀取數(shù)據(jù)時間長度越長的設(shè)定，則在該最佳實(shí)施 例中，寫入該比特串中相異比特/電壓的寫入數(shù)據(jù)時間長度亦會采用權(quán)位越高則對應(yīng)寫入 數(shù)據(jù)時間長度越長的設(shè)定，以使讀取及寫入該比特串的時序設(shè)定一致，配合上述各存儲器 單元中所包含的電容的電容值實(shí)質(zhì)上相同的設(shè)定，可使得存儲器單元在電路設(shè)計上的復(fù)雜 度大幅降低。除此以外，如圖3所示執(zhí)行數(shù)據(jù)讀取模式或數(shù)據(jù)寫入模式的總時間長度所示，讀 取單一第二比特串或?qū)懭雴我槐忍卮目傋x取數(shù)據(jù)時間長度或總寫入數(shù)據(jù)時間長度可等 于一條掃描線開啟的時間、多條掃描線開啟的時間、單一畫面(Frame)的存取時間、或多個 畫面的存取時間。雖然圖3所示寫入或讀取電壓的順序是依照存儲器單元MEM1-MEM6的順序(亦即 依照控制端S0-S5的致能順序)來進(jìn)行，然而在本發(fā)明的其他實(shí)施例中，寫入或讀取電壓于 存儲器單元MEM1-MEM6 (或是其他不同數(shù)量的存儲器單元)的順序以及對應(yīng)的寫入/讀取 電壓時間長度僅需根據(jù)對應(yīng)的比特串中不同比特的權(quán)位高低來進(jìn)行即可，而未被限定于如 圖3所示按照由高權(quán)位比特到低權(quán)位比特的順序或時間長度大小相對關(guān)系來進(jìn)行。請參閱圖4，其為根據(jù)圖2-圖3所公開的電壓寫入/讀取方式所公開的數(shù)據(jù)存取 方法的流程圖。如圖4所示，本發(fā)明的數(shù)據(jù)存取方法包含步驟如下步驟402 由一像素單元接收多個第一電壓，這些第一電壓各自對應(yīng)于一第一比 特串所包含的多個比特；步驟404:根據(jù)這些第一電壓各自在該第一比特串中對應(yīng)的一比特的權(quán)位，決定 這些第一電壓寫入多個存儲器單元的一第一順序及這些第一電壓各自寫入這些存儲器單元的一寫入時間長度，并將這些第一電壓寫入這些存儲器單元，其中這些第一電壓各自對 應(yīng)的該寫入時間長度相異；步驟406 根據(jù)原先儲存于這些存儲器單元的多個第二電壓在一第二比特串中各 自對應(yīng)的一比特的權(quán)位，決定這些第二電壓由這些存儲器單元被讀取的一第二順序及這些 第二電壓由這些存 儲器單元各自被讀取的一讀取時間長度，并由這些第二存儲器單元讀取 這些第二電壓；及步驟408 將所讀取的這些第二電壓傳輸至該像素單元。步驟402、404描述了在該數(shù)據(jù)讀取模式中將多個第一電壓由數(shù)據(jù)線DL讀取并根 據(jù)對應(yīng)的比特的權(quán)位高低寫入多個存儲器單元MEM1-MEM6的過程，其中步驟404所述的第 一順序?qū)?yīng)于圖3中所述寫入這些第一電壓于存儲器單元MEM1-MEM6的順序。同理，步驟 406,408描述了在該數(shù)據(jù)寫入模式中將多個第二電壓由多個存儲器單元MEM1-MEM6根據(jù)所 對應(yīng)比特的權(quán)位高低寫入至像素單元220以進(jìn)行讀取的過程，其中步驟406所述的第二順 序?qū)?yīng)于圖3中所述將這些第二電壓由存儲器單元MEM1-MEM6讀出的順序。然而將圖4所 公開的步驟加上上述公開的其他條件或是進(jìn)行執(zhí)行順序上的排列組合所產(chǎn)生的其他實(shí)施 例，仍應(yīng)視為本發(fā)明的實(shí)施例。本發(fā)明公開一種存儲器電路、包含該存儲器電路的一種像素電路、以及一種應(yīng)用 于該像素電路的數(shù)據(jù)存取方法。通過寫入或讀取的多個電壓在比特串中對應(yīng)的比特的權(quán)位 高低來決定寫入或讀取這些電壓時的順序或時間長度，可以在觸控面板需要進(jìn)入待機(jī)模式 時，只需要持續(xù)由這些存儲器單元中讀取事先儲存的高電位或低電位的多個第二電壓(亦 即具有值為” 111111”或”000000”的第二比特串)，便可以在圖1所示的數(shù)據(jù)驅(qū)動單元140 不需另外產(chǎn)生比特串的情況下驅(qū)動像素陣列單元，而達(dá)成在待機(jī)模式下省電的功效。除此 以外，由于需要多個存儲器單元各自包含的電容的電容值實(shí)質(zhì)上相等以產(chǎn)生相異的寫入/ 讀取時間，因此在制造像素電路200時所需的面積也會較小，對于生產(chǎn)液晶面板100來說也 會帶來面積較小的好處。當(dāng)然，本發(fā)明還可有其它多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟 悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變 形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
一種存儲器電路，其特征在于，包含一第一開關(guān)，耦接于一像素單元，該第一開關(guān)在由該像素單元讀出數(shù)據(jù)時被開啟，以由該像素單元接收多個第一電壓，其中這些第一電壓各自對應(yīng)于一第一比特串所包含的多個比特；一開關(guān)單元，耦接于該第一開關(guān)，用以控制切換該像素單元的一數(shù)據(jù)讀取模式或一數(shù)據(jù)寫入模式；一第二開關(guān)，耦接于該像素單元，該第二開關(guān)在寫入數(shù)據(jù)于該像素單元時被開啟，以由該開關(guān)單元接收多個第二電壓，其中這些第二電壓各自對應(yīng)于一第二比特串所包含的多個比特；及多個存儲器單元，耦接于該開關(guān)單元，每一存儲器單元包含一第三開關(guān)，在該每一存儲器單元用來儲存該第一電壓或讀取該第二電壓時被開啟；及一電容，其一第一端耦接于該第三開關(guān)的一第一端，且該電容的一第二端接地，其中該多個存儲器單元所包含的該電容的電容值實(shí)質(zhì)上相同。
2.根據(jù)權(quán)利要求1所述的存儲器電路，其特征在于，該開關(guān)單元包含一第一反向器單元，其一輸入端耦接于這些存儲器單元，且其一輸出端耦接于該第二 開關(guān)及一第二反向器單元，其一輸入端耦接于該第一反向器單元的該輸出端，且其一輸出端 耦接于這些存儲器單元。
3.根據(jù)權(quán)利要求2所述的存儲器電路，其特征在于，該第一反向器單元包含一第一 N型金屬氧化物半導(dǎo)體晶體管，其柵極耦接于這些存 儲器單元，且該第一 N型晶體管的漏極接地；及一第一 P型金屬氧化物半導(dǎo)體晶體管，其柵 極耦接于該第一 N型金屬氧化物半導(dǎo)體晶體管的柵極，該第一 P型金屬氧化物半導(dǎo)體晶體 管的源極耦接于一電壓源，且該第一 P型金屬氧化物半導(dǎo)體晶體管的漏極耦接于該第一 N 型金屬氧化物半導(dǎo)體晶體管的漏極；其中該第二反向器單元包含一第二 N型金屬氧化物半導(dǎo)體晶體管，其柵極耦接于該 第一 N型金屬氧化物半導(dǎo)體晶體管的漏極，且該第二 N型金屬氧化物半導(dǎo)體晶體管的漏極 接地；及一第二 P型金屬氧化物半導(dǎo)體晶體管，其柵極耦接于該第二 N型金屬氧化物半導(dǎo)體 晶體管的柵極，該第二 P型金屬氧化物半導(dǎo)體晶體管的源極耦接于該電壓源，且該第二 P型 金屬氧化物半導(dǎo)體晶體管的漏極耦接于該第二 N型金屬氧化物半導(dǎo)體晶體管的漏極。
4.根據(jù)權(quán)利要求3所述的存儲器電路，其特征在于，該開關(guān)單元另包含一電阻，其一第一端耦接于該第二 N型金屬氧化物半導(dǎo)體晶體管的漏極，且該電阻的 一第二端耦接于這些存儲器單元。
5.一種像素電路，其特征在于，包含一像素單元；及一存儲器電路，包含一第一開關(guān)、一開關(guān)單元、一第二開關(guān)以及多個存儲器單元，其中該第一開關(guān)，耦接于該像素單元，該第一開關(guān)在由該像素單元讀出數(shù)據(jù)時被開啟，以由 該像素單元接收多個第一電壓，其中這些第一電壓各自對應(yīng)于一第一比特串所包含的多個 比特；該開關(guān)單元，耦接于該第一開關(guān)，用以控制切換該像素單元的一數(shù)據(jù)讀取模式或一數(shù) 據(jù)寫入模式；該第二開關(guān)，耦接于該像素單元，該第二開關(guān)在寫入數(shù)據(jù)于該像素單元時被開啟，以由 該開關(guān)單元接收多個第二電壓，其中這些第二電壓各自對應(yīng)于一第二比特串所包含的多個 比特；及所述多個存儲器單元，耦接于該開關(guān)單元，每一存儲器單元包含一第三開關(guān)，在該每 一存儲器單元用來儲存該第一電壓或讀取該第二電壓時被開啟；及一電容，其一第一端耦 接于該第三開關(guān)的一第一端，且該電容的一第二端接地，其中該多個存儲器單元所包含的 該電容的電容值實(shí)質(zhì)上相同。
6.一種用于像素電路的數(shù)據(jù)存取方法，其特征在于，用以致能權(quán)利要求5所述的像素 電路，該數(shù)據(jù)存取方法包含根據(jù)原先儲存于這些存儲器單元的多個第二電壓在一第二比特串中各自對應(yīng)的一比 特的權(quán)位，決定這些第二電壓由這些存儲器單元各自被讀取的一讀取時間長度，并由這些 存儲器單元讀取這些第二電壓；及將所讀取的這些第二電壓傳輸至該像素單元；其中這些第二電壓各自對應(yīng)的該讀取時間長度相異。
7.根據(jù)權(quán)利要求6所述的數(shù)據(jù)存取方法，其特征在于，另包含根據(jù)原先儲存于這些存儲器單元的該多個第二電壓在該第二比特串中各自對應(yīng)的該 比特的權(quán)位，決定這些第二電壓由這些存儲器單元被讀取的一第二順序。
8.根據(jù)權(quán)利要求6所述的數(shù)據(jù)存取方法，其特征在于，由這些存儲器單元讀取這些第 二電壓的一加總讀取時間長度等于一條掃描信號線開啟時間長度、多條掃描線開啟時間長 度、讀取單一畫面的時間長度、或讀取多個畫面的時間長度。
9.根據(jù)權(quán)利要求6所述的數(shù)據(jù)存取方法，其特征在于，當(dāng)由這些存儲器單元讀取這些 第二電壓時，儲存該第二比特串中一第一權(quán)位比特的存儲器單元所包含的該開關(guān)的致能時 間點(diǎn)早于或晚于儲存該第二比特串中一第二權(quán)位比特的存儲器單元所包含的該開關(guān)的致 能時間點(diǎn)，且在該第二比特串中，該第一權(quán)位比特的權(quán)位高于該第二權(quán)位比特。
10.根據(jù)權(quán)利要求6所述的數(shù)據(jù)存取方法，其特征在于，當(dāng)由這些存儲器單元讀取這些 第二電壓時，儲存該第二比特串中一第一權(quán)位比特的存儲器單元所包含的該開關(guān)的致能時 間寬度大于或小于儲存該第二比特串中一第二權(quán)位比特的存儲器單元所包含的該開關(guān)的 致能時間寬度，且在該第二比特串中，該第一權(quán)位比特的權(quán)位高于該第二權(quán)位比特。
11.根據(jù)權(quán)利要求6所述的數(shù)據(jù)存取方法，其特征在于，另包含由該像素單元接收多個第一電壓，這些第一電壓各自對應(yīng)于一第一比特串所包含的多 個比特；及根據(jù)這些第一電壓各自在該第一比特串中對應(yīng)的一比特的權(quán)位，決定這些第一電壓寫 入多個存儲器單元的一第一順序，并將這些第一電壓寫入這些存儲器單元；其中這些第一電壓各自對應(yīng)的一寫入時間長度相異。
12.根據(jù)權(quán)利要求11所述的數(shù)據(jù)存取方法，其特征在于，寫入這些第一電壓至這些存 儲器單元的一加總寫入時間長度等于一條掃描信號線開啟時間長度、多條掃描線開啟時間 長度、寫入單一畫面的時間長度、或?qū)懭攵鄠€畫面的時間長度。
13.根據(jù)權(quán)利要求11所述的數(shù)據(jù)存取方法，其特征在于，當(dāng)寫入這些第一電壓至這些 存儲器單元時，預(yù)定儲存該第一比特串中一第一權(quán)位比特的存儲器單元所包含的該開關(guān)的 致能時間點(diǎn)早于或晚于預(yù)定儲存該第一比特串中一第二權(quán)位比特的存儲器單元所包含的 該開關(guān)的致能時間點(diǎn)，且在該第一比特串中，該第一權(quán)位比特的權(quán)位高于該第二權(quán)位比特。
14.根據(jù)權(quán)利要求11所述的數(shù)據(jù)存取方法，其特征在于，當(dāng)寫入這些第一電壓至這些 存儲器單元時，預(yù)定儲存該第一比特串中一第一權(quán)位比特的存儲器單元所包含的該開關(guān)的 致能時間寬度大于或小于儲存該第一比特串中一第二權(quán)位比特的存儲器單元所包含的該 開關(guān)的致能時間寬度，且在該第一比特串中，該第一權(quán)位比特的權(quán)位高于該第二權(quán)位比特。
15.根據(jù)權(quán)利要求6所述的數(shù)據(jù)存取方法，其特征在于，這些存儲器單元各自包含一開 關(guān)，且當(dāng)該開關(guān)被致能時，包含該開關(guān)的一存儲器單元方可讀取或?qū)懭腚妷骸?br> 全文摘要
本發(fā)明涉及一種存儲器電路、像素電路、及相關(guān)數(shù)據(jù)存取方法。像素電路包含像素單元與存儲器電路。存儲器電路包含第一開關(guān)、開關(guān)單元、第二開關(guān)、及多個存儲器單元。多個存儲器單元各自包含第三開關(guān)與電容，且這些存儲器單元所包含的電容的電容值實(shí)質(zhì)上相等。應(yīng)用于像素電路的數(shù)據(jù)存取方法包含根據(jù)由數(shù)據(jù)線接收的多個第一電壓各自在第一比特串中對應(yīng)的比特的權(quán)位，決定這些第一電壓寫入多個存儲器單元的順序，并包含根據(jù)原先儲存于這些存儲器單元的多個第二電壓在第二比特串中各自對應(yīng)的比特的權(quán)位，決定這些第二電壓由這些存儲器單元被讀取的順序及讀取時間長度。
文檔編號G09G3/20GK101964170SQ201010274000
公開日2011年2月2日 申請日期2010年9月2日 優(yōu)先權(quán)日2010年9月2日
發(fā)明者李宇軒, 柯明道, 陳思翰 申請人:友達(dá)光電股份有限公司