專利名稱：脈沖輸出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種脈沖輸出電路，更明確地說，有關(guān)于一種可節(jié)省功耗與電路面積 的脈沖輸出電路。
背景技術(shù)：
在有機(jī)發(fā)光二極管(OLED)顯示器中，當(dāng)薄膜晶體管驅(qū)動(dòng)OLED像素時(shí)，補(bǔ)償電路須 提供補(bǔ)償電壓給薄膜晶體管，以使OLED像素可顯示正確的亮度。由于補(bǔ)償電路根據(jù)一輸入 信號(hào)與一脈沖信號(hào)，來產(chǎn)生補(bǔ)償電壓，因此在OLED顯示器中，設(shè)有一脈沖輸出電路，以提供 補(bǔ)償電路所需的脈沖信號(hào)。請(qǐng)參考圖1。圖1為說明現(xiàn)有技術(shù)的脈沖輸出電路100的電路圖。脈沖輸出電路 100用來依據(jù)輸入信號(hào)Sin，產(chǎn)生一脈沖信號(hào)SP。脈沖輸出電路100包含晶體管Q1與02。晶 體管 Q1 與 Q2 皆為 N 型金屬氧化物半導(dǎo)體(N-type channel metal oxide semiconductor, NMOS)晶體管。晶體管Q1與Q2皆具有一漏極(D)、一源極(S)，以及一柵極(G)。晶體管Q2 的驅(qū)動(dòng)能力被設(shè)計(jì)成較晶體管Q1的驅(qū)動(dòng)能力為佳。晶體管Q1的漏極接收電壓源Vdd所提供 的高電壓VDD，晶體管Q1的柵極耦接于晶體管Q1的漏極，并接收高電壓VDD。由于晶體管Q1 的柵極接收電壓源Vdd所提供的高電壓VDD，因此晶體管Q1隨時(shí)保持導(dǎo)通。晶體管Q2的漏極 耦接于晶體管Q1的源極，晶體管Q2的柵極用來接收輸入信號(hào)Sin，晶體管Q2的源極接收電壓 源Vss所提供的低電壓Vss。當(dāng)輸入信號(hào)Sin為低電位時(shí)，晶體管Q2關(guān)閉。此時(shí)，由于晶體管Q1保持導(dǎo)通，因此 電壓源Vdd通過晶體管Q1將晶體管Q1的源極上的電壓拉升至高電位。當(dāng)輸入信號(hào)Sin為高 電位時(shí)，晶體管Q2導(dǎo)通。此時(shí)，雖然晶體管Q1也為導(dǎo)通，然而由于晶體管Q2的驅(qū)動(dòng)能力較 晶體管Q1的驅(qū)動(dòng)能力佳，因此電壓源Vss通過晶體管Q2可將晶體管Q2的漏極上的電壓拉低 至低電位。因此，由上述說明可知，當(dāng)輸入信號(hào)Sin具有一正脈沖時(shí)，脈沖輸出電路100通過 Q1的源極與晶體管Q2的漏極，產(chǎn)生一負(fù)脈沖的脈沖信號(hào)Sp(如圖1所示)。然而，為了確保當(dāng)晶體管Q2導(dǎo)通時(shí)可將晶體管Q2的漏極上的電壓拉低至低電位， 晶體管Q2的驅(qū)動(dòng)能力必須被設(shè)計(jì)成遠(yuǎn)較晶體管Q1佳。換句話說，晶體管Q2的寬長比須被 設(shè)計(jì)成遠(yuǎn)大于晶體管Q1的寬長比。如此，造成晶體管Q2占據(jù)太多電路面積。另外，由于當(dāng) 輸入信號(hào)Sin為高電位時(shí)，晶體管Q1與Q2同時(shí)導(dǎo)通，因此在脈沖輸出電路100中，會(huì)產(chǎn)生漏 電流從高電壓源Vdd通過晶體管Q1與Q2流至低電壓源Vss，而浪費(fèi)功耗。此外，脈沖輸 出電路100僅能提供與輸入信號(hào)Sin完全反相的脈沖信號(hào)SP。然而，補(bǔ)償電路所需的脈沖信 號(hào)不一定是與輸入信號(hào)Sin完全反相的脈沖信號(hào)SP。如此，造成補(bǔ)償電路無法產(chǎn)生適當(dāng)?shù)难a(bǔ) 償電壓，而導(dǎo)致OLED像素?zé)o法顯示正確的亮度。

發(fā)明內(nèi)容
本發(fā)明提供一種脈沖輸出電路。該脈沖輸出電路包含一第一晶體管、一第二晶體
管、一第三晶體管，以及一第四晶體管。該第一晶體管包含一第一電極、一第二電極，以及一柵極。該第一晶體管的該第一電極用來接收一第一信號(hào)。該第一晶體管的該柵極用來接收 一第二信號(hào)。該第二晶體管包含一第一電極、一第二電極，以及一柵極。該第二晶體管的該 第一電極耦接至該第一晶體管的該第二電極。該第二晶體管的該第二電極用來接收一第三 信號(hào)。該第二晶體管的該柵極用來接收一第四信號(hào)。該第三晶體管包含一第一電極、一第 二電極，以及一柵極。該第三晶體管的該第一電極用來接收一第五信號(hào)。該第三晶體管的 該柵極耦接至該第一晶體管的該第二電極。該第四晶體管包含一第一電極、一第二電極，以 及一柵極。該第四晶體管的該第一電極耦接至該第三晶體管的該第二電極。該第四晶體管 的該第一電極用來產(chǎn)生一脈沖信號(hào)。該第四晶體管的該第二電極用來接收一第六信號(hào)。該 第四晶體管的該柵極用來接收該第四信號(hào)。該第一晶體管、該第二晶體管、該第三晶體管與 該第四晶體管具有相同的通道類型。該脈沖輸出電路根據(jù)該第一信號(hào)、該第二信號(hào)、該第三 信號(hào)、該第四信號(hào)、該第五信號(hào)與該第六信號(hào)，產(chǎn)生該脈沖信號(hào)。


圖1為說明現(xiàn)有技術(shù)的脈沖輸出電路的電路圖；圖2為說明本發(fā)明第一實(shí)施例的脈沖輸出電路的電路圖；圖3為說明根據(jù)第一種設(shè)定，本發(fā)明第一實(shí)施例的脈沖輸出電路的工作原理的示 意圖；圖4為說明根據(jù)第二種設(shè)定，本發(fā)明第一實(shí)施例的脈沖輸出電路的工作原理的示 意圖；圖5為說明根據(jù)第三種設(shè)定，本發(fā)明第一實(shí)施例的脈沖輸出電路的工作原理的示 意圖；圖6為說明根據(jù)第四種設(shè)定，本發(fā)明第一實(shí)施例的脈沖輸出電路的工作原理的示 意圖；圖7為說明根據(jù)第五種設(shè)定，本發(fā)明第一實(shí)施例的脈沖輸出電路的工作原理的示 意圖；圖8為說明本發(fā)明第二實(shí)施例的脈沖輸出電路的電路圖；圖9為說明根據(jù)第一種設(shè)定，本發(fā)明第二實(shí)施例的脈沖輸出電路的工作原理的示 意圖；圖10為說明本發(fā)明第三實(shí)施例的脈沖輸出電路的電路圖；圖11為說明根據(jù)第一種設(shè)定，本發(fā)明第三實(shí)施例的脈沖輸出電路的工作原理的 示意圖；圖12為說明根據(jù)第二種設(shè)定，本發(fā)明第三實(shí)施例的脈沖輸出電路的工作原理的 示意圖。
其中，附圖標(biāo)記
1、2 端點(diǎn)100、200、800、1000脈沖輸出電路
D漏極G柵極
Ileak 漏電流Α ％ 晶體管
S源極S1 Sltl 信號(hào)
Sclk 時(shí)鐘脈沖信號(hào)Sin輸入信號(hào)
5
Sp脈沖信號(hào)Sxm 反相時(shí)鐘脈沖信號(hào)I\ T4 時(shí)段Tdelay 延遲時(shí)間VC1、VS3、VG3、VDD、VSS 電壓
具體實(shí)施例方式請(qǐng)參考圖2。圖2為本發(fā)明第一實(shí)施例的脈沖輸出電路200的電路圖。脈沖輸出電路200用來依據(jù)信號(hào)Sp S2, S3> S4, S5與S6，產(chǎn)生一脈沖信號(hào)SP。脈沖輸出電路200包含 晶體管Q1 Q4與一電容Q。晶體管Q1 Q4皆具有相同的通道類型，可以減少脈沖輸出電 路在制造中所需的掩膜數(shù)目。例如在圖2中，晶體管Q1 Q4皆為N型金屬氧化物半導(dǎo)體 (N-type channel metal oxide semiconductor, NMOS)晶晶y^iW Q1 Q4 皆
漏極⑶、一源極⑶，以及一柵極(G)。晶體管Q1 Q4與電容C1之間的耦接關(guān)系如圖2所 示，晶體管Q1的漏極接收信號(hào)S1,晶體管Q1的柵極接收信號(hào)S2。晶體管Q2的漏極耦接至晶 體管Q1的源極，晶體管Q2的柵極接收信號(hào)S4，晶體管Q2的源極接收信號(hào)S3。晶體管Q3的 漏極接收信號(hào)S5,晶體管Q3的柵極耦接至晶體管Q1的源極，晶體管Q3的源極用來產(chǎn)生脈沖 信號(hào)SP。晶體管Q4的漏極耦接至晶體管Q3的源極，晶體管Q4的柵極耦接至晶體管Q2的柵 極，并接收信號(hào)S4，晶體管Q4的源極接收信號(hào)S6。晶體管Q3的源極(或晶體管Q4的漏極) 輸出脈沖信號(hào)SP。電容C1包含第一端(1)與第二端(2)，電容C1的第一端耦接至晶體管Q1 的源極與晶體管Q3的柵極。此外，在圖2中，Ve3表示晶體管Q3的柵極電壓，Vs3表示晶體管 Q3的源極電壓，Vci表示電容C1的跨壓。圖3為說明根據(jù)第一種設(shè)定，本發(fā)明的脈沖輸出電路200的工作原理的示意圖。如 圖3所示，在脈沖輸出電路200中，根據(jù)第一種設(shè)定，信號(hào)S1與S5為電壓源Vdd所提供的高 電壓Vdd ；信號(hào)S3與S6為電壓源Vss所提供的低電壓Vss ；信號(hào)S2為一時(shí)鐘脈沖信號(hào)Sm ；且 信號(hào)S4為一輸入信號(hào)SIN。以下將說明當(dāng)輸入信號(hào)Sin為一正脈沖時(shí)，脈沖輸出電路200產(chǎn) 生負(fù)脈沖的脈沖信號(hào)Sp的工作原理。請(qǐng)參考圖3所示的時(shí)段T1 T3中，根據(jù)第一種設(shè)定，脈沖輸出電路200的信號(hào)的 波形。在時(shí)段T1中，時(shí)鐘脈沖信號(hào)Sm處于高電位且輸入信號(hào)Sin處于低電位。此時(shí)，晶體 管Q1導(dǎo)通且晶體管Q2與Q4關(guān)閉。電壓源Vdd通過晶體管Q1將晶體管Q3的柵極電壓Ve3拉 至高電位，而使得晶體管Q3導(dǎo)通。如此，電壓源Vdd通過晶體管Q3將晶體管Q3的源極電壓 Vs3拉至高電位。此外，電壓源Vdd通過晶體管Q1對(duì)電容C1充電，以使電容儲(chǔ)存電壓Va。如 此，當(dāng)源極電壓Vs3上升至較高的電位時(shí)，通過電容C1所儲(chǔ)存的電壓Va，可提升柵極電壓Ve3 的電位。換句話說，當(dāng)源極電壓Vs3上升至較高的電位時(shí)，晶體管Q3的柵極-源極電壓差 Ves3仍可保持大于晶體管Q3的臨界電壓Vth3，而使得晶體管Q3保持完全導(dǎo)通。因此電壓源 Vdd可通過晶體管Q3將源極電壓Vs3的電位提升至高電壓Vdd的電位。在時(shí)段T2中，時(shí)鐘脈 沖信號(hào)Sm處于低電位且輸入信號(hào)Sin處于高電位。此時(shí)，晶體管Q1關(guān)閉且晶體管Q2與Q4 導(dǎo)通。電壓源Vss通過晶體管Q2將晶體管Q3的柵極電壓Ve3拉至低電位，而使得晶體管Q3 關(guān)閉，電壓源Vss通過晶體管Q4將晶體管Q3的源極電壓Vs3拉至低電位。在時(shí)段T3中，時(shí)鐘 脈沖信號(hào)Sm處于高電位且輸入信號(hào)Sin處于低電位。此時(shí)，與時(shí)段T1的情況類似，晶體管 Q1導(dǎo)通且晶體管Q2與Q4關(guān)閉。如此，電壓源Vdd通過晶體管Q3將晶體管Q3的源極電壓Vs3 拉至高電位。
因此，由上述說明可知，當(dāng)輸入信號(hào)Sin為一正脈沖時(shí)，脈沖輸出電路200同時(shí)通過晶體管Q3的源極(或晶體管Q4的漏極)輸出負(fù)脈沖的脈沖信號(hào)SP。此外，由圖3的時(shí)段T2 可看出，當(dāng)時(shí)鐘脈沖信號(hào)Sm處于低電位的時(shí)間減少時(shí)，脈沖信號(hào)Sp的脈沖寬度也隨之減 少。換句話說，脈沖輸出電路200依據(jù)時(shí)鐘脈沖信號(hào)Sm，調(diào)整脈沖信號(hào)Sp的脈沖寬度。此 夕卜，相較于現(xiàn)有技術(shù)的脈沖輸出電路100，在脈沖輸出電路200中，由于晶體管Q1與Q2不同 時(shí)導(dǎo)通，且晶體管Q3與Q4不同時(shí)導(dǎo)通，因此可避免于電壓源Vdd與Vss之間產(chǎn)生漏電路徑，如 此，可減少浪費(fèi)功耗。此外，晶體管Q1 Q4皆不需較強(qiáng)的驅(qū)動(dòng)能力，因此可節(jié)省晶體管Q1 Q4所需的電路面積。另外，在圖3的時(shí)段T4中，輸入信號(hào)Sin處于低電位且時(shí)鐘脈沖信號(hào)Sm也處于低 電位，而使得晶體管Q” Q2> Q4皆關(guān)閉。此時(shí)，電容C1作為一穩(wěn)壓電容來穩(wěn)定晶體管Q3的柵 極電壓\3，以維持晶體管Q3的柵極-源極電壓差V㈣大于晶體管Q3的臨界電壓VTH3。如此， 晶體管Q3保持導(dǎo)通，使得電壓源Vdd可通過晶體管Q3,維持源極電壓Vs3處于高電位。此外， 時(shí)鐘脈沖信號(hào)Sm的切換會(huì)通過晶體管Q1的柵極與源極之間的寄生電容耦合至柵極電壓 Ve3，而導(dǎo)致柵極電壓Ve3不穩(wěn)定。然而，通過設(shè)計(jì)電容C1的電容值相對(duì)于晶體管Q1的寄生電 容的電容值的比例，即可明顯地減少時(shí)鐘脈沖信號(hào)Sm于切換時(shí)對(duì)柵極電壓Ve3所造成的影 響。值得注意的是，由于晶體管Q3的柵極與源極之間具有一寄生電容，因此通過適當(dāng)?shù)卦O(shè) 計(jì)晶體管Q3的寄生電容的電容值，即可使晶體管Q3的寄生電容與電容C1具有相同的作用。 換句話說，通過設(shè)計(jì)晶體管Q3,亦可省略在圖2中的電容q。請(qǐng)參考圖4。圖4為說明根據(jù)第二種設(shè)定，本發(fā)明的脈沖輸出電路200的工作原 理的示意圖。如圖4所示，在脈沖輸出電路200中，根據(jù)第二種設(shè)定，信號(hào)S1與S5為電壓源 Vdd所提供的高電壓Vdd ；信號(hào)S3與S6為電壓源Vss所提供的低電壓Vss ；信號(hào)S4為時(shí)鐘脈沖 信號(hào)Sm ；且信號(hào)S2為一輸入信號(hào)SIN。以下將說明當(dāng)輸入信號(hào)Sin為一正脈沖時(shí)，脈沖輸出 電路200產(chǎn)生正脈沖的脈沖信號(hào)Sp的工作原理。請(qǐng)參考圖4所示的時(shí)段T1 T3中，根據(jù)第二種設(shè)定，脈沖輸出電路200的信號(hào)的 波形。在時(shí)段T1中，時(shí)鐘脈沖信號(hào)Sm處于高電位且輸入信號(hào)Sin處于低電位。此時(shí)，晶體 管Q1關(guān)閉且晶體管Q2與Q4導(dǎo)通。電壓源Vss通過晶體管Q2將晶體管Q3的柵極電壓Ve3拉 至低電位，而使得晶體管Q3關(guān)閉，電壓源Vss通過晶體管Q4將晶體管Q3的源極電壓Vs3拉至 低電位。在時(shí)段T2中，時(shí)鐘脈沖信號(hào)Sm處于低電位且輸入信號(hào)Sin處于高電位，此時(shí)，晶 體管Q1導(dǎo)通且晶體管Q2與Q4關(guān)閉。電壓源Vdd通過晶體管Q1將晶體管Q3的柵極電壓Ve3 拉至高電位，而使得晶體管Q3導(dǎo)通。如此，電壓源Vdd通過晶體管Q3將晶體管Q3的源極電 壓Vs3拉至高電位。在時(shí)段T3中，時(shí)鐘脈沖信號(hào)Sm處于高電位且輸入信號(hào)Sin處于低電位。 此時(shí)，與時(shí)段T1的情況類似，晶體管Q1關(guān)閉且晶體管Q2與Q4導(dǎo)通。電壓源Vss通過晶體管 Q2將晶體管Q3的柵極電壓Ve3拉至低電位，而使得晶體管Q3關(guān)閉，電壓源Vss通過晶體管Q4 將晶體管Q3的源極電壓Vs3拉至低電位。因此，由上述說明可知，在根據(jù)第二種設(shè)定的脈沖輸出電路200中，當(dāng)輸入信號(hào)Sin 為一正脈沖時(shí)，脈沖輸出電路200同時(shí)通過晶體管Q3的源極(或晶體管Q4的漏極)輸出正 脈沖的脈沖信號(hào)Sp。此外，由圖4的時(shí)段T2可看出，當(dāng)時(shí)鐘脈沖信號(hào)Sm處于低電位的時(shí)間 減少時(shí)，脈沖信號(hào)Sp的脈沖寬度也隨之減少。換句話說，脈沖輸出電路200依據(jù)時(shí)鐘脈沖 信號(hào)SM，調(diào)整脈沖信號(hào)Sp的脈沖寬度。
此外，在根據(jù)第一種設(shè)定或第二種設(shè)定的脈沖輸出電路200中，晶體管Q1與02不同時(shí)導(dǎo)通，且晶體管Q3與Q4不同時(shí)導(dǎo)通。因此相較現(xiàn)有技術(shù)的脈沖輸出電路100，在脈沖 輸出電路200中，可避免于電壓源Vdd與Vss之間產(chǎn)生漏電路徑，而減少浪費(fèi)功耗。此外，晶 體管Q1 Q4皆不需較強(qiáng)的驅(qū)動(dòng)能力，因此可節(jié)省晶體管Q1 Q4所需的電路面積。請(qǐng)參考圖5。圖5為說明根據(jù)第三種設(shè)定，本發(fā)明的脈沖輸出電路200的工作原 理的示意圖。如圖5所示，在脈沖輸出電路200中，根據(jù)第三種設(shè)定，信號(hào)S1與S5為時(shí)鐘脈 沖信號(hào)Sm ；信號(hào)S3與S6為電壓源Vss所提供的低電壓Vss ；信號(hào)S4為反相于時(shí)鐘脈沖信號(hào) Sclk的一反相時(shí)鐘脈沖信號(hào)SmK ；且信號(hào)S2為輸入信號(hào)SIN。以下將說明當(dāng)輸入信號(hào)Sin為 一正脈沖時(shí)，脈沖輸出電路200產(chǎn)生正脈沖的脈沖信號(hào)Sp的工作原理。請(qǐng)參考圖5所示的時(shí)段T1 T3中，根據(jù)第三種設(shè)定，脈沖輸出電路200的信號(hào)的 波形。在時(shí)段T1中，時(shí)鐘脈沖信號(hào)Sm處于低電位，反相時(shí)鐘脈沖信號(hào)SmK處于高電位，且 輸入信號(hào)Sin處于低電位。此時(shí)，晶體管Q1關(guān)閉且晶體管Q2與Q4導(dǎo)通。電壓源Vss通過晶 體管Q2將晶體管Q3的柵極電壓Ve3拉至低電位，而使得晶體管Q3關(guān)閉，電壓源Vss通過晶體 管Q4將晶體管Q3的源極電壓Vs3拉至低電位。在時(shí)段T2中，時(shí)鐘脈沖信號(hào)Sm處于高電位， 反相時(shí)鐘脈沖信號(hào)SmK處于低電位，且輸入信號(hào)Sin處于高電位。此時(shí)，晶體管Q1導(dǎo)通且晶 體管Q2與Q4關(guān)閉。高電位的時(shí)鐘脈沖信號(hào)Sm通過晶體管Q1將晶體管Q3的柵極電壓Ve3 拉至高電位，而使得晶體管Q3導(dǎo)通。如此，高電位的時(shí)鐘脈沖信號(hào)Sm通過晶體管Q3將晶 體管Q3的源極電壓Vs3拉至高電位。在時(shí)段T3中，時(shí)鐘脈沖信號(hào)Sm處于低電位，反相時(shí)鐘 脈沖信號(hào)Sxm處于高電位，且輸入信號(hào)Sin處于高電位。此時(shí)，晶體管Qi、Q2、Q4導(dǎo)通。電壓 源Vss通過晶體管Q2將晶體管Q3的柵極電壓Ve3拉至低電位，而使得晶體管Q3關(guān)閉，電壓源 Vss通過晶體管Q4將晶體管Q3的源極電壓Vs3拉至低電位。值得注意的是，雖然此時(shí)晶體管 QpQ2與Q4同時(shí)導(dǎo)通，然而由于此時(shí)時(shí)鐘脈沖信號(hào)Sm處于低電位，因此可避免晶體管Q1與 Q2 (或Q4)形成漏電路徑。由上述說明可知，在根據(jù)第三種設(shè)定的脈沖輸出電路200中，當(dāng)輸入信號(hào)Sin為一 正脈沖時(shí)，脈沖輸出電路200通過晶體管Q3的源極(或晶體管Q4的漏極)輸出正脈沖的脈 沖信號(hào)SP。此外，由圖5的時(shí)段T2與T3可看出，脈沖輸出電路200所產(chǎn)生的脈沖信號(hào)Sp的 脈沖寬度可與輸入信號(hào)Sin的脈沖寬度不同，且脈沖輸出電路200依據(jù)時(shí)鐘脈沖信號(hào)Sm，調(diào) 整脈沖信號(hào)Sp的脈沖寬度。另外，相較于圖4的第二種設(shè)定，根據(jù)圖5的第三種設(shè)定的脈 沖輸出電路200不需要高電壓VDD，因此可減少電源線，以降低脈沖輸出電路200的成本。請(qǐng)參考圖6。圖6為說明根據(jù)第四種設(shè)定，本發(fā)明的脈沖輸出電路200的工作原理 的示意圖。如圖6所示，在脈沖輸出電路200中，根據(jù)第四種設(shè)定，信號(hào)S1為時(shí)鐘脈沖信號(hào) Sclk ；信號(hào)S5為電壓源Vdd所提供的高電壓VDD。信號(hào)S3與S6為電壓源Vss所提供的低電壓 Vss ；信號(hào)S4為反相于時(shí)鐘脈沖信號(hào)Sm的一反相時(shí)鐘脈沖信號(hào)Sxm ；且信號(hào)S2為一輸入信 號(hào)SIN。圖6所說明的根據(jù)第四種設(shè)定的脈沖輸出電路200的工作原理與圖5所說明的工作 原理類似，故不再贅述。由圖6可看出，在根據(jù)第四種設(shè)定的脈沖輸出電路200中，當(dāng)輸入 信號(hào)Sin為一正脈沖時(shí)，脈沖輸出電路200通過晶體管Q3的源極(或晶體管Q4的漏極)輸 出正脈沖的脈沖信號(hào)SP。此外，由圖6的時(shí)段T2與T3可看出，脈沖輸出電路200所產(chǎn)生的 脈沖信號(hào)Sp的脈沖寬度可與輸入信號(hào)Sin的脈沖寬度不同，且脈沖輸出電路200系依據(jù)時(shí) 鐘脈沖信號(hào)SM，調(diào)整脈沖信號(hào)Sp的脈沖寬度。
請(qǐng)參考圖7。圖7為說明根據(jù)第五種設(shè)定，本發(fā)明的脈沖輸出電路200的工作原 理的示意圖。如圖7所示，在脈沖輸出電路200中，根據(jù)第五種設(shè)定，信號(hào)Si、S3、S5與S6皆 為時(shí)鐘脈沖信號(hào)Sm ；信號(hào)S4為反相于時(shí)鐘脈沖信號(hào)SaK的一反相時(shí)鐘脈沖信號(hào)Sxm ；且信 號(hào)S2為一輸入信號(hào)SIN。以下將說明當(dāng)輸入信號(hào)Sin為一正脈沖時(shí)，脈沖輸出電路200產(chǎn)生 正脈沖的脈沖信號(hào)Sp的工作原理。
請(qǐng)參考圖7所示的時(shí)段T1 T3中，根據(jù)第五種設(shè)定，脈沖輸出電路200的信號(hào)的 波形。在時(shí)段T1中，時(shí)鐘脈沖信號(hào)Sm處于低電位，反相時(shí)鐘脈沖信號(hào)SmK處于高電位，且 輸入信號(hào)Sin處于低電位。此時(shí)，晶體管Q1關(guān)閉且晶體管Q2與Q4導(dǎo)通。低電位的時(shí)鐘脈沖 信號(hào)Sm通過晶體管Q2將晶體管Q3的柵極電壓Ve3拉至低電位，而使得晶體管Q3關(guān)閉。低 電位的時(shí)鐘脈沖信號(hào)Sm通過晶體管Q4將晶體管Q3的源極電壓Vs3拉至低電位。在時(shí)段T2 中，時(shí)鐘脈沖信號(hào)Sm處于高電位，反相時(shí)鐘脈沖信號(hào)Sxm處于低電位，且輸入信號(hào)Sin處于 高電位。此時(shí)，晶體管Q1導(dǎo)通且晶體管Q2與Q4關(guān)閉。高電位的時(shí)鐘脈沖信號(hào)Sm通過晶 體管Q1將晶體管Q3的柵極電壓Ve3拉至高電位，而使得晶體管Q3導(dǎo)通。如此，高電位的時(shí) 鐘脈沖信號(hào)Sm通過晶體管Q3將晶體管Q3的源極電壓Vs3拉至高電位。在時(shí)段T3中，時(shí)鐘 脈沖信號(hào)Sm處于低電位，反相時(shí)鐘脈沖信號(hào)Sxm處于高電位，且輸入信號(hào)Sin處于高電位。 此時(shí)，晶體管Qi、Q2、Q4導(dǎo)通。低電位的時(shí)鐘脈沖信號(hào)Sm通過晶體管Q2將晶體管Q3的柵極 電壓Ve3拉至低電位，而使得晶體管Q3關(guān)閉，低電位的時(shí)鐘脈沖信號(hào)Sm通過晶體管Q4將晶 體管Q3的源極電壓Vs3拉至低電位。值得注意的是，雖然此時(shí)晶體管QpQ2與Q4同時(shí)導(dǎo)通， 然而信號(hào)S1與S3皆為低電位的時(shí)鐘脈沖信號(hào)SaK，因此可避免晶體管Q1與Q2 (或Q4)形成 漏電路徑。由上述說明可知，在根據(jù)第五種設(shè)定的脈沖輸出電路200中，當(dāng)輸入信號(hào)Sin為一 正脈沖時(shí)，脈沖輸出電路200通過晶體管Q3的源極(或晶體管Q4的漏極)輸出正脈沖的脈 沖信號(hào)SP。此外，由圖7的時(shí)段T2與T3可看出，脈沖輸出電路200所產(chǎn)生的脈沖信號(hào)Sp的 脈沖寬度可與輸入信號(hào)Sin的脈沖寬度不同，且脈沖輸出電路200系依據(jù)時(shí)鐘脈沖信號(hào)Sm， 調(diào)整脈沖信號(hào)Sp的脈沖寬度。另外，相較于圖4的第二種設(shè)定，根據(jù)圖7的第五種設(shè)定的 脈沖輸出電路200不需要高電壓Vdd與低電壓Vss，因此可減少電源線，以降低脈沖輸出電路 200的成本。請(qǐng)參考圖8。圖8為說明本發(fā)明第二實(shí)施例的脈沖輸出電路800的電路圖。相較 于脈沖輸出電路200，脈沖輸出電路800另包含晶體管Q5與Q6。晶體管Q5與Q6皆為NMOS 晶體管。晶體管Q1 Q6與電容C1之間的耦接關(guān)系如圖8所示，晶體管Q1的漏極接收信號(hào) S1,晶體管Q1的柵極接收信號(hào)S2。晶體管Q2的漏極耦接至晶體管Q1的源極，晶體管Q2的柵 極接收信號(hào)S4，晶體管Q2的源極接收信號(hào)S3。晶體管Q3的漏極接收信號(hào)S5，晶體管Q3的柵 極耦接至晶體管Q1的源極，晶體管Q3的源極用來產(chǎn)生脈沖信號(hào)SP。晶體管Q4的漏極耦接 至晶體管Q3的源極，晶體管Q4的柵極耦接至晶體管Q2的柵極，并接收信號(hào)S4,晶體管Q4的 源極接收信號(hào)S6。晶體管Q3的源極(或晶體管Q4的漏極)輸出脈沖信號(hào)SP。電容C1的第 一端耦接至晶體管Q1的源極與晶體管Q3的柵極。晶體管Q5的漏極接收信號(hào)S7，晶體管Q5 的柵極接收信號(hào)S8。晶體管Q6的漏極耦接至晶體管Q5的源極，晶體管Q6的柵極接收信號(hào) S9,晶體管Q6的源極接收信號(hào)S1(l。晶體管Q6的漏極(或晶體管Q5的源極)輸出信號(hào)S4。請(qǐng)參考圖9。圖9為說明根據(jù)第一種設(shè)定，本發(fā)明的脈沖輸出電路800的工作原理的示意圖。如圖9所示，在脈沖輸出電路800中，根據(jù)第一種設(shè)定，信號(hào)S1與S5皆為電壓 源Vdd所提供的高電壓Vdd ；信號(hào)S3、S6與Sltl皆為電壓源Vss所提供的低電壓Vss ；信號(hào)S2與 S9皆為時(shí)鐘脈沖信號(hào)Sm ；信號(hào)S7為反相于時(shí)鐘脈沖信號(hào)Sm的一反相時(shí)鐘脈沖信號(hào)Sxm ； 且信號(hào)S8為輸入信號(hào)SIN。以下將說明當(dāng)輸入信號(hào)Sin為一正脈沖時(shí)，脈沖輸出電路800產(chǎn) 生負(fù)脈沖的脈沖信號(hào)Sp的工作原理。請(qǐng)參考圖9所示的時(shí)段T1 T4中，根據(jù)第一種設(shè)定，脈沖輸出電路800的信號(hào)的 波形。設(shè)初始時(shí)晶體管Q3的源極電壓Vs3處于高電位。在時(shí)段T1中，時(shí)鐘脈沖信號(hào)Sm處 于低電位，反相時(shí)鐘脈沖信號(hào)Sxm處于高電位，且輸入信號(hào)Sin處于低電位。此時(shí)，晶體管 Q1^ Q5與Q6關(guān)閉。由于電容C1穩(wěn)定晶體管Q3的柵極電壓Ve3，以維持晶體管Q3的柵極-源 極電壓差V㈣大于晶體管Q3的臨界電壓VTH3。因此晶體管Q3導(dǎo)通。如此，電壓源Vdd通過晶 體管Q3,可維持源極電壓Vs3處于高電位。在時(shí)段T2中，時(shí)鐘脈沖信號(hào)SaK處于高電位，反相 時(shí)鐘脈沖信號(hào)Sxm處于低電位，且輸入信號(hào)Sin處于高電位。此時(shí)，晶體管QpQ5與Q6導(dǎo)通。 電壓源Vss與低電位的反相時(shí)鐘脈沖信號(hào)Sxm分別通過晶體管Q6與Q5將信號(hào)S4拉至低電 位，因此晶體管Q2與Q4關(guān)閉。電壓源Vdd通過晶體管Q1提升柵極電壓Ve3至高電位，而使得 晶體管Q3保持導(dǎo)通。如此，電壓源Vdd通過晶體管Q3,維持源極電壓Vs3處于高電位。在時(shí) 段T3中，時(shí)鐘脈沖信號(hào)Sm處于低電位，反相時(shí)鐘脈沖信號(hào)Sxm處于高電位，且輸入信號(hào)Sin 處于高電位。此時(shí)，晶體管Q5導(dǎo)通，晶體管Q1與Q6關(guān)閉。高電位的反相時(shí)鐘脈沖信號(hào)Sxm 通過晶體管Q5將信號(hào)S4拉至高電位，而使得晶體管Q2與Q4導(dǎo)通。電壓源Vss通過晶體管 Q2將柵極電壓Ve3拉至低電位，使得晶體管Q3關(guān)閉，且電壓源Vss通過晶體管Q4將源極電壓 Vs3拉至低電位。在時(shí)段T4中，時(shí)鐘脈沖信號(hào)Sm處于高電位，反相時(shí)鐘脈沖信號(hào)Sxm處于 低電位，且輸入信號(hào)Sin處于低電位。此時(shí)，晶體管Q1與Q6導(dǎo)通，晶體管Q5關(guān)閉。電壓源Vss 通過晶體管Q6將信號(hào)S4拉至低電位，因此，晶體管Q2與Q4關(guān)閉。電壓源Vdd通過晶體管Q1 將柵極電壓Ve3拉至高電位，使得晶體管Q3導(dǎo)通。如此，電壓源Vdd通過晶體管Q3,維持源極 電壓Vs3處于高電位。
由上述說明可知，在根據(jù)第一種設(shè)定的脈沖輸出電路800中，當(dāng)輸入信號(hào)Sin為一 正脈沖時(shí)，脈沖輸出電路800通過晶體管Q3的源極(或晶體管Q4的漏極)輸出負(fù)脈沖的脈 沖信號(hào)SP。此外，由圖9的時(shí)段T2與T3可看出，脈沖輸出電路800所產(chǎn)生的脈沖信號(hào)Sp的 脈沖寬度可與輸入信號(hào)Sin的脈沖寬度不同，且脈沖輸出電路800可依據(jù)時(shí)鐘脈沖信號(hào)Sm， 調(diào)整脈沖信號(hào)Sp的脈沖寬度。除此之外，相較于脈沖輸出電路200，當(dāng)輸出信號(hào)Sin上升至 高電位之后，經(jīng)過一延遲時(shí)間Td(如圖9所示)，脈沖輸出電路800才產(chǎn)生負(fù)脈沖的脈沖信 號(hào)SP，且脈沖輸出電路800可通過調(diào)整時(shí)鐘脈沖信號(hào)SM，以調(diào)整延遲時(shí)間TD。換句話說，相 較于脈沖輸出電路200，脈沖輸出電路800可通過調(diào)整時(shí)鐘脈沖信號(hào)Sm，以調(diào)整脈沖信號(hào) Sp所產(chǎn)生的時(shí)機(jī)，提供給使用者設(shè)計(jì)上更大的彈性。請(qǐng)參考圖10。圖10為本發(fā)明第三實(shí)施例的脈沖輸出電路1000的電路圖。與脈沖 輸出電路200類似，脈沖輸出電路1000用來依據(jù)信號(hào)Si、S2、S3、S4、S5與S6,產(chǎn)生一脈沖信號(hào) Spo不同的是，在脈沖輸出電路1000中，晶體管Q1 Q4為P型金屬氧化物半導(dǎo)體(P-type channel metal oxide semiconductor,PMOS)晶體管。在脈沖輸出電路 1000 中，晶體管 Q1 的漏極接收信號(hào)S1,晶體管Q1的柵極接收信號(hào)S2。晶體管Q2的漏極耦接至晶體管Q1的源 極，晶體管Q2的柵極接收信號(hào)S4，晶體管Q2的源極接收信號(hào)S3。晶體管Q3的漏極接收信號(hào)S5,晶體管Q3的柵極耦接至晶體管Q1的源極，晶體管Q3的源極用來產(chǎn)生脈沖信號(hào)SP。晶體管Q4的漏極耦接至晶體管Q3的源極，晶體管Q4的柵極耦接至晶體管Q2的柵極，并接收信 號(hào)S4，晶體管Q4的源極接收信號(hào)S6。晶體管Q3的源極(或晶體管Q4的漏極)輸出脈沖信 號(hào)SP。電容C1的第一端耦接至晶體管Q1的源極與晶體管Q3的柵極。圖11為說明根據(jù)第一種設(shè)定，本發(fā)明的脈沖輸出電路1000的工作原理的示意圖。 如圖11所示，在脈沖輸出電路1000中，根據(jù)第一種設(shè)定，信號(hào)S1與S5為電壓源Vss所提供 的低電壓Vss ；信號(hào)S3與S6為電壓源Vdd所提供的高電壓Vdd ；信號(hào)S2為時(shí)鐘脈沖信號(hào)Sm ； 且信號(hào)S4為輸入信號(hào)SIN。如圖11所示，當(dāng)輸入信號(hào)Sin為一負(fù)脈沖時(shí)，脈沖輸出電路1000 產(chǎn)生正脈沖的脈沖信號(hào)SP，其工作原理與圖3的說明類似，故不再贅述。由圖11的時(shí)段T2 可看出，當(dāng)時(shí)鐘脈沖信號(hào)Sm處于高電位的時(shí)間減少時(shí)，脈沖信號(hào)Sp的脈沖寬度也隨之減 少。換句話說，脈沖輸出電路1000依據(jù)時(shí)鐘脈沖信號(hào)Sm，調(diào)整脈沖信號(hào)Sp的脈沖寬度。圖12為說明根據(jù)第二種設(shè)定，本發(fā)明的脈沖輸出電路1000的工作原理的示意圖。 如圖12所示，在脈沖輸出電路1000中，根據(jù)第二種設(shè)定，信號(hào)S1與S5為電壓源Vss所提供 的低電壓Vss ；信號(hào)S3與S6為電壓源Vdd所提供的高電壓Vdd ；信號(hào)S4為時(shí)鐘脈沖信號(hào)Sm ； 且信號(hào)S2為輸入信號(hào)SIN。如圖12所示，當(dāng)輸入信號(hào)Sin為一負(fù)脈沖時(shí)，脈沖輸出電路1000 產(chǎn)生負(fù)脈沖的脈沖信號(hào)SP，其工作原理與圖4的說明類似，故不再贅述。由圖12的時(shí)段T2 可看出，當(dāng)時(shí)鐘脈沖信號(hào)Sm處于高電位的時(shí)間減少時(shí)，脈沖信號(hào)Sp的脈沖寬度也隨之減 少。換句話說，脈沖輸出電路1000依據(jù)時(shí)鐘脈沖信號(hào)Sm，調(diào)整脈沖信號(hào)Sp的脈沖寬度。綜上所述，相較于現(xiàn)有技術(shù)的脈沖輸出電路，在本發(fā)明所提供的脈沖輸出電路中， 可避免于電壓源Vdd與Vss之間產(chǎn)生漏電路徑，以避免浪費(fèi)功耗。此外，由于本發(fā)明的脈沖輸 出電路中的晶體管皆不需較強(qiáng)的驅(qū)動(dòng)能力，因此可節(jié)省晶體管所需的電路面積。另外，通過 調(diào)整晶體管各電極所接收的信號(hào)，可決定脈沖輸出電路所產(chǎn)生的脈沖信號(hào)為正脈沖或負(fù)脈 沖。通過時(shí)鐘脈沖信號(hào)，可調(diào)整脈沖信號(hào)的脈沖寬度與產(chǎn)生的時(shí)機(jī)，如此，可提供給使用者 設(shè)計(jì)上更大的彈性。當(dāng)然，本發(fā)明還可有其它多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟 悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變 形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
一種脈沖輸出電路，其特征在于，包含一第一晶體管，包含一第一電極，用來接收一第一信號(hào)；一第二電極；以及一柵極，用來接收一第二信號(hào)；一第二晶體管，包含一第一電極，耦接至該第一晶體管的該第二電極；一第二電極，用來接收一第三信號(hào)；以及一柵極，用來接收一第四信號(hào)；一第三晶體管，包含一第一電極，用來接收一第五信號(hào)；一第二電極；以及一柵極，耦接至該第一晶體管的該第二電極；以及一第四晶體管，包含一第一電極，耦接至該第三晶體管的該第二電極，用來產(chǎn)生一脈沖信號(hào)；一第二電極，用來接收一第六信號(hào)；以及一柵極，用來接收該第四信號(hào)；其中該第一晶體管、該第二晶體管、該第三晶體管與該第四晶體管具有相同的通道類型；其中該脈沖輸出電路根據(jù)該第一信號(hào)、該第二信號(hào)、該第三信號(hào)、該第四信號(hào)、該第五信號(hào)與該第六信號(hào)，產(chǎn)生該脈沖信號(hào)。
2.根據(jù)權(quán)利要求1所述的脈沖輸出電路出電路，其特征在于，另包含一電容，包含一第一端，耦接至該第三晶體管的該柵極；以及一第二端，耦接至該第 三晶體管的該第二電極。
3.根據(jù)權(quán)利要求1所述的脈沖輸出電路出電路，其特征在于，該第一晶體管、該第二晶 體管、該第三晶體管與該第四晶體管皆為N型金屬氧化物半導(dǎo)體晶體管。
4.根據(jù)權(quán)利要求3所述的脈沖輸出電路出電路，其特征在于，該第一信號(hào)與該第五信 號(hào)皆為一高電壓，該第二信號(hào)為一時(shí)鐘脈沖信號(hào)，該第三信號(hào)與該第六信號(hào)皆為一低電壓， 該第四信號(hào)為一輸入信號(hào)；其中當(dāng)該輸入信號(hào)為一正脈沖時(shí)，該脈沖輸出電路同時(shí)產(chǎn)生該脈沖信號(hào)，該脈沖信號(hào) 為一負(fù)脈沖，該脈沖輸出電路依據(jù)該時(shí)鐘脈沖信號(hào)，調(diào)整該脈沖信號(hào)的脈沖寬度。
5.根據(jù)權(quán)利要求3所述的脈沖輸出電路出電路，其特征在于，另包含一第五晶體管，包含一第一電極，用來接收一第七信號(hào)；一第二電極；以及一柵極，用 來接收一第八信號(hào)；以及一第六晶體管，包含一第一電極，耦接于該第五晶體管的該第二電極，用來產(chǎn)生該第 四信號(hào)；一第二電極，用來接收一第九信號(hào)；以及一柵極，用來接收一第十信號(hào)；其中該第 五晶體管與該第六晶體管皆為N型金屬氧化物半導(dǎo)體晶體管。
6.根據(jù)權(quán)利要求5所述的脈沖輸出電路出電路，其特征在于，該第一信號(hào)與該第五信 號(hào)皆為一高電壓，該第二信號(hào)與該第十信號(hào)皆為一時(shí)鐘脈沖信號(hào)，該第三信號(hào)、該第六信號(hào) 與該第九信號(hào)皆為一低電壓，該第七信號(hào)為與該時(shí)鐘脈沖信號(hào)反相的一反相時(shí)鐘脈沖信 號(hào)，該第八信號(hào)為一輸入信號(hào)；其中當(dāng)該輸入信號(hào)為一正脈沖時(shí)，該脈沖輸出電路產(chǎn)生該脈沖信號(hào)，該脈沖信號(hào)為一 負(fù)脈沖，該脈沖輸出電路依據(jù)該時(shí)鐘脈沖信號(hào)，調(diào)整該脈沖信號(hào)的脈沖寬度。
7.根據(jù)權(quán)利要求3所述的脈沖輸出電路出電路，其特征在于，該第一信號(hào)與該第五信 號(hào)皆為一高電壓，該第二信號(hào)為一輸入信號(hào)，該第三信號(hào)與該第六信號(hào)皆為一低電壓，該第 四信號(hào)為一時(shí)鐘脈沖信號(hào)；其中當(dāng)該輸入信號(hào)為一正脈沖時(shí)，該脈沖輸出電路產(chǎn)生該脈沖信號(hào)，該脈沖信號(hào)也為一正脈沖，該脈沖輸出電路依據(jù)該時(shí)鐘脈沖信號(hào)，調(diào)整該脈沖信號(hào)的脈沖寬度。
8.根據(jù)權(quán)利要求3所述的脈沖輸出電路出電路，其特征在于，該第一信號(hào)與該第五信 號(hào)皆為一時(shí)鐘脈沖信號(hào)，該第二信號(hào)為一輸入信號(hào)，該第三信號(hào)與該第六信號(hào)皆為一低電 壓，該第四信號(hào)為與該時(shí)鐘脈沖信號(hào)反相的一反相時(shí)鐘脈沖信號(hào)；其中當(dāng)該輸入信號(hào)為一正脈沖時(shí)，該脈沖輸出電路同時(shí)產(chǎn)生該脈沖信號(hào)，該脈沖信號(hào) 也為一正脈沖，該脈沖輸出電路依據(jù)該時(shí)鐘脈沖信號(hào)，調(diào)整該脈沖信號(hào)的脈沖寬度。
9.如根據(jù)權(quán)利要求3所述的脈沖輸出電路出電路，其特征在于，該第一信號(hào)為一時(shí)鐘 脈沖信號(hào)，該第五信號(hào)為一高電壓，該第二信號(hào)為一輸入信號(hào)，該第三信號(hào)與該第六信號(hào)皆 為一低電壓，該第四信號(hào)為與該時(shí)鐘脈沖信號(hào)反相的一反相時(shí)鐘脈沖信號(hào)；其中當(dāng)該輸入信號(hào)為一正脈沖時(shí)，該脈沖輸出電路產(chǎn)生該脈沖信號(hào)，該脈沖信號(hào)也為 一正脈沖，該脈沖輸出電路依據(jù)該時(shí)鐘脈沖信號(hào)，調(diào)整該脈沖信號(hào)的脈沖寬度。
10.根據(jù)權(quán)利要求3所述的脈沖輸出電路出電路，其特征在于，該第一信號(hào)、該第三信 號(hào)、該第五信號(hào)與該第六信號(hào)皆為一時(shí)鐘脈沖信號(hào)，該第二信號(hào)為一輸入信號(hào)，該第四信號(hào) 為與該時(shí)鐘脈沖信號(hào)反相的一反相時(shí)鐘脈沖信號(hào)；其中當(dāng)該輸入信號(hào)為一正脈沖時(shí)，該脈沖輸出電路同時(shí)產(chǎn)生該脈沖信號(hào)，該脈沖信號(hào) 也為一正脈沖，該脈沖輸出電路依據(jù)該時(shí)鐘脈沖信號(hào)，調(diào)整該脈沖信號(hào)的脈沖寬度。
11.根據(jù)權(quán)利要求1所述的脈沖輸出電路出電路，其特征在于，該第一晶體管、該第二 晶體管、該第三晶體管與該第四晶體管皆為P型金屬氧化物半導(dǎo)體晶體管。
12.根據(jù)權(quán)利要求11所述的脈沖輸出電路出電路，其特征在于，該第一信號(hào)與該第五 信號(hào)皆為一低電壓，該第二信號(hào)為一時(shí)鐘脈沖信號(hào)，該第三信號(hào)與該第六信號(hào)皆為一高電 壓，該第四信號(hào)為一輸入信號(hào)；其中當(dāng)該輸入信號(hào)為一負(fù)脈沖時(shí)，該脈沖輸出電路產(chǎn)生該脈沖信號(hào)，該脈沖信號(hào)為一 正脈沖，該脈沖輸出電路依據(jù)該時(shí)鐘脈沖信號(hào)，調(diào)整該脈沖信號(hào)的脈沖寬度。
13.根據(jù)權(quán)利要求11所述的脈沖輸出電路出電路，其特征在于，該第一信號(hào)與該第五 信號(hào)皆為一低電壓，該第二信號(hào)為一輸入信號(hào)，該第三信號(hào)與該第六信號(hào)皆為一高電壓，該 第四信號(hào)為一時(shí)鐘脈沖信號(hào)；其中當(dāng)該輸入信號(hào)為一負(fù)脈沖時(shí)，該脈沖輸出電路產(chǎn)生該脈沖信號(hào)，該脈沖信號(hào)也為 一負(fù)脈沖，該脈沖輸出電路依據(jù)該時(shí)鐘脈沖信號(hào)，調(diào)整該脈沖信號(hào)的脈沖寬度。
全文摘要
本發(fā)明公開一種脈沖輸出電路，包含具有相同的通道類型的一第一、一第二、一第三，以及一第四晶體管。第一晶體管的第一電極與柵極皆用來接收信號(hào)。第二晶體管的第一電極耦接至第一晶體管的第二電極，第二晶體管的第二電極與柵極皆用來接收信號(hào)。第三晶體管的第一電極用來接收信號(hào)，第三晶體管的柵極耦接至第一晶體管的第二電極。第四晶體管的第一電極耦接至第三晶體管的第二電極，第四晶體管的第二電極與柵極皆用來接收信號(hào)。脈沖輸出電路根據(jù)各晶體管所接收的信號(hào)，通過第四晶體管的第一電極產(chǎn)生脈沖信號(hào)。
文檔編號(hào)G09G3/32GK101986379SQ20101054987
公開日2011年3月16日 申請(qǐng)日期2010年11月16日 優(yōu)先權(quán)日2010年11月16日
發(fā)明者蔡宗廷 申請(qǐng)人:友達(dá)光電股份有限公司