專利名稱：移位寄存器單元、柵極驅動電路和顯示裝置的制作方法
技術領域：
本發(fā)明涉及顯示驅動技術，尤其涉及一種移位寄存器單元、柵極驅動電路和顯示裝置。
背景技術：
在顯示驅動技術中，掃描線(scan line)和數(shù)據(jù)線(data line)交叉構成有源矩陣(active matrix) 0掃描線的驅動電路通常由移位寄存器(shift register)來實現(xiàn)， 移位寄存器按照類型可以分為動態(tài)移位寄存器和靜態(tài)移位寄存器，動態(tài)移位寄存器的結構相對簡單，需要較少數(shù)量的薄膜晶體管(Thin Film Transistor ；以下簡稱TFT)器件，但其功耗較大，且工作頻率帶寬有限；而靜態(tài)移位寄存器需要較多的TFT器件，但其工作帶寬大、功耗較低。在對移位寄存器的性能進行考量時，需要綜合考慮其功耗、可靠性和面積等的因素，但隨著顯示面板尺寸的逐漸增大，功耗和可靠性已成為移位寄存器的重要性能參數(shù)指標。圖IA為現(xiàn)有技術一中移位寄存器單元的結構示意圖，圖IB為現(xiàn)有技術一中移位寄存器單元的工作時序圖，如圖IA和圖IB所示，現(xiàn)有技術一通過連接在輸出端和復位驅動管M5的柵極之間的反饋管M4來實現(xiàn)M5的自動關斷。具體地，在輸出端求值階段，ckl為高電平，輸出為低電平，則M4開啟，進而使得M5關斷；在輸出端復位階段，ckl為低電平，使得 M3打開，進而使得M5導通，對輸出端進行充電。圖2A為現(xiàn)有技術二中移位寄存器單元的結構示意圖，圖2B為現(xiàn)有技術二中移位寄存器單元的工作時序圖，如圖2A和圖2B所示，現(xiàn)有技術二采用反相時鐘控制，將反饋管M5連接在輸出端和VDD之間。在輸出端求值階段，輸出變?yōu)榈碗娖?，M5導通并關斷M1，使得輸出端維持在低電平；在輸出端復位階段，CLK變?yōu)榈碗娖?，將M3導通，進而使得Ml導通，由VDD對輸出端進行充電。然而，由于輸出端連接有負載，其電位變化的速度較慢；對于現(xiàn)有技術一來說，在輸出端求值階段，輸出端從高電平變?yōu)榈碗娖叫枰欢螘r間，且只有輸出端電壓低于預設的閾值電壓時，M4才能被導通，則在M4導通之前，M5仍處于導通狀態(tài)，進而存在由VDD通過M5、M2到VSS的直流通路；對于現(xiàn)有技術二來說，在輸出端復位階段，輸出端從低電平變?yōu)楦唠娖叫枰欢螘r間，則M5未及時關斷，進而存在由VDD通過M5、M3到VSS的直流通路。 直流通路的存在導致產生額外的瞬態(tài)電流，進而增加了移位寄存器的功耗。

發(fā)明內容
本發(fā)明提供一種移位寄存器單元、柵極驅動電路和顯示裝置，以消除直流通路，降低瞬態(tài)電流，降低移位寄存器的功耗。本發(fā)明提供一種移位寄存器單元，包括輸入模塊，用于輸入第一時鐘信號、第二時鐘信號、幀起始信號、高電壓信號和低電壓信號；其中，在一個幀時間間隔內，所述第一時鐘信號與所述第二時鐘信號的反相信號相同；
處理模塊，與所述輸入模塊相連，包括多個薄膜晶體管，用于根據(jù)所述第一時鐘信號、所述第二時鐘信號和所述幀起始信號生成柵極驅動信號，并控制所述多個薄膜晶體管形成的第一節(jié)點和第二節(jié)點之間構成電壓變化的正反饋，以及時切斷由所述高電壓信號的輸入端、所述低電壓信號的輸入端和至少一個薄膜晶體管形成的瞬態(tài)直流通路；輸出模塊，與所述處理模塊相連，用于將所述處理模塊生成的所述柵極驅動信號發(fā)送出去。本發(fā)明提供一種柵極驅動電路，包括順次連接的η個移位寄存器單元，其中η為正整數(shù)，所述移位寄存器單元采用上述移位寄存器單元；第i個移位寄存器單元的輸出模塊與第i+Ι個移位寄存器單元的輸入模塊連接， 以將所述第i個移位寄存器單元輸出的柵極驅動信號輸入到所述第i+ι個移位寄存器單元中，作為所述第i+ι個移位寄存器單元的幀起始信號；其中，i e [l，n)且i為正整數(shù)；一個移位寄存器單元的第一時鐘信號輸入端輸入第一時鐘信號，其第二時鐘信號輸入端輸入第二時鐘信號，與所述移位寄存器單元相鄰的上一個和下一個移位寄存器單元的第一時鐘信號輸入端均輸入第二時鐘信號，與所述移位寄存器單元相鄰的上一個和下一個移位寄存器單元的第二時鐘信號輸入端均輸入第一時鐘信號；其中，所述η個移位寄存器單元中的第一個移位寄存器單元的輸入模塊連接外部的幀起始輸入信號。本發(fā)明提供一種顯示裝置，包括上述柵極驅動電路。本發(fā)明提供的移位寄存器單元、柵極驅動電路和顯示裝置，通過設置輸入模塊、處理模塊和輸出模塊，在根據(jù)時鐘信號生成柵極驅動信號的同時，對薄膜晶體管之間形成的第一節(jié)點和第二節(jié)點進行控制，使得第一節(jié)點和第二節(jié)點之間構成電壓變化的正反饋，以實現(xiàn)將高電壓信號的輸入端、低電壓信號的輸入端和至少一個薄膜晶體管形成的瞬態(tài)直流通路及時切斷，從而降低瞬態(tài)電流，降低移位寄存器單元的功耗。


圖IA為現(xiàn)有技術一中移位寄存器單元的結構示意圖；圖IB為現(xiàn)有技術一中移位寄存器單元的工作時序圖；圖2Α為現(xiàn)有技術二中移位寄存器單元的結構示意圖；圖2Β為現(xiàn)有技術二中移位寄存器單元的工作時序圖；圖3為本發(fā)明提供的移位寄存器單元實施例一的結構示意圖；圖4為本發(fā)明提供的移位寄存器單元實施例二的結構示意圖；圖5為本發(fā)明提供的移位寄存器單元實施例三的結構示意圖；圖6為本發(fā)明提供的移位寄存器單元實施例三的工作時序示意圖；圖7為本發(fā)明提供的移位寄存器單元實施例三中求值階段產生的瞬態(tài)電流的仿真實驗結果示意圖；圖8為本發(fā)明提供的移位寄存器單元實施例三中復位階段產生的瞬態(tài)電流的仿真實驗結果示意圖；圖9為本發(fā)明提供的柵極驅動電路實施例一的結構示意圖；圖10為本發(fā)明提供的柵極驅動電路實施例二的結構示意圖11為本發(fā)明提供的柵極驅動電路實施例二的工作時序示意圖。附圖標記I-輸入模塊；2-處理模塊； 3-輸出模塊；21-柵極驅動信號生成單元； 22-反饋控制單元。
具體實施例方式為使本發(fā)明實施例的目的、技術方案和優(yōu)點更加清楚，下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。圖3為本發(fā)明提供的移位寄存器單元實施例一的結構示意圖，如圖3所示，本實施例提供了一種移位寄存器單元，可以包括輸入模塊1、處理模塊2和輸出模塊3。其中，輸入模塊1用于輸入信號，該信號可以包括第一時鐘信號、第二時鐘信號、幀起始信號、高電壓信號和低電壓信號；其中，在一個幀時間間隔內，所述第一時鐘信號與所述第二時鐘信號的反相信號相同。處理模塊2與輸入模塊1相連，包括多個薄膜晶體管，用于根據(jù)所述第一時鐘信號、所述第二時鐘信號和所述幀起始信號生成柵極驅動信號，并控制所述多個薄膜晶體管形成的第一節(jié)點和第二節(jié)點之間構成電壓變化的正反饋，以及時切斷由所述高電壓信號的輸入端、所述低電壓信號的輸入端和至少一個薄膜晶體管形成的瞬態(tài)直流通路。輸出模塊3與處理模塊2相連，用于將處理模塊2生成的所述柵極驅動信號發(fā)送出去。本實施例提供了一種移位寄存器單元，通過設置輸入模塊、處理模塊和輸出模塊， 在根據(jù)時鐘信號生成柵極驅動信號的同時，對薄膜晶體管之間形成的第一節(jié)點和第二節(jié)點進行控制，使得第一節(jié)點和第二節(jié)點之間構成電壓變化的正反饋，以實現(xiàn)將高電壓信號的輸入端、低電壓信號的輸入端和至少一個薄膜晶體管形成的瞬態(tài)直流通路及時切斷，從而降低瞬態(tài)電流，降低移位寄存器單元的功耗。圖4為本發(fā)明提供的移位寄存器單元實施例二的結構示意圖，如圖4所示，本實施例提供了一種移位寄存器單元，其在上述圖3所示的基礎之上，處理模塊2可以具體包括柵極驅動信號生成單元21和反饋控制單元22。其中，柵極驅動信號生成單元21用于與輸入模塊1相連，可以至少包括求值薄膜晶體管和復位薄膜晶體管，所述求值薄膜晶體管的導通或關斷由第一節(jié)點驅動，所述復位薄膜晶體管的導通或關斷由第二節(jié)點驅動，用于根據(jù)所述第一時鐘信號、所述第二時鐘信號和所述幀起始信號生成柵極驅動信號。反饋控制單元22用于與柵極驅動信號生成單元21相連，可以包括第一控制薄膜晶體管和第二控制薄膜晶體管，用于控制所述第一節(jié)點和所述第二節(jié)點之間構成電壓變化的正反饋，以及時切斷由所述高電壓信號的輸入端、至少一個薄膜晶體管和所述低電壓信號的輸入端形成的瞬態(tài)直流通路。圖5為本發(fā)明提供的移位寄存器單元實施例三的結構示意圖，如圖5所示，本實施例提供的移位寄存器單元在上述實施例的基礎之上，輸入模塊可以具體包括初始信號輸入端(IN)、第一時鐘信號輸入端(CLKB)、第二時鐘信號輸入端(CLK)、高電壓信號輸入端 (VDD)和低電壓信號輸入端(VSS)。其中，初始信號輸入端(IN)用于輸入幀起始信號；第一時鐘信號輸入端(CLKB)用于輸入第一時鐘信號；第二時鐘信號輸入端(CLK)用于輸入第二時鐘信號；高電壓信號輸入端(VDD)用于輸入高電壓信號；低電壓信號輸入端(VSS)用于輸入低電壓信號。本實施例中的移位寄存器單元中的輸出模塊可以具體包括輸出端(OUT)， 輸出端(OUT)用于將柵極驅動信號生成單元生成的所述柵極驅動信號發(fā)送出去，并將所述柵極驅動信號輸入到相鄰的下一個移位寄存器單元的初始信號輸入端(IN)。具體地，本實施例提供的移位寄存器單元中的柵極驅動信號生成單元可以具體包括第一薄膜晶體管Ml、第二薄膜晶體管M2、第三薄膜晶體管M3、第四薄膜晶體管M4和第五薄膜晶體管M5。其中，第一薄膜晶體管Ml的柵極與第二時鐘信號輸入端(CLK)連接，第一薄膜晶體管Ml的源極與初始信號輸入端(IN)連接。第二薄膜晶體管M2可以具體為本實施例中的求值薄膜晶體管，第二薄膜晶體管M2的源極與輸出模塊的輸出端(OUT)連接，第二薄膜晶體管M2的漏極與第一時鐘信號輸入端(CLKB)連接。第三薄膜晶體管M3的柵極與第二時鐘信號輸入端(CLK)連接，第三薄膜晶體管M3的源極與低電壓信號輸入端(VSS) 連接。第四薄膜晶體管M4的柵極與第一時鐘信號輸入端(CLKB)連接。第五薄膜晶體管M5 可以具體為本實施例中的復位薄膜晶體管，其源極與輸出端(OUT)連接，第五薄膜晶體管 M5的漏極與高電壓信號輸入端(VDD)連接。如圖5所示，本實施例提供的移位寄存器單元中的反饋控制單元可以具體包括第六薄膜晶體管M6和第七薄膜晶體管M7。其中，第六薄膜晶體管M6的源極與所述高電壓信號輸入端(VDD)連接；第七薄膜晶體管M7的漏極與高電壓信號輸入端(VDD)連接。進一步地，如圖5所示，在本實施例中，第一薄膜晶體管Ml的漏極、第二薄膜晶體管M2的柵極、第六薄膜晶體管M6的漏極與第七薄膜晶體管M7的柵極的匯聚處形成第一節(jié)點Ni。第四薄膜晶體管M4的漏極、第六薄膜晶體管M6的柵極與第七薄膜晶體管M7的源極的匯聚處形成所述第二節(jié)點N2。第三薄膜晶體管M3的漏極、第四薄膜晶體管M4的源極和第五薄膜晶體管M5的柵極的匯聚處形成第三節(jié)點N3。圖6為本發(fā)明提供的移位寄存器單元實施例三的工作時序示意圖，如圖6所示，在本實施例中，移位寄存器單元的輸入信號為兩個相位相反、占空比為50%的第一時鐘信號 XCLKB和第二時鐘信號)(CLK，其分別輸入到移位寄存器單元的第一時鐘信號輸入端(CLKB) 和第二時鐘信號輸入端(CLK)中。本實施例中的相鄰兩個移位寄存器單元的時鐘信號互為反相，即假設一個移位寄存器單元的第一時鐘信號輸入端(CLKB)輸入外部的第一時鐘信號)(CLKB，其第二時鐘信號輸入端(CLK)輸入外部的第二時鐘信號)(CLK，則與該移位寄存器單元相鄰的上一個移位寄存器單元的第一時鐘信號輸入端(CLKB)輸入外部的第二時鐘信號)(CLK，其第二時鐘信號輸入端(CLK)輸入外部的第一時鐘信號)(CLKB，且與該移位寄存器單元相鄰的下一個移位寄存器單元的第一時鐘信號輸入端(CLKB)也輸入外部的第二時鐘信號)(CLK，其第二時鐘信號輸入端(CLK)也輸入外部的第一時鐘信號)(CLKB。高電平信號 VDD則輸入到移位寄存器單元的高電壓信號輸入端(VDD)，低電平信號VSS則輸入到移位寄存器單元的低電壓信號輸入端(VSS)，幀起始信號STV則輸入到第一個移位寄存器單元的初始信號輸入端(IN)，其余移位寄存器單元的初始信號輸入端(IN)輸入的是相鄰的上一個移位寄存器單元的輸出端(OUT)的輸出信號。進一步地，在本實施例提供的移位寄存器單元還可以包括各薄膜晶體管各自對應的備份薄膜晶體管，即第一薄膜晶體管Ml、第二薄膜晶體管M2、第三薄膜晶體管M3、第四薄膜晶體管M4、第五薄膜晶體管M5、第六薄膜晶體管M6和第七薄膜晶體管M7還分別設置
7有對應的備份薄膜晶體管，各備份薄膜晶體管的連接方式分別與對應的薄膜晶體管的連接方式相同。即移位寄存器單元中可以設置有與第一薄膜晶體管Ml的連接方式相同的對應的備份薄膜晶體管Ml’，即Ml’的柵極與第二時鐘信號輸入端連接，Ml’的源極與初始信號輸入端連接；可以設置有與第二薄膜晶體管M2的連接方式相同的對應的備份薄膜晶體管 M2’，即M2’的源極與輸出模塊的輸出端連接，M2’的漏極與第一時鐘信號輸入端連接；可以設置有與第三薄膜晶體管M3的連接方式相同的對應的備份薄膜晶體管M3’，即M3’的柵極與第二時鐘信號輸入端連接，M3’的源極與所述低電壓信號輸入端連接；可以設置有與第四薄膜晶體管M4的連接方式相同的對應的備份薄膜晶體管M4’，即M4’的柵極與第一時鐘信號輸入端連接；可以設置有與第五薄膜晶體管M5的連接方式相同的對應的備份薄膜晶體管M5’，即M5’的源極與輸出端連接，M5’的漏極與高電壓信號輸入端連接；可以設置有與第六薄膜晶體管M6的連接方式相同的對應的備份薄膜晶體管M6’，即M6’的源極與高電壓信號輸入端連接；可以設置有與第七薄膜晶體管M7的連接方式相同的對應的備份薄膜晶體管M7’，即M7’的漏極與高電壓信號輸入端連接。進一步地，本實施例提供的移位寄存器單元還可以包括充電電容C，該充電電容C 的一端與第一節(jié)點m相連，另一端與輸出端(OUT)連接。當薄膜晶體管M2的尺寸足夠大時，由于Cgd可以在一個周期內保持第一節(jié)點m的電壓，則本實施例中的充電電容c的功能可以由薄膜晶體管M2本身的寄生電容Cgd來替代，以進一步節(jié)省移位寄存器單元的面積。需要指出的是，本實施例中的第一薄膜晶體管Ml、第二薄膜晶體管M2、第三薄膜晶體管M3、第四薄膜晶體管M4、第五薄膜晶體管M5、第六薄膜晶體管M6和第七薄膜晶體管 M7均可以通過低電平導通的P型晶體管或高電平導通的N型晶體管來實現(xiàn)，本實施例中以采用P型晶體管為例進行說明。繼續(xù)參照上述圖5和圖6，本實施例中的移位寄存器單元中的各薄膜晶體管M1-M7 均為低電平導通，高電平關斷。此處以第一個移位寄存器單元為例進行說明，該移位寄存器單元中的第一時鐘信號輸入端(CLKB)輸入第一時鐘信號)(CLKB，其第二時鐘信號輸入端 (CLK)輸入第一時鐘信號)(CLK，其初始信號輸入端(IN)輸入幀初始信號STV。在初始狀態(tài)下，第一時鐘信號輸入端(CLKB)和第二時鐘信號輸入端(CLK)輸入的信號均為低電平，初始信號輸入端(IN)輸入的信號為高電平。則在t 1階段，第一薄膜晶體管Ml在第二時鐘信號輸入端(CLK)的低電平驅動下導通，而此時初始信號輸入端(IN) 為高電平，進而將第一節(jié)點W的電位充為高電平，第一節(jié)點W的高電平驅動第二薄膜晶體管M2和第七薄膜晶體管M7關斷。第四薄膜晶體管M4在第一時鐘信號輸入端(CLKB)的低電平驅動下導通，第三薄膜晶體管M3在第二時鐘信號輸入端(CLK)的低電平驅動下導通， 進而將第三節(jié)點N3與低電壓信號輸入端(VSQ連通，使得第三節(jié)點N3的電位為低電平，同時也使得第二節(jié)點N2也為低電平。第五薄膜晶體管M5則在第三節(jié)點N3的低電平驅動下導通，則輸出端(OUT)被高電壓信號輸入端(VDD)充為高電平。第六薄膜晶體管M6在第二節(jié)點N2的低電平驅動下導通。因此，在tl階段，晶體管機、10、114』5、116處于開啟狀態(tài)， 而晶體管M2、M7處于關斷狀態(tài)，內部節(jié)點m為高電平，內部節(jié)點N2和N3為低電平，并輸出高電平。由于晶體管M2處于關斷狀態(tài)，則消除了從VDD通過M2和M5到VSS的直流通路， 且由于晶體管M7處于關斷狀態(tài)，也消除了從VDD通過M7、M4和M3到VSS的直流通路。
在t 2階段，第一時鐘信號輸入端(CLKB)輸入的信號為高電平，第二時鐘信號輸入端(CLK)輸入的信號為低電平，初始信號輸入端(IN)為高電平。第一薄膜晶體管Ml在第二時鐘信號輸入端(CLK)的低電平驅動下導通，而此時初始信號輸入端(IN)為高電平， 進而將第一節(jié)點W的電位充為高電平，第一節(jié)點W的高電平驅動第二薄膜晶體管M2和第七薄膜晶體管M7關斷。第三薄膜晶體管M3也在第二時鐘信號輸入端(CLK)的低電平驅動下導通，進而將第三節(jié)點N3與低電壓信號輸入端(VSQ連通，使得第三節(jié)點N3的電位為低電平，進而驅動第五薄膜晶體管M5導通，則輸出端(OUT)被高電壓信號輸入端(VDD)充為高電平。第一時鐘信號輸入端(CLKB)輸入的信號為高電平，則驅動第四薄膜晶體管M4關斷，使得第二節(jié)點N2和第三節(jié)點N3之間的連接斷開，但由于第二節(jié)點N2此時仍維持tl階段的低電平，則第六薄膜晶體管M6在N2的低電平驅動下導通，以加快第一節(jié)點m充到高電平的速度。因此，在t2階段，晶體管M1、M3、M5、M6處于開啟狀態(tài)，而晶體管M2、M4、M7處于關斷狀態(tài)，內部節(jié)點W為高電平，內部節(jié)點N2和N3為低電平，并輸出高電平。由于晶體管M4和M7處于關斷狀態(tài)，也消除了從VDD通過M7、M4和M3到VSS的直流通路。在t3階段，第一時鐘信號輸入端(CLKB)輸入的信號為低電平，第二時鐘信號輸入端(CLK)輸入的信號為高電平，初始信號輸入端(IN)為高電平。第二時鐘信號輸入端 (CLK)的高電平驅動第一薄膜晶體管Ml和第三薄膜晶體管M3關斷，則第一節(jié)點m仍維持高電平，第三節(jié)點N3仍維持低電平，第三節(jié)點N3的低電平驅動第五薄膜晶體管M5導通，則輸出端(OUT)維持高電平輸出。第一時鐘信號輸入端0ΧΚΒ)輸入的信號為低電平，第四薄膜晶體管M4在第一時鐘信號輸入端(CLKB)的低電平驅動下導通，第二節(jié)點N2和第三節(jié)點N3之間連通，則第二節(jié)點N2也維持低電平。第二節(jié)點N2的低電平驅動第六薄膜晶體管 M6導通，第六薄膜晶體管M6的導通使得第一節(jié)點m繼續(xù)保持高電平，第一節(jié)點m的高電平又驅動第二薄膜晶體管M2和第七薄膜晶體管M7關斷，第七薄膜晶體管M7關斷使得第二節(jié)點N2繼續(xù)保持低電平。因此，在t3階段，晶體管M4、M5、M6處于開啟狀態(tài)，而晶體管Ml、 M2、M3、M7處于關斷狀態(tài)，內部節(jié)點m為高電平，內部節(jié)點N2和N3為低電平，并輸出高電平。由于晶體管M2處于關斷狀態(tài)，則消除了從VDD通過M2和M5到VSS的直流通路，且由于晶體管M7處于關斷狀態(tài)，也消除了從VDD通過M7、M4和M3到VSS的直流通路。在t4階段，第一時鐘信號輸入端(CLKB)輸入的信號為高電平，第二時鐘信號輸入端(CLK)輸入的信號為低電平，初始信號輸入端(IN)為低電平，此時間段為移位寄存器單元的預沖階段。第二時鐘信號輸入端(CLK)的低電平驅動第一薄膜晶體管Ml和第三薄膜晶體管M3導通，則在初始信號輸入端(IN)的低電平的作用下傳輸?shù)碗娖降降谝还?jié)點m，進而對充電電容C進行充電，并驅動第二薄膜晶體管M2導通，第三節(jié)點N3在低電壓信號輸入端 (VSS)的低電平作用下維持低電平。第一時鐘信號輸入端(CLKB)的高電平驅動第四薄膜晶體管M4關斷，則切斷了內部結點N2和N3之間的通路，使得第二節(jié)點N2維持高電平。第二節(jié)點N2的高電平驅動第六薄膜晶體管M6關斷，則進一步使得m保持低電平，第一節(jié)點m 的低電平又驅動第七薄膜晶體管M7導通，在VDD的作用下使得第二節(jié)點N2繼續(xù)保持高電平。第三節(jié)點N3的低電平驅動第五薄膜晶體管M5導通，進而傳輸高電平到輸出端(OUT)。 因此，在t4階段，晶體管Ml、M2、M3、M5、M7處于開啟狀態(tài)，而晶體管M4、M6處于關斷狀態(tài)， 內部節(jié)點m和N3為低電平，內部節(jié)點N2為高電平，并輸出高電平。由于晶體管M4處于關斷狀態(tài)，也消除了從VDD通過M7、M4和M3到VSS的直流通路。
在t5階段，第一時鐘信號輸入端(CLKB)輸入的信號為低電平，第二時鐘信號輸入端(CLK)輸入的信號為高電平，初始信號輸入端(IN)為高電平，此時間段為移位寄存器單元的求值階段。第二時鐘信號輸入端(CLK)的高電平驅動第一薄膜晶體管Ml和第三薄膜晶體管M3關斷，則第一節(jié)點m浮空，在預沖階段充電電容c兩端的電壓差使得第一節(jié)點m 電壓下降，消除m的浮空狀態(tài)，從而使得第二薄膜晶體管M2和第七薄膜晶體管M7導通，第七薄膜晶體管M7導通加速了第二節(jié)點N2升為高電平，第二節(jié)點N2的高電平又驅動第六薄膜晶體管M6關斷，以切斷內部節(jié)點m與VDD之間的通路，防止VDD對m進行充電，同時也加快了 W的電壓下降。第一時鐘信號輸入端(CLKB)的低電平驅動第四薄膜晶體管M4導通，則連通了內部結點N2和N3之間的通路，第二節(jié)點N2的高電平快速傳輸?shù)降谌?jié)點N3， 第三節(jié)點N3的高電平則快速使得第五薄膜晶體管M5關斷，從而及時切斷從VDD通過M2和 M5到VSS的直流通路。而M2的導通使得第一時鐘信號輸入端(CLKB)的低電平迅速傳輸?shù)捷敵龆?OUT)。因此，在15階段，晶體管112^4^7處于開啟狀態(tài)，而晶體管機、10』5、16 處于關斷狀態(tài)，內部節(jié)點W為低電平，內部節(jié)點N2和N3為高電平，并輸出高電平。由于晶體管M4和M7處于關斷狀態(tài)，也消除了從VDD通過M7、M4和M3到VSS的直流通路。在t6階段，第一時鐘信號輸入端(CLKB)輸入的信號為高電平，第二時鐘信號輸入端(CLK)輸入的信號為低電平，初始信號輸入端(IN)為高電平，此時間段為移位寄存器單元的復位階段。第二時鐘信號輸入端(CLK)的低電平驅動第一薄膜晶體管Ml和第三薄膜晶體管M3導通，則在初始信號輸入端(IN)的高電平的作用下傳輸高電平到第一節(jié)點m，并驅動第二薄膜晶體管M2關斷，第三薄膜晶體管M3導通后，第三節(jié)點N3在低電壓信號輸入端(VSS)的低電平作用下維持低電平。第一時鐘信號輸入端(CLKB)的高電平驅動第四薄膜晶體管M4關斷，則切斷了內部結點N2和N3之間的通路，使得第二節(jié)點N2維持高電平。 第二節(jié)點N2的高電平驅動第六薄膜晶體管M6關斷，第一節(jié)點m的高電平又驅動第七薄膜晶體管M7關斷。第三節(jié)點N3的低電平驅動第五薄膜晶體管M5導通，進而傳輸高電平到輸出端(OUT)。因此，在t6階段，晶體管M1、M3、M5處于開啟狀態(tài)，而晶體管M2、M4、M6、M7處于關斷狀態(tài)，內部節(jié)點N3為低電平，內部節(jié)點m和N2為高電平，并輸出高電平。由于晶體管M4和M7處于關斷狀態(tài)，也消除了從VDD通過M7、M4和M3到VSS的直流通路。在t7階段，第一時鐘信號輸入端(CLKB)輸入的信號為低電平，第二時鐘信號輸入端(CLK)輸入的信號為高電平，初始信號輸入端(IN)為高電平。第一時鐘信號輸入端 (CLKB)的低電平驅動第四薄膜晶體管M4導通，則連通了內部結點N2和N3之間的通路，第二節(jié)點N2被第三節(jié)點的低電平拉低，第二節(jié)點N2的低電平又驅動第六薄膜晶體管M6導通，進一步拉高第一節(jié)點m的電平。第一節(jié)點m的高電平使得第二薄膜晶體管M2和第七薄膜晶體管M7關斷。第二時鐘信號輸入端(CLK)的高電平驅動第一薄膜晶體管Ml和第三薄膜晶體管M3關斷。第三節(jié)點N 3維持低電平，使得第五薄膜晶體管M5導通，從而使得VDD 的高電平迅速傳輸?shù)捷敵龆?OUT)。因此，在t7階段，晶體管M4、M5、M6處于開啟狀態(tài)，而晶體管Ml、M2、M3、M7處于關斷狀態(tài)，內部節(jié)點N2和N3為低電平，內部節(jié)點附為高電平， 并輸出高電平。由于晶體管M7處于關斷狀態(tài)，也消除了從VDD通過M7、M4和M3到VSS的直流通路。如圖7和圖8所示分別為本實施例提供的移位寄存器單元實施例三中求值階段和復位階段產生的瞬態(tài)電流的仿真實驗結果示意圖，其中，虛線表示采用現(xiàn)有技術中的移位寄存器單元的結構而產生的瞬態(tài)電流情況，實線表示采用本實施例中的移位寄存器單元的結構而產生的瞬態(tài)電流情況，可以看出，本實施例提供的移位寄存器單元在求值階段和復位階段所產生的瞬態(tài)電流均大大低于現(xiàn)有技術。經過仿真實驗結果的比較，驅動一個M0RGBX320的有源OLED像素矩陣，采用本實施例的移位寄存器單元的結構所消耗的平均電流約為18uA/幀，而采用現(xiàn)有技術中的移位寄存器單元的結構消耗的平均電流約為 33. 5uA/幀。二者相比，本發(fā)明可以節(jié)省46%的平均功耗。本實施例通過在移位寄存器單元中增加第六薄膜晶體管M6和第七薄膜晶體管 M7，控制驅動第二薄膜晶體管M2的第一節(jié)點m和驅動第五薄膜晶體管M5的第二節(jié)點N2 之間構成一個正反饋，即當?shù)谝还?jié)點W的電壓開始下降時，驅動第七薄膜晶體管M7導通， 第七薄膜晶體管M7的導通導致第二節(jié)點N2的電壓升高，而第二節(jié)點N2的電壓的升高使得第六薄膜晶體管M6關斷，第六薄膜晶體管M6的關斷又進一步加速了第一節(jié)點m的電壓下降，反之亦然；從而使得內部節(jié)點的電壓能夠快速復位，且本實施例在第一節(jié)點W或第二節(jié)點N2的電壓發(fā)生變化的初期，便觸發(fā)正反饋的形成，以加速兩個節(jié)點電壓的落位，及時將直流通路的瞬態(tài)電流切斷，避免了現(xiàn)有技術中將輸出端的電壓變化來作為反饋原因所導致的瞬態(tài)電流的產生。同時，本實施例利用第四薄膜晶體管M4來隔離內部節(jié)點N2和N3，也避免了從VDD通過M7和M3到VSS所產生的漏電通路。圖9為本發(fā)明提供的柵極驅動電路實施例一的結構示意圖，如圖9所示，本實施例提供了一種柵極驅動電路，可以包括順次連接的η個移位寄存器單元，其中η為正整數(shù)，本實施例中的每個移位寄存器單元可以采用上述圖3、圖4或圖5所示的實施例中所述的任一移位寄存器單元。其中，第i個移位寄存器單元SRi的輸出模塊3與第i+Ι個移位寄存器單元的輸入模塊1連接，以將所述第i個移位寄存器單元輸出的柵極驅動信號輸入到所述第 i+Ι個移位寄存器單元中，作為所述第i+Ι個移位寄存器單元的幀起始信號；其中，i e [1， η)且i為正整數(shù)。且其中一個移位寄存器單元的第一時鐘信號輸入端輸入第一時鐘信號， 其第二時鐘信號輸入端輸入第二時鐘信號，與所述移位寄存器單元相鄰的上一個和下一個移位寄存器單元的第一時鐘信號輸入端均輸入第二時鐘信號，與所述移位寄存器單元相鄰的上一個和下一個移位寄存器單元的第二時鐘信號均輸入端輸入第一時鐘信號。圖10為本發(fā)明提供的柵極驅動電路實施例二的結構示意圖，如圖10所示，本實施例提供了一種具體的柵極驅動電路，本實施例提供的柵極驅動電路也可以包括順次連接的 η個移位寄存器單元，其中η為正整數(shù)，本實施例中的每個移位寄存器單元可以采用上述圖 3、圖4或圖5所示的實施例中所述的任一移位寄存器單元。其中，每個移位寄存器單元的高電壓信號輸入端(VDD)均連接外部提供的高電壓信號VDD，每個移位寄存器單元的低電壓信號輸入端(VSQ均連接外部提供的低電壓信號VSS。第1個移位寄存器單元SR1W第一時鐘信號輸入端(CLKB)連接外部提供的第一時鐘信號)(CLKB，第1個移位寄存器單元SR1的第二時鐘信號輸入端(CLK)連接外部提供的第二時鐘信號)(CLK ；則第2個移位寄存器單元SR2的第一時鐘信號輸入端(CLKB)連接外部提供的第二時鐘信號)(CLK，第2個移位寄存器單元的第二時鐘信號輸入端(CLK)連接外部提供的第一時鐘信號)(CLKB ；第3個移位寄存器單元SR3的第一時鐘信號輸入端(CLKB) 連接外部提供的第一時鐘信號)(CLKB，第3個移位寄存器單元SIi3的第二時鐘信號輸入端 (CLK)連接外部提供的第二時鐘信號)(CLK。依次類推，當j為奇數(shù)時，第j個移位寄存器單
11元SI^.的第一時鐘信號輸入端(CLKB)連接外部提供的第一時鐘信號)(CLKB，第j個移位寄存器單元SI^.的第二時鐘信號輸入端(CLK)連接外部提供的第二時鐘信號)(CLK。當j為偶數(shù)時，第j個移位寄存器單元SI^.的第一時鐘信號輸入端(CLKB)連接外部提供的第二時鐘信號)(CLK，第j個移位寄存器單元SI^W第二時鐘信號輸入端(CLK)連接外部提供的第一時鐘信號)(CLKB。當然，如果第一個移位寄存器單元SR1的第一時鐘信號輸入端(CLKB)連接外部提供的第二時鐘信號)(CLK，第一個移位寄存器單元SR1的第二時鐘信號輸入端(CLK)連接外部提供的第一時鐘信號)(CLKB，則后續(xù)其他移位寄存器單元的輸入端(CLKB)和(CLK) 的連接方式與上述所述相反。第1個移位寄存器單元的初始信號輸入端(IN)連接外部提供的幀起始輸入信號 STV。而第1個移位寄存器單元的輸出模塊的輸出端(OUT)與第2個移位寄存器單元的輸入模塊中的初始信號輸入端(IN)連接，以將第1個移位寄存器單元輸出的柵極驅動信號輸入到第2個移位寄存器單元中，作為第2個移位寄存器單元的幀起始信號。而第2個移位寄存器單元的輸出模塊的輸出端(OUT)與第3個移位寄存器單元的輸入模塊中的初始信號輸入端(IN)連接，以將第2個移位寄存器單元輸出的柵極驅動信號輸入到第3個移位寄存器單元中，作為第3個移位寄存器單元的幀起始信號。以此類推，第i個移位寄存器單元的輸出模塊與第i+Ι個移位寄存器單元的輸入模塊連接，以將所述第i個移位寄存器單元輸出的柵極驅動信號輸入到所述第i+Ι個移位寄存器單元中，作為所述第i+Ι個移位寄存器單元的幀起始信號；其中，i e [l，n)且i為正整數(shù)。第n-1個移位寄存器單元的輸出模塊的輸出端(OUT)與第η個移位寄存器單元的輸入模塊中的初始信號輸入端(IN)連接，以將第n-1個移位寄存器單元輸出的柵極驅動信號輸入到第η個移位寄存器單元中，作為第η 個移位寄存器單元的幀起始信號。圖11為本發(fā)明提供的柵極驅動電路實施例二的工作時序示意圖，如圖11所示，本實施例提供的柵極驅動電路中各移位寄存器單元的工作過程與上述圖5所示的移位寄存器單元的工作過程類似，此處不再贅述。本實施例還提供了一種顯示裝置，可以包括上述圖9或圖10所示的柵極驅動電路。最后應說明的是以上實施例僅用以說明本發(fā)明的技術方案，而非對其限制；盡管參照前述實施例對本發(fā)明進行了詳細的說明，本領域的普通技術人員應當理解其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質脫離本發(fā)明各實施例技術方案的精神和范圍。
權利要求
1.一種移位寄存器單元，其特征在于，包括輸入模塊，用于輸入第一時鐘信號、第二時鐘信號、幀起始信號、高電壓信號和低電壓信號；其中，在一個幀時間間隔內，所述第一時鐘信號與所述第二時鐘信號的反相信號相同；處理模塊，與所述輸入模塊相連，包括多個薄膜晶體管，用于根據(jù)所述第一時鐘信號、 所述第二時鐘信號和所述幀起始信號生成柵極驅動信號，并控制所述多個薄膜晶體管形成的第一節(jié)點和第二節(jié)點之間構成電壓變化的正反饋，以及時切斷由所述高電壓信號的輸入端、所述低電壓信號的輸入端和至少一個薄膜晶體管形成的瞬態(tài)直流通路；輸出模塊，與所述處理模塊相連，用于將所述處理模塊生成的所述柵極驅動信號發(fā)送出去。
2.根據(jù)權利要求1所述的移位寄存器單元，其特征在于，所述處理模塊包括柵極驅動信號生成單元，用于與所述輸入模塊相連，至少包括求值薄膜晶體管和復位薄膜晶體管，所述求值薄膜晶體管的導通或關斷由第一節(jié)點驅動，所述復位薄膜晶體管的導通或關斷由第二節(jié)點驅動，用于根據(jù)所述第一時鐘信號、所述第二時鐘信號和所述幀起始信號生成柵極驅動信號；反饋控制單元，用于與所述柵極驅動信號生成單元相連，包括第一控制薄膜晶體管和第二控制薄膜晶體管，用于控制所述第一節(jié)點和所述第二節(jié)點之間構成電壓變化的正反饋，以及時切斷由所述高電壓信號的輸入端、至少一個薄膜晶體管和所述低電壓信號的輸入端形成的瞬態(tài)直流通路。
3.根據(jù)權利要求2所述的移位寄存器單元，其特征在于，所述輸入模塊包括 初始信號輸入端，用于輸入幀起始信號；第一時鐘信號輸入端，用于輸入第一時鐘信號或第二時鐘信號； 第二時鐘信號輸入端，用于輸入第二時鐘信號或第一時鐘信號； 高電壓信號輸入端，用于輸入高電壓信號； 低電壓信號輸入端，用于輸入低電壓信號。
4.根據(jù)權利要求3所述的移位寄存器單元，其特征在于，所述輸出模塊包括輸出端，用于將所述處理模塊生成的所述柵極驅動信號發(fā)送出去，并將所述柵極驅動信號輸入到相鄰的下一個移位寄存器單元的初始信號輸入端。
5.根據(jù)權利要求4所述的移位寄存器單元，其特征在于，所述柵極驅動信號生成單元包括第一薄膜晶體管，其柵極與所述第二時鐘信號輸入端連接，其源極與所述初始信號輸入端連接；第二薄膜晶體管，為所述求值薄膜晶體管，其源極與所述輸出模塊的輸出端連接，其漏極與所述第一時鐘信號輸入端連接；第三薄膜晶體管，其柵極與所述第二時鐘信號輸入端連接，其源極與所述低電壓信號輸入端連接；第四薄膜晶體管，其柵極與所述第一時鐘信號輸入端連接；第五薄膜晶體管，為所述復位薄膜晶體管，其源極與所述輸出端連接，其漏極與所述高電壓信號輸入端連接；所述反饋控制單元包括第六薄膜晶體管，其源極與所述高電壓信號輸入端連接；第七薄膜晶體管，其漏極與所述高電壓信號輸入端連接；其中，所述第一薄膜晶體管的漏極、所述第二薄膜晶體管的柵極、所述第六薄膜晶體管的漏極與所述第七薄膜晶體管的柵極的匯聚處形成所述第一節(jié)點；所述第四薄膜晶體管的漏極、所述第六薄膜晶體管的柵極與所述第七薄膜晶體管的源極的匯聚處形成所述第二節(jié)點；所述第三薄膜晶體管的漏極、所述第四薄膜晶體管的源極和所述第五薄膜晶體管的柵極的匯聚處形成第三節(jié)點。
6.根據(jù)權利要求5所述的移位寄存器單元，其特征在于，所述第一薄膜晶體管、所述第二薄膜晶體管、所述第三薄膜晶體管、所述第四薄膜晶體管、所述第五薄膜晶體管、所述第六薄膜晶體管和所述第七薄膜晶體管還分別設置有對應的備份薄膜晶體管，各所述備份薄膜晶體管的連接方式分別與對應的薄膜晶體管的連接方式相同。
7.根據(jù)權利要求5或6所述的移位寄存器單元，其特征在于，還包括充電電容，所述充電電容的一端與所述第一節(jié)點相連，另一端與所述輸出端連接。
8.根據(jù)權利要求5或6所述的移位寄存器單元，其特征在于，所述第一薄膜晶體管、所述第二薄膜晶體管、所述第三薄膜晶體管、所述第四薄膜晶體管、所述第五薄膜晶體管、所述第六薄膜晶體管和所述第七薄膜晶體管均為P型晶體管或N型晶體管。
9.一種柵極驅動電路，其特征在于，包括順次連接的η個移位寄存器單元，其中η為正整數(shù)，所述移位寄存器單元采用上述權利要求1-8中任一項所述的移位寄存器單元；第i個移位寄存器單元的輸出模塊與第i+Ι個移位寄存器單元的輸入模塊連接，以將所述第i個移位寄存器單元輸出的柵極驅動信號輸入到所述第i+Ι個移位寄存器單元中， 作為所述第i+Ι個移位寄存器單元的幀起始信號；其中，i e [1，η)且i為正整數(shù)；一個移位寄存器單元的第一時鐘信號輸入端輸入第一時鐘信號，其第二時鐘信號輸入端輸入第二時鐘信號，與所述移位寄存器單元相鄰的上一個和下一個移位寄存器單元的第一時鐘信號輸入端均輸入第二時鐘信號，與所述移位寄存器單元相鄰的上一個和下一個移位寄存器單元的第二時鐘信號輸入端均輸入第一時鐘信號；其中，所述η個移位寄存器單元中的第一個移位寄存器單元的輸入模塊連接外部的幀起始輸入信號。
10.一種顯示裝置，其特征在于，包括上述權利要求9所述的柵極驅動電路。
全文摘要
本發(fā)明公開了一種移位寄存器單元、柵極驅動電路和顯示裝置。移位寄存器單元包括輸入模塊，用于輸入第一時鐘信號、第二時鐘信號、幀起始信號、高電壓信號和低電壓信號；其中，在一個幀時間間隔內，第一時鐘信號與第二時鐘信號的反相信號相同；處理模塊，與輸入模塊相連，包括多個薄膜晶體管，用于根據(jù)第一時鐘信號、第二時鐘信號和幀起始信號生成柵極驅動信號，并控制多個薄膜晶體管形成的第一節(jié)點和第二節(jié)點之間構成電壓變化的正反饋，以及時切斷由高電壓信號的輸入端、低電壓信號的輸入端和至少一個薄膜晶體管形成的瞬態(tài)直流通路；輸出模塊用于將處理模塊生成的柵極驅動信號發(fā)送出去。本發(fā)明降低了瞬態(tài)電流，降低了移位寄存器單元的功耗。
文檔編號G09G3/20GK102479476SQ20101056906
公開日2012年5月30日 申請日期2010年11月26日 優(yōu)先權日2010年11月26日
發(fā)明者吳仲遠, 段立業(yè) 申請人:京東方科技集團股份有限公司