專利名稱：移位寄存器單元、移位寄存器、陣列基板及顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及液晶顯示技術(shù)，特別是指一種移位寄存器單元、移位寄存器及其應(yīng)用的陣列基板及顯示裝置。
背景技術(shù)：
近年來，隨著半導(dǎo)體科技的蓬勃發(fā)展，便攜式電子產(chǎn)品及平面顯示器產(chǎn)品也隨之興起。而且，薄膜晶體管(TFT, Thin Film Transistor)液晶顯示器由于具有操作電壓低、無輻射線散射、重量輕、以及體積小等優(yōu)點(diǎn)，已逐漸成為各種數(shù)據(jù)產(chǎn)品的標(biāo)準(zhǔn)輸出設(shè)備。TFT液晶顯示器一般由水平和垂直兩個(gè)方向排列的像素矩陣構(gòu)成，TFT液晶顯示器進(jìn)行顯示時(shí)，通過移位寄存器產(chǎn)生柵極輸入信號(hào)，從第一行到最后一行依次掃描各行像素。在設(shè)計(jì)TFT液晶顯示器時(shí)，需要設(shè)計(jì)適當(dāng)?shù)囊莆患拇嫫鳎员ＷC其穩(wěn)定工作。通常，移位寄存器是由多級(jí)移位寄存器單元串聯(lián)而成，且前一級(jí)移位寄存器單元的輸出信號(hào)為后一級(jí)移位寄存器單兀的輸入信號(hào)。為了降低TFT液晶顯示器的制作成本，已有部分廠商通過非晶硅工藝直接在面板的玻璃基板上制作多級(jí)非晶硅移位寄存器，借以取代公知所慣用的柵極驅(qū)動(dòng)器，從而達(dá)到降低液晶顯示器制作成本的目的。但是，使用非晶硅材料制作的TFT，在受到電壓的應(yīng)力(stress)條件下，閾值電壓會(huì)產(chǎn)生移動(dòng)，從而會(huì)使得TFT的驅(qū)動(dòng)能力減弱，進(jìn)而會(huì)縮短液晶顯示器的壽命，因此，在設(shè)計(jì)非晶硅移位寄存器的電路時(shí)，需要減緩非晶硅材料制作的TFT的閾值電壓的移動(dòng)，以保證在液晶顯示器的產(chǎn)品壽命規(guī)格內(nèi)，移位寄存器能正常工作，即正常驅(qū)動(dòng)整個(gè)液晶面板。為解決上述問題，各個(gè)廠商也紛紛致力于這方面的研究。為此，提出了一種移位寄存器的電路設(shè)計(jì)方案，圖I為該設(shè)計(jì)方案的移位寄存器單元的電路結(jié)構(gòu)示意圖，如圖I所示，該電路由十三個(gè)非晶娃制作的TFT及一個(gè)電容組成，采用圖I所示的移位寄存器，雖然在一定程度上可以減緩TFT的閾值電壓的移動(dòng)，但是，當(dāng)?shù)谝粫r(shí)鐘信號(hào)輸入端(CLK)輸出高電平信號(hào)時(shí)，薄膜晶體管M5上會(huì)有電流，從而導(dǎo)致整個(gè)電路的功耗比較大，因此，在圖I所示的電路的基礎(chǔ)上，又進(jìn)行了改進(jìn)，以降低整個(gè)電路的功耗，改進(jìn)后的移位寄存器單元的電路結(jié)構(gòu)如圖2所示。上述兩種電路設(shè)計(jì)方案，雖然可以在一定程度上減緩TFT的閾值電壓的移動(dòng)，但是，上述兩種電路設(shè)計(jì)方案仍存在技術(shù)缺陷，具體地，采用上述兩種電路設(shè)計(jì)出的移位寄存器單元，只有當(dāng)?shù)诙r(shí)鐘信號(hào)輸入端(CLK B)為高電平信號(hào)時(shí)，才能拉低柵線的電位，即移位寄存器單元的輸出端(OUTPUT)的電位，而當(dāng)?shù)谝粫r(shí)鐘信號(hào)輸入端(CLK)為高電平信號(hào)時(shí)，則不能拉低柵線的電位，如此，會(huì)造成電路的噪聲較大，從而會(huì)造成電路的功能紊亂，t匕如一行會(huì)輸出幾個(gè)脈沖信號(hào)等，進(jìn)而造成移位寄存器的工作壽命下降。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種移位寄存器單元、移位寄存器、陣列基板、液晶面板及顯示設(shè)備，能在移位寄存器單元未被選用時(shí)，維持柵線的電位處于拉低狀態(tài)，進(jìn)而保證移位寄存器的工作壽命。為達(dá)到上述目 的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的本發(fā)明提供一種移位寄存器單元，包括輸入模塊、柵極信號(hào)生成模塊、以及輸出模塊；該移位寄存器單元還包括電平控制模塊，與柵極信號(hào)生成模塊相連接；所述電平控制模塊包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管、以及第五薄膜晶體管；其中，第一薄膜晶體管的漏極分別與第二薄膜晶體管的源極及第四薄膜晶體管的柵極相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極相連接，第三薄膜晶體管的漏極分別與第四薄膜晶體管的源極及第五薄膜晶體管的柵極相連接，第五薄膜晶體管的源極分別與第二薄膜晶體管的漏極及第三薄膜晶體管的源極相連接。進(jìn)一步地，上述移位寄存器單元中，第一薄膜晶體管的柵極及源極均與輸入模塊的第一時(shí)鐘信號(hào)輸入端或第二時(shí)鐘信號(hào)輸入端相連接，第四薄膜晶體管的漏極與所述第一時(shí)鐘信號(hào)輸入端或第二時(shí)鐘信號(hào)輸入端相連接，第二薄膜晶體管的漏極及第三薄膜晶體管的源極均與輸入模塊的低電壓信號(hào)輸入端相連接，第五薄膜晶體管的漏極與輸出模塊相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極的連接點(diǎn)與柵極信號(hào)生成模塊的電容相連接。本發(fā)明還提供了一種移位寄存器，由n級(jí)移位寄存器單元串接構(gòu)成，n為大于等于2的整數(shù)，所述移位寄存器單元包括輸入模塊、柵極信號(hào)生成模塊、以及輸出模塊；該移位寄存器單元還包括電平控制模塊，與柵極信號(hào)生成模塊相連接；所述電平控制模塊包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管、以及第五薄膜晶體管;其中，第一薄膜晶體管的漏極分別與第二薄膜晶體管的源極及第四薄膜晶體管的柵極相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極相連接，第三薄膜晶體管的漏極分別與第四薄膜晶體管的源極及第五薄膜晶體管的柵極相連接，第五薄膜晶體管的源極分別與第二薄膜晶體管的漏極及第三薄膜晶體管的源極相連接。進(jìn)一步地，在上述移位寄存器中，第一薄膜晶體管的柵極及源極均與輸入模塊的第一時(shí)鐘信號(hào)輸入端或第二時(shí)鐘信號(hào)輸入端相連接，第四薄膜晶體管的漏極與所述第一時(shí)鐘信號(hào)輸入端或第二時(shí)鐘信號(hào)輸入端相連接，第二薄膜晶體管的漏極及第三薄膜晶體管的源極均與輸入模塊的低電壓信號(hào)輸入端相連接，第五薄膜晶體管的漏極與輸出模塊相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極的連接點(diǎn)與柵極信號(hào)生成模塊的電容相連接。本發(fā)明還提供了一種陣列基板，包括直接設(shè)置于其上的移位寄存器，所述移位寄存器由n級(jí)移位寄存器單元串接構(gòu)成，n為大于等于2的整數(shù)；所述移位寄存器單元包括輸入模塊、柵極信號(hào)生成模塊、以及輸出模塊；所述移位寄存器單元還包括電平控制模塊，與柵極信號(hào)生成模塊相連接；所述電平控制模塊包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管、以及第五薄膜晶體管；其中，第一薄膜晶體管的漏極分別與第二薄膜晶體管的源極及第四薄膜晶體管的柵極相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極相連接，第三薄膜晶體管的漏極分別與第四薄膜晶體管的源極及第五薄膜晶體管的柵極相連接，第五薄膜晶體管的源極分別與第二薄膜晶體管的漏極及第三薄膜晶體管的源極相連接。進(jìn)一步地，上述的陣列基板中，第一薄膜晶體管的柵極及源極均與輸入模塊的第一時(shí)鐘信號(hào)輸入端或第二時(shí)鐘信號(hào)輸入端相連接，第四薄膜晶體管的漏極與所述第一時(shí)鐘信號(hào)輸入端或第二時(shí)鐘信號(hào)輸入端相連接，第二薄膜晶體管的漏極及第三薄膜晶體管的源極均與輸入模塊的低電壓信號(hào)輸入端相連接，第五薄膜晶體管的漏極與輸出模塊相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極的連接點(diǎn)與柵極信號(hào)生成模塊的電容相連接。本發(fā)明還提供了一種顯示裝置，包括上述的陣列基板。本發(fā)明提供的移位寄存器單元、移位寄存器、陣列基板及顯示裝置，當(dāng)?shù)谝粫r(shí)鐘信 號(hào)輸入端(CLK)輸入高電平信號(hào),且其它輸入端輸入低電平信號(hào)時(shí)，即移位寄存器單兀未被選用時(shí)，能維持柵線的電位處于拉低狀態(tài)，如此，能降低移位寄存器電路的噪聲，進(jìn)而保證移位寄存器的工作壽命。


圖I為現(xiàn)有技術(shù)中移位寄存器單元的電路結(jié)構(gòu)示意圖；圖2為圖I所不電路改進(jìn)后的移位寄存器單兀的電路結(jié)構(gòu)不意圖；圖3為本發(fā)明提供的移位寄存器單元結(jié)構(gòu)示意圖；圖4為實(shí)施例的移位寄存器單元的電路結(jié)構(gòu)示意圖；圖5為實(shí)施例的移位寄存器單兀的電路工作時(shí)序不意圖。
具體實(shí)施例方式下面結(jié)合附圖及具體實(shí)施例對(duì)本發(fā)明再作進(jìn)一步詳細(xì)的說明。本發(fā)明提供的移位寄存器單元，如圖3所示，該移位寄存器單元包括輸入模塊31、柵極信號(hào)生成模塊32、輸出模塊33、以及電平控制模塊34 ;其中，輸入模塊31，用于輸入第一時(shí)鐘信號(hào)及第二時(shí)鐘信號(hào)，并用于輸入幀起始信號(hào)、低電壓信號(hào)、以及復(fù)位信號(hào)；柵極信號(hào)生成模塊32,與輸入模塊31相連接,包括^ 個(gè)薄膜晶體管及一個(gè)電容，用于生成柵極驅(qū)動(dòng)信號(hào)，并當(dāng)?shù)诙r(shí)鐘信號(hào)為高電平信號(hào)時(shí)，拉低柵線的電位，或者，當(dāng)?shù)谝粫r(shí)鐘信號(hào)為高電平信號(hào)時(shí)，拉低柵線的電位；輸出模塊33，與柵極信號(hào)生成模塊32相連接，用于發(fā)送柵極信號(hào)生成模塊32生成的柵極驅(qū)動(dòng)信號(hào)；電平控制模塊34，與輸入模塊31及柵極信號(hào)生成模塊32相連接，用于當(dāng)?shù)谝粫r(shí)鐘信號(hào)為高電平信號(hào)時(shí)，控制柵極信號(hào)生成模塊32拉低柵線的電位，或者，當(dāng)?shù)诙r(shí)鐘信號(hào)為高電平信號(hào)時(shí)，控制柵極信號(hào)生成模塊32拉低柵線的電位。其中，所述輸入模塊31,如圖4所不,包括信號(hào)輸入端(INPUT)、第一時(shí)鐘信號(hào)輸入端(CLK)、第二時(shí)鐘信號(hào)輸入端(CLK B)、復(fù)位信號(hào)輸入端(RESET)、以及低電壓信號(hào)輸入端(VSS);其中，CLK端與CLK B端的信號(hào)的相位差為180度，即CLK端輸入的信號(hào)與CLK B端輸入的信號(hào)的反相信號(hào)相同；INPUT端用于輸入與該移位寄存器單兀相鄰的上一個(gè)移位寄存器單兀輸出模塊輸出的信號(hào)，RESET端用于輸入與該移位寄存器單兀相鄰的下一個(gè)移位寄存器單兀輸出模塊輸出的信號(hào)。所述柵極信號(hào)生成模塊32包括十一個(gè)薄膜晶體管及一個(gè)電容，如圖4所示，其中，-j^一個(gè)薄膜晶體管是指 M6、M7、M8、M9、M10、Mil、M12、M13、M14、M15 和 M16,電容是指 Cl ；十一個(gè)薄膜晶體管及電容Cl之間的連接關(guān)系如圖4所示。所述柵極信號(hào)生成模塊32包括的^^一個(gè)薄膜晶體管及一個(gè)電容的連接關(guān)系，與圖2中M1、M2、M3、M4、M5、M6、M8、M9、M10、Mll及M13十一個(gè)薄膜晶體管以及電容Cl的連接關(guān)系相同，為現(xiàn)有技術(shù)，因此此處不再贅述。所述電平控制模塊34包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管、以及第五薄膜晶體管；其中，第一薄膜晶體管的漏極分別與第二薄膜晶體管的源極及第四薄膜晶體管的柵極相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極相連接，第三薄膜晶體管的漏極分別與第四薄膜晶體管的源極及第五薄膜晶體管的柵極 相連接，第五薄膜晶體管的源極分別與第二薄膜晶體管的漏極及第三薄膜晶體管的源極相連接；第一薄膜晶體管的柵極及源極均與CLK端或CLK B端相連接，第四薄膜晶體管的漏極與CLK端或CLK B端相連接，第二薄膜晶體管的漏極及第三薄膜晶體管的源極均與VSS端相連接，第五薄膜晶體管的漏極與輸出模塊33塊相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極的連接點(diǎn)與柵極信號(hào)生成模塊中的電容相連接。其中，由于移位寄存器由多級(jí)移位寄存器單元串聯(lián)而成，為了保證正常的工作，第n級(jí)移位寄存器單元中與CLK端相連接的薄膜晶體管，在第n+1級(jí)移位寄存器單元中，與CLKB端相連接，相應(yīng)的，第n級(jí)移位寄存器單元中與CLK B端相連接的薄膜晶體管，在第n+1級(jí)移位寄存器單元中，與CLK端相連接，因此，柵極信號(hào)生成模塊32，用于當(dāng)?shù)诙r(shí)鐘信號(hào)為高電平信號(hào)時(shí)，拉低柵線的電位，相應(yīng)的，電平控制模塊34，用于當(dāng)?shù)谝粫r(shí)鐘信號(hào)為高電平信號(hào)時(shí)，控制柵極信號(hào)生成模塊32拉低柵線的電位；柵極信號(hào)生成模塊32，用于當(dāng)?shù)谝粫r(shí)鐘信號(hào)為高電平信號(hào)時(shí)，拉低柵線的電位，相應(yīng)的，電平控制模塊34，用于第二時(shí)鐘信號(hào)為高電平信號(hào)時(shí)，控制柵極信號(hào)生成模塊32拉低柵線的電位。所述第一薄膜晶體管的柵極及源極均與CLK端或CLK B端相連接，第四薄膜晶體管的漏極與CLK端或CLK B端相連接，具體為當(dāng)?shù)谝槐∧ぞw管的柵極及源極均與CLK端相連接時(shí)，則第四薄膜晶體管的漏極與CLK端相連接；當(dāng)?shù)谝槐∧ぞw管的柵極及源極均與CLK B端相連接時(shí)，則第四薄膜晶體管的漏極與CLK B端相連接。下面結(jié)合實(shí)施例對(duì)本發(fā)明再作進(jìn)一步詳細(xì)的描述。本實(shí)施例的移位寄存器，由多級(jí)移位寄存器單元串聯(lián)而成，且前一級(jí)移位寄存器單元的輸出信號(hào)為后一級(jí)移位寄存器單元的輸入信號(hào)。每一級(jí)的移位寄存器單元的電路基本相同，這里以第n級(jí)的移位寄存器單元的電路為例，其中，n為大于等于2的自然數(shù)。如圖4所示，輸入模塊包括INPUT端、CLK端、CLK B端、RESET端、以及VSS端；其中，CLK端與CLK B端的信號(hào)的相位差為180度，即CLK端輸入的信號(hào)與CLK B端輸入的信號(hào)的反相信號(hào)相同；INPUT端用于輸入與該移位寄存器單兀相鄰的上一個(gè)移位寄存器單兀輸出模塊輸出的信號(hào)，RESET端用于輸入與該移位寄存器單兀相鄰的下一個(gè)移位寄存器單兀輸出模塊輸出的信號(hào)；
柵極信號(hào)生成模塊包括第六薄膜晶體管M6、第七薄膜晶體管M7、第八薄膜晶體管M8、第九薄膜晶體管M9、第十薄膜晶體管M10、第十一薄膜晶體管Mil、第十二薄膜晶體管M12、第十三薄膜晶體管M13、第十四薄膜晶體管M14、第十五薄膜晶體管M15、第十六薄膜晶體管M16、以及電容Cl ；輸出模塊包括輸出端(OUTPUT)；電平控制模塊包括第一薄膜晶體管Ml、第二薄膜晶體管M2、第三薄膜晶體管M3、第四薄膜晶體管M4、以及第五薄膜晶體管M5。本實(shí)施例提供的移位寄存器單元，柵極信號(hào)生成模塊中各個(gè)薄膜晶體管、及電容Cl之間的連接關(guān)系為現(xiàn)有技術(shù)，這里不再贅述。電平控制模塊中各個(gè)薄膜晶體管之間的連接關(guān)系以及與柵極信號(hào)生成模塊的連接關(guān)系，具體為電平控制模塊包括第一薄膜晶體管Ml、第二薄膜晶體管M2、第三薄膜晶 體管M3、第四薄膜晶體管M4、以及第五薄膜晶體管M5 ;其中，第一薄膜晶體管Ml的漏極分別與第二薄膜晶體管M2的源極及第四薄膜晶體管M4的柵極相連接，第二薄膜晶體管M2的柵極與第三薄膜晶體管M3的柵極相連接，第三薄膜晶體管M3的漏極分別與第四薄膜晶體管M4的源極及第五薄膜晶體管M5的柵極相連接，第五薄膜晶體管M5的源極分別與第二薄膜晶體管M2的漏極及第三薄膜晶體管M3的源極相連接；第一薄膜晶體管Ml的柵極及源極均與CLK端相連接，第四薄膜晶體管M4的漏極與CLK端相連接，第二薄膜晶體管M2的漏極及第三薄膜晶體管M3的源極均與VSS端相連接，第五薄膜晶體管M5的漏極與OUTPUT端相連接，第二薄膜晶體管M2的柵極與第三薄膜晶體管M3的柵極的連接點(diǎn)與電容Cl相連接，換句話說，第二薄膜晶體管M2的柵極與第三薄膜晶體管M3的柵極的連接點(diǎn)與第十一薄膜晶體管Mll的柵極連接在一起。這里，需要說明的是第n級(jí)移位寄存器單元中與CLK端相連接的薄膜晶體管，在第n+1級(jí)移位寄存器單元中，與CLK B端相連接，相應(yīng)的，第n級(jí)移位寄存器單元中與CLK B端相連接的薄膜晶體管，在第n+1級(jí)移位寄存器單元中，與CLK端相連接，因此，在第n+1級(jí)的移位寄存器單元的電路中，第一薄膜晶體管Ml的柵極及源極均與CLK B端相連接，第四薄膜晶體管M4的漏極與CLK B端相連接。這里，為描述方便，在以下的描述中，將第六薄膜晶體管M6的源極、第十六薄膜晶體管M16的源極、第十一薄膜晶體管Mll的柵極、以及第八薄膜晶體管M8的柵極所形成的連接點(diǎn)稱為PU，將第十薄膜晶體管MlO的源極、第十一薄膜晶體管Mll的漏極、第十四薄膜晶體管M14的柵極、以及第十五薄膜晶體管M15的柵極所形成的連接點(diǎn)稱為HH，將第二薄膜晶體管M2的柵極、第三薄膜晶體管M3的柵極、以及第十一薄膜晶體管Mll的柵極所形成的連接點(diǎn)稱為H)2。本實(shí)施例的移位寄存器單元的電路工作時(shí)序圖，如圖5所示，下面結(jié)合圖5詳細(xì)描述本實(shí)施例的移位寄存器單元的電路工作原理。在A時(shí)間段內(nèi)，第n-1級(jí)移位寄存器單元的輸出信號(hào)作為第n級(jí)移位寄存器單元的輸入信號(hào)(STV)，同時(shí)，CLK B端輸入高電平信號(hào)，在此階段，STV將第六薄膜晶體管M6開啟，同時(shí)，CLK B端的高電平信號(hào)開啟第十六薄膜晶體管M16，第六薄膜晶體管M6、及第十六薄膜晶體管M16開啟的結(jié)果使得I3U的電位升高，PU電位的升高致使第i^一薄膜晶體管Mil、第十二薄膜晶體管M12、第二薄膜晶體管M2、以及第三薄膜晶體管M3開啟，從而致使PDl的電位降低，從而進(jìn)一步關(guān)斷第十薄膜晶體管M10、第十四薄膜晶體管M14、以及第十五薄膜晶體管M15，這樣，就能給電容Cl更充分的充電，以便在B時(shí)間段時(shí)，使第八薄膜晶體管M8的開啟程度更高之后在B時(shí)間段內(nèi)，STV為低電平信號(hào)，SP =INPUT端輸入低電平信號(hào)，同時(shí)，CLK端輸入高電平信號(hào)，CLK B端輸入低電平信號(hào)，即CLK端與CLKB端輸入的脈沖信號(hào)的相位差為180度，在此階段，STV的低電平信號(hào)會(huì)關(guān)斷第六薄膜晶體管M6，且由于電容耦合(bootsrapping)效應(yīng),使得PU的電位進(jìn)一步升高,致使第八薄膜晶體管M8的開啟程度更高，從而使得移位寄存器單元的OUTPUT端輸出高電平信號(hào)，同時(shí)，在B的時(shí)間段內(nèi)，PDl及PD2的電位一直處于低電位，致使第十四薄膜晶體管M14、第十五薄膜晶體管M15、第二薄膜晶體管M2、以及第三薄膜晶體管M3處于關(guān)斷狀態(tài)。之后在C時(shí)間段內(nèi)，CLK端輸入低電平信號(hào),CLK B端輸入高電平信號(hào)，同時(shí),第n+1級(jí)的輸出信號(hào)作為第n級(jí)移位寄存器單元的復(fù)位信號(hào)從RESET端輸入，復(fù)位信號(hào)為高電平信號(hào)，在此階段，各個(gè)輸入信號(hào)致使第七薄膜晶體管M7、第十薄膜晶體管M10、第十三薄膜晶體管M13、以及第十四薄膜晶體管M14開啟，開啟的結(jié)果使得的電位拉低，從而關(guān)斷第十一薄膜晶體管Mll及第十二薄膜晶體管M12，同時(shí)，致使第九薄膜晶體管M9、及第十五薄膜晶體管M15開啟，開啟的結(jié)果拉低了 OUTPUT端的電位，從而，使得OUTPUT端的信號(hào)從高電平信號(hào)變?yōu)榱说碗娖叫盘?hào)。在D時(shí)間段內(nèi)，CLK端輸入高電平信號(hào)，CLK B端輸入低電平信號(hào)致使第一薄膜晶體管Ml、第四薄膜晶體管M4、以及第五薄膜晶體管M5開啟，同時(shí)，第二薄膜晶體管M2及第三薄膜晶體管M3的關(guān)斷致使OUTPUT端維持低電平信號(hào)。此時(shí)間段內(nèi)電路的目的為當(dāng)CLK端輸入高電平信號(hào)時(shí)，維持OUTPUT端的低電位，如此，可以降低整個(gè)移位寄存器電路的噪聲。在E時(shí)間段內(nèi)，CLK B端輸入高電平信號(hào)，CLK端輸入低電平信號(hào)，第十薄膜晶體管MlO及第十三薄膜晶體管M13開啟，且第十一薄膜晶體管Mll及第十二薄膜晶體管M12關(guān)斷，從而致使PDl的電位處于高電平，同時(shí)，第十四薄膜晶體管M14的開啟致使PU的電位拉低，第十五薄膜晶體管M15的開啟致使OUTPUT端的電位拉低，即維持低電平信號(hào)。此時(shí)間段內(nèi)電路的目的為當(dāng)CLK B端輸入高電平信號(hào)時(shí)，維持PU和OUTPUT端的低電位，如此，可以降低整個(gè)移位寄存器電路的噪聲。在以上的描述中，D時(shí)間段到E時(shí)間段之間的時(shí)間稱為此次各行像素掃描過程中該移位寄存器單元未被選擇的時(shí)間?；谏鲜鲆莆患拇嫫鲉卧?，本發(fā)明還提供了一種移位寄存器，該移位寄存器由n級(jí)移位寄存器單元串接在一起，其中，n為大于等于2的整數(shù)，所述移位寄存器單元包括輸入模塊、柵極信號(hào)生成模塊、輸出模塊、以及電平控制模塊；其中，輸入模塊，用于輸入第一時(shí)鐘信號(hào)及第二時(shí)鐘信號(hào)，并用于輸入巾貞起始信號(hào)、低電壓信號(hào)、以及復(fù)位信號(hào)；柵極信號(hào)生成模塊，與輸入模塊相連接，包括i 個(gè)薄膜晶體管及一個(gè)電容，用于生成柵極驅(qū)動(dòng)信號(hào)，并當(dāng)?shù)诙r(shí)鐘信號(hào)為高電平信號(hào)時(shí)，拉低柵線的電位；輸出模塊，與柵極信號(hào)生成模塊相連接，用于發(fā)送柵極信號(hào)生成模塊生成的柵極驅(qū)動(dòng)信號(hào)；
電平控制模塊，與柵極信號(hào)生成模塊相連接，用于當(dāng)?shù)谝粫r(shí)鐘信號(hào)為高電平信號(hào)時(shí)，控制柵極信號(hào)生成模塊拉低柵線的電位。其中，所述電平控制模塊包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管、以及第五薄膜晶體管；其中，第一薄膜晶體管的漏極分別與第二薄膜晶體管的源極及第四薄膜晶體管的柵極相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極相連接，第三薄膜晶體管的漏極分別與第四薄膜晶體管的源極及第五薄膜晶體管的柵極相連接，第五薄膜晶體管的源極分別與第二薄膜晶體管的漏極及第三薄膜晶體管的源極相連接；第一薄膜晶體管的柵極及源極均與CLK端或CLK B端相連接，第四薄膜晶體管的漏極與CLK端或CLK B端相連接，第二薄膜晶體管的漏極及第三薄膜晶體管的源極均與VSS端相連接，第五薄膜晶體管的漏極與輸出模塊相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極的連接點(diǎn)與柵極信號(hào)生成模塊中的電容相連接?；谏鲜鲆莆患拇嫫?，本發(fā)明還提供了一種陣列基板，該陣列基板包括直接設(shè)置于其上的移位寄存器，所述移位寄存器由n級(jí)移位寄存器單元串接在一起，其中，所述移位寄存器單元包括輸入模塊、柵極信號(hào)生成模塊、輸出模塊、以及電平控制模塊；其中，輸入模塊，用于輸入第一時(shí)鐘信號(hào)及第二時(shí)鐘信號(hào)，并用于輸入巾貞起始信號(hào)、低電壓信號(hào)、以及復(fù)位信號(hào)；柵極信號(hào)生成模塊，與輸入模塊相連接，包括i 個(gè)薄膜晶體管及一個(gè)電容，用于生成柵極驅(qū)動(dòng)信號(hào)，并當(dāng)?shù)诙r(shí)鐘信號(hào)為高電平信號(hào)時(shí)，拉低柵線的電位；輸出模塊，與柵極信號(hào)生成模塊相連接，用于發(fā)送柵極信號(hào)生成模塊生成的柵極驅(qū)動(dòng)信號(hào)；電平控制模塊，與柵極信號(hào)生成模塊相連接，用于當(dāng)?shù)谝粫r(shí)鐘信號(hào)為高電平信號(hào)時(shí)，控制柵極信號(hào)生成模塊拉低柵線的電位。其中，所述電平控制模塊包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管、以及第五薄膜晶體管；其中，第一薄膜晶體管的漏極分別與第二薄膜晶體管的源極及第四薄膜晶體管的柵極相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極相連接，第三薄膜晶體管的漏極分別與第四薄膜晶體管的源極及第五薄膜晶體管的柵極相連接，第五薄膜晶體管的源極分別與第二薄膜晶體管的漏極及第三薄膜晶體管的源極相連接；第一薄膜晶體管的柵極及源極均與CLK端或CLK B端相連接，第四薄膜晶體管的漏極與CLK端或CLK B端相連接，第二薄膜晶體管的漏極及第三薄膜晶體管的源極均與VSS端相連接，第五薄膜晶體管的漏極與輸出模塊相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極的連接點(diǎn)與柵極信號(hào)生成模塊中的電容相連接。本發(fā)明還提供一種顯示裝置，使用了上述的陣列基板。該顯示裝置可以是液晶面板、手機(jī)、液晶電視、筆記本電腦、液晶顯示器等。以上所述，僅為本發(fā)明的較佳實(shí)施例而已，并非用于限定本發(fā)明的保護(hù)范圍。權(quán)利要求
1.一種移位寄存器單兀，包括輸入模塊、柵極信號(hào)生成模塊、以及輸出模塊；其特征在于，該移位寄存器單元還包括電平控制模塊，與柵極信號(hào)生成模塊相連接；所述電平控制模塊包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管、以及第五薄膜晶體管；其中， 第一薄膜晶體管的漏極分別與第二薄膜晶體管的源極及第四薄膜晶體管的柵極相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極相連接，第三薄膜晶體管的漏極分別與第四薄膜晶體管的源極及第五薄膜晶體管的柵極相連接，第五薄膜晶體管的源極分別與第二薄膜晶體管的漏極及第三薄膜晶體管的源極相連接。
2.根據(jù)權(quán)利要求I所述的移位寄存器單元，其特征在于， 第一薄膜晶體管的柵極及源極均與輸入模塊的第一時(shí)鐘信號(hào)輸入端或第二時(shí)鐘信號(hào)輸入端相連接，第四薄膜晶體管的漏極與所述第一時(shí)鐘信號(hào)輸入端或第二時(shí)鐘信號(hào)輸入端相連接，第二薄膜晶體管的漏極及第三薄膜晶體管的源極均與輸入模塊的低電壓信號(hào)輸入端相連接，第五薄膜晶體管的漏極與輸出模塊相連接，第二薄膜晶體管的柵極與第三薄膜 晶體管的柵極的連接點(diǎn)與柵極信號(hào)生成模塊的電容相連接。
3.一種移位寄存器，由n級(jí)移位寄存器單元串接構(gòu)成，n為大于等于2的整數(shù)，所述移位寄存器單元包括輸入模塊、柵極信號(hào)生成模塊、以及輸出模塊；其特征在于，該移位寄存器單元還包括電平控制模塊，與柵極信號(hào)生成模塊相連接；所述電平控制模塊包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管、以及第五薄膜晶體管；其中， 第一薄膜晶體管的漏極分別與第二薄膜晶體管的源極及第四薄膜晶體管的柵極相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極相連接，第三薄膜晶體管的漏極分別與第四薄膜晶體管的源極及第五薄膜晶體管的柵極相連接，第五薄膜晶體管的源極分別與第二薄膜晶體管的漏極及第三薄膜晶體管的源極相連接。
4.根據(jù)權(quán)利要求3所述的移位寄存器，其特征在于， 第一薄膜晶體管的柵極及源極均與輸入模塊的第一時(shí)鐘信號(hào)輸入端或第二時(shí)鐘信號(hào)輸入端相連接，第四薄膜晶體管的漏極與所述第一時(shí)鐘信號(hào)輸入端或第二時(shí)鐘信號(hào)輸入端相連接，第二薄膜晶體管的漏極及第三薄膜晶體管的源極均與輸入模塊的低電壓信號(hào)輸入端相連接，第五薄膜晶體管的漏極與輸出模塊相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極的連接點(diǎn)與柵極信號(hào)生成模塊的電容相連接。
5.一種陣列基板，包括直接設(shè)置于其上的移位寄存器，所述移位寄存器由n級(jí)移位寄存器單元串接構(gòu)成，n為大于等于2的整數(shù)；所述移位寄存器單元包括輸入模塊、柵極信號(hào)生成模塊、以及輸出模塊；其特征在于，所述移位寄存器單元還包括電平控制模塊，與柵極信號(hào)生成模塊相連接；所述電平控制模塊包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管、以及第五薄膜晶體管；其中， 第一薄膜晶體管的漏極分別與第二薄膜晶體管的源極及第四薄膜晶體管的柵極相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極相連接，第三薄膜晶體管的漏極分別與第四薄膜晶體管的源極及第五薄膜晶體管的柵極相連接，第五薄膜晶體管的源極分別與第二薄膜晶體管的漏極及第三薄膜晶體管的源極相連接。
6.根據(jù)權(quán)利要求5所述的陣列基板，其特征在于，第一薄膜晶體管的柵極及源極均與輸入模塊的第一時(shí)鐘信號(hào)輸入端或第二時(shí)鐘信號(hào)輸入端相連接，第四薄膜晶體管的漏極與所述第一時(shí)鐘信號(hào)輸入端或第二時(shí)鐘信號(hào)輸入端相連接，第二薄膜晶體管的漏極及第三薄膜晶體管的源極均與輸入模塊的低電壓信號(hào)輸入端相連接，第五薄膜晶體管的漏極與輸出模塊相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極的連接點(diǎn)與柵極信號(hào)生成模塊的電容相連接。
7.—種顯示裝置，其特征在于，包括權(quán)利要求5或6所述的陣列基板。
全文摘要
本發(fā)明公開了一種移位寄存器單元、移位寄存器、陣列基板及顯示裝置，包括電平控制模塊，與柵極信號(hào)生成模塊相連接，電平控制模塊包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管、以及第五薄膜晶體管；其中，第一薄膜晶體管的漏極分別與第二薄膜晶體管的源極及第四薄膜晶體管的柵極相連接，第二薄膜晶體管的柵極與第三薄膜晶體管的柵極相連接，第三薄膜晶體管的漏極分別與第四薄膜晶體管的源極及第五薄膜晶體管的柵極相連接，第五薄膜晶體管的源極分別與第二薄膜晶體管的漏極及第三薄膜晶體管的源極相連接。采用本發(fā)明，在移位寄存器單元未被選擇時(shí)，能維持柵線的電位處于拉低狀態(tài)，進(jìn)而保證移位寄存器的工作壽命。
文檔編號(hào)G09G3/20GK102646384SQ201110301288
公開日2012年8月22日 申請(qǐng)日期2011年9月28日 優(yōu)先權(quán)日2011年9月28日
發(fā)明者呂敬, 孫陽, 張玉亭, 彭寬軍, 黃應(yīng)龍 申請(qǐng)人:京東方科技集團(tuán)股份有限公司