專利名稱：移位寄存器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種移位寄存器電路，尤指一種用來提供多掃描信號的移位寄存器電路。
背景技術(shù)：
平面顯示裝置(Flat Panel Display)具有外型輕薄、省電以及無輻射等優(yōu)點，所以被廣泛地應(yīng)用于電腦屏幕、移動電話、個人數(shù)字助理(PDA)、平面電視等電子產(chǎn)品上。一般而言，平面顯示裝置包含有多個像素單元、移位寄存器電路以及數(shù)據(jù)驅(qū)動器。數(shù)據(jù)驅(qū)動器用來產(chǎn)生多個數(shù)據(jù)信號至多個像素單元。移位寄存器電路用來產(chǎn)生多個掃描信號饋入多個像素單元以控制多個數(shù)據(jù)信號的寫入運作。此外，移位寄存器電路另用來產(chǎn)生多個掃描信號， 據(jù)以提供多個像素單元更新控制。近年來，以銦鎵鋅氧化物(InGaZn Oxide, IGZ0)為材料制作的晶體管，具有電子移動速度較高的優(yōu)點，因此電流驅(qū)動能力較高，因此可作為平面顯示裝置驅(qū)動電路的材料，但是其電氣特性不穩(wěn)定，如臨界電壓漂移(Vth shift)的問題，IGZO晶體管的柵極在正偏壓時，臨界電壓會往正方向偏移；在負偏壓，臨界電壓會往負方向偏移，使得電路操作穩(wěn)定性降低。

發(fā)明內(nèi)容
為解決現(xiàn)有技術(shù)中存在的因電路元件電氣特性不穩(wěn)定造成的電路操作穩(wěn)定性低的技術(shù)問題，本發(fā)明公開一種移位寄存器電路，以降低電路元件電性的漂移。依據(jù)本發(fā)明的實施例，其公開一種移位寄存器電路，用來提供多個掃描信號，此移位寄存器電路包含多級移位寄存器，這些級移位寄存器的第η級移位寄存器包含第一上拉單元、控制信號產(chǎn)生單元、第一下拉單元、輸出單元及第二下拉單元。第一上拉單元，接收第一時鐘脈沖及控制信號端的控制信號，并且電連接上述的控制信號端，用來根據(jù)第一時鐘脈沖信號及控制信號端的控制信號上拉第η級起始脈沖；控制信號產(chǎn)生單元，接收第二時鐘脈沖信號、第三時鐘脈沖信號、第四時鐘脈沖信號及第(η-1)級起始脈沖產(chǎn)生該控制信號，并且電連接控制信號端，用來根據(jù)第二時鐘脈沖信號、第三時鐘脈沖信號、第四時鐘脈沖信號及第(η-1)級起始脈沖產(chǎn)生該控制信號；第一下拉單元，接收第三時鐘脈沖信號，并且電連接第一上拉單元，用來根據(jù)第三時鐘脈沖信號下拉第η級起始脈沖；輸出單元，接收控制信號以及第一時鐘脈沖信號，并且電連接控制信號端，用來根據(jù)該控制信號以及第一時鐘脈沖信號上拉第η級掃描信號；以及第二下拉單元，接收第三時鐘脈沖信號，并且電連接輸出單元，用來根據(jù)第三時鐘脈沖信號下拉第η級掃描信號。本發(fā)明有益效果在于，本發(fā)明的移位寄存器可使晶體管無持續(xù)受到非平衡的正偏壓或逆偏壓的影響，故可降低電路元件電性的漂移。


圖1為本發(fā)明第一實施例的移位寄存器電路的示意圖；圖2為圖1所示的移位寄存器電路的工作相關(guān)信號波形示意圖，其中橫軸為時間軸；圖3為本發(fā)明第二實施例的移位寄存器電路的示意圖；圖4為圖3所示的移位寄存器電路的第一工作實施例相關(guān)信號波形示意圖，其中橫軸為時間軸；圖5為圖3所示的移位寄存器電路的第二工作實施例相關(guān)信號波形示意圖，其中橫軸為時間軸。其中，附圖標(biāo)記
100移位寄存器電路111第(n-1)級移位寄存器
112第η級移位寄存器113第(η+1)級移位寄存器
120第—i上拉單元1201第五晶體管
1202第一i穩(wěn)壓電容122控制信號產(chǎn)生單元
1220前級信號接收單元12201第一晶體管
12202第二.晶體管12203第一耦合電容
12204第二.耦合電容1222第三下拉單元
12221第三晶體管12222第四晶體管
124第一i下拉單元1241第七晶體管
126輸出單元1261第六晶體管
1262第二.穩(wěn)壓電容1263柵極源極電容
128第二.下拉單元1281第八晶體管
CLKl第—i時鐘脈沖信號CLK2第二時鐘脈沖信號
CLK3第三時鐘脈沖信號CLK4第四時鐘脈沖信號
STlri、STr。STn+1起始脈沖
VSS低電壓電位SSn_i、SSr,、ssn+1掃描信號
Q控制信號端VQn控制信號
具體實施例方式下文依本發(fā)明移位寄存器電路特舉實施例配合所附附圖作詳細說明，但所提供的實施例并非用以限制本發(fā)明所涵蓋的范圍。圖1為本發(fā)明第一實施例的移位寄存器電路100的示意圖。如圖1所示，移位寄存器電路100包含多級移位寄存器，為方便說明，移位寄存器電路100只顯示第(n-1)級移位寄存器111、第η級移位寄存器112以及第(η+1)級移位寄存器113，其中只有第η級移位寄存器112顯示內(nèi)部功能單元架構(gòu)，其余級移位寄存器類似于第η級移位寄存器112，不另贅述。在第η級移位寄存器112的運作中，第η級移位寄存器112根據(jù)第(η_1)級移位寄存器111所產(chǎn)生的第(n-1)級起始脈沖STlri、第一時鐘脈沖信號CLK1、第二時鐘脈沖信號CLK2、第三時鐘脈沖信號CLK3與第四時鐘脈沖信號CLK4，產(chǎn)生第η級掃描信號及第 η級起始脈沖STn，其余級移位寄存器可同理類推。
第η級移位寄存器112包含第一上拉單元120、控制信號產(chǎn)生單元122、第一下拉單元124、輸出單元1 與第二下拉單元128。其中，第一上拉單元120用以接收第一時鐘脈沖信號CLKl及控制信號端Q的控制信號VI，根據(jù)第一時鐘脈沖信號CLKl以及控制信號 VQn以輸出第η級起始脈沖STn ；控制信號產(chǎn)生單元122接收第二時鐘脈沖信號CLK2、第三時鐘脈沖信號CLK3、第四時鐘脈沖信號CLK4與第(η-1)級起始脈沖STlri且電連接于控制信號端Q及低電壓電位VSS以輸出控制信號Vl ；第一下拉單元IM接收第三時鐘脈沖信號 CLK3且電連接于低電壓電位VSS以輸出第η級起始脈沖STn ；輸出單元126電連接控制信號端Q且接收第一時鐘脈沖信號CLKl，用以根據(jù)控制信號Vl與第一時鐘脈沖信號CLKl輸出第η級掃描信號；第二下拉單元1 接收第三時鐘脈沖信號CLK3且電連接于低電壓電位VSS以輸出第η級掃描信號SSn，低電壓電位VSS可以是0伏特或是負電壓例如_6伏特。圖1的第一實施例中，控制信號產(chǎn)生單元122包含前級信號接收單元1220以及第三下拉單元1222。前級信號接收單元1220接收第三時鐘脈沖信號CLK3、第四時鐘脈沖信號CLK4及第(η-1)級起始脈沖STlri且電連接于控制信號端Q，并根據(jù)第三時鐘脈沖信號 CLK3、第四時鐘脈沖信號CLK4及第(η-1)級起始脈沖STlri輸出控制信號R ；第三下拉單元 1222接收第二時鐘脈沖信號CLK2及第三時鐘脈沖信號CLK3且電連接于低電壓電位VSS， 并根據(jù)第二時鐘脈沖信號CLK2及第三時鐘脈沖信號CLK3輸出控制信號R。此外，圖1的第一實施例中，第一上拉單元120包含第五晶體管1201與第一穩(wěn)壓電容1202，第一下拉單元IM包含第七晶體管1Μ1，第二下拉單元1 包含第八晶體管1觀1，前級信號接收單元1220包含第一晶體管12201、第二晶體管12202、第一耦合電容12203與第二耦合電容12204，第三下拉單元1222包含第三晶體管12221與第四晶體管12222，輸出單元1 包含第六晶體管1沈1、第二穩(wěn)壓電容1262與柵極源極電容(Cgd) 1沈3，此外，上述或以下所述的每一晶體管可以例如為薄膜晶體管(Thin Film Transistor ；TFT)或場效應(yīng)晶體管(Field Effect Transistor ；FET)，或者以 IGZO 作為主動層材料的TFT或FET，并且上述柵極源極電容(Cgd) 1沈3、第一耦合電容12203、第二耦合電容12204、第一穩(wěn)壓電容1202與第二穩(wěn)壓電容1262可以不是雜散電容。圖1的第一實施例中，第五晶體管1201具有用以接收控制信號VQ1的柵極端，用以接收第一時鐘脈沖信號CLKl的第一端，以及電連接于第一下拉單元124的第二端；第七晶體管1241具有用以接收第三時鐘脈沖信號CLK3的柵極端，輸出第η級起始脈沖STn的第一端及接收低電壓電位VSS的第二端；第八晶體管1281具有用以接收第三時鐘脈沖信號CLK3的柵極端，輸出第η級掃描信號的第一端及接收低電壓電位VSS的第二端；第一晶體管12201具有用以接收第四時鐘脈沖信號CLK4的柵極端，用以接收第(η-1)級起始脈沖STlri的第一端；第二晶體管12202具有用以接收第三時鐘脈沖信號CLK3的柵極端， 電連接于第一晶體管12201的第二端的第一端及電連接于控制信號端Q的第二端；第三晶體管12221具有用以接收第二時鐘脈沖信號CLK2的柵極端，電連接于控制信號端Q的第一端；第四晶體管12222具有用以接收第三時鐘脈沖信號CLK3的柵極端，電連接于第三晶體管12221的第二端的第一端及用以接收低電壓電位VSS的第二端；第六晶體管1261具有用以接收控制信號Vl的柵極端，用以接收第一時鐘脈沖信號CLKl的第一端及用以輸出第η 級掃描信號的第二端。
7
圖1的第一實施例中，第一穩(wěn)壓電容1202具有電連接于控制信號端Q的第一端及電連接于第一下拉單元1 的第二端；第二穩(wěn)壓電容1262具有電連接于控制信號端Q的第一端及電連接于第二下拉單元128的第二端；第一耦合電容12203具有用以接收第四時鐘脈沖信號CLK4的第一端及電連接于控制信號端Q的第二端；第二耦合電容12204具有用以接收第三時鐘脈沖信號CLK3的第一端及電連接于控制信號端Q的第二端；柵極源極電容 (Cgd) 1263具有用以接收第一時鐘脈沖信號CLKl的第一端及電連接于控制信號端Q的第二端。此外，圖1的第一實施例中，第一穩(wěn)壓電容1202的電容值可以為柵極源極電容 1263的電容值的1至2倍；第二穩(wěn)壓電容1262的電容值可以為柵極源極電容1263的電容值的4至5倍；第一耦合電容12203的電容值可以為柵極源極電容1263的電容值的1至2 倍；第二耦合電容12204的電容值可以為柵極源極電容1263的電容值的1至2倍。在另一實施方式中，第一穩(wěn)壓電容1202的電容值為柵極源極電容1263的電容值的1倍(即兩者電容值相等)；第二穩(wěn)壓電容1262的電容值為柵極源極電容1263的電容值的5倍；第一耦合電容12203的電容值為柵極源極電容1263的電容值的1. 5倍；第二耦合電容12204的電容值為柵極源極電容1263的電容值1. 5倍。圖2為圖1所示的移位寄存器電路100的工作相關(guān)信號波形示意圖，其中橫軸為時間軸。在圖2中，由上往下的信號分別為第(n-1)級起始脈沖STlri、第一時鐘脈沖信號 CLKl、第二時鐘脈沖信號CLK2、第三時鐘脈沖信號CLK3、第四時鐘脈沖信號CLK4、第η級掃描信號、控制信號Vl與第η級起始脈沖STn。并且第一時鐘脈沖信號CLK1、第二時鐘脈沖信號CLK2、第三時鐘脈沖信號CLK3及第四時鐘脈沖信號CLK4的占空比(Duty Ratio) 實質(zhì)上為50%，可防止晶體管柵極承受非平衡電壓電位，而造成電路元件電性偏移，但本實施例所公開的電路，其操作時鐘脈沖占空比并不限定必須為50%;并且如圖2所示，第一時鐘脈沖信號CLKl領(lǐng)先第二時鐘脈沖信號CLK2四分之一時鐘脈沖周期；第二時鐘脈沖信號 CLK2領(lǐng)先第三時鐘脈沖信號CLK3四分之一時鐘脈沖周期；以及第三時鐘脈沖信號CLK3領(lǐng)先第四時鐘脈沖信號CLK4四分之一時鐘脈沖周期。參閱圖2與圖1，在Tl時間內(nèi)，第二時鐘脈沖信號CLK2與第三時鐘脈沖信號CLK3 為高電位故可導(dǎo)通第三晶體管12221與第四晶體管12222以下拉控制信號V(in至低電壓電位VSS。在T2時間內(nèi)，第二時鐘脈沖信號CLK2轉(zhuǎn)為低電位，關(guān)閉第三晶體管12221，并且第三時鐘脈沖信號CLK3與第(n-1)級起始脈沖STlri為高電位且第四時鐘脈沖信號CLK4由低電位轉(zhuǎn)換為高電位故可導(dǎo)通第一晶體管12201與第二晶體管12202以上拉控制信號V(in 至第一高電位電壓Vhl，并且通過控制信號Vl的第一高電位電壓Vhl導(dǎo)通第五晶體管1201 與第六晶體管1261，但由于第一時鐘脈沖信號CLKl在T2時間內(nèi)為低電位，因此，分別通過導(dǎo)通的第五晶體管1201與第六晶體管1261，第一時鐘脈沖信號CLKl下拉第η級起始脈沖 STn與第η級掃描信號S&。在Τ3時間內(nèi)，第一時鐘脈沖信號CLKl由低電位轉(zhuǎn)為高電位， 分別通過第六晶體管1261與第五晶體管1201上拉第η級掃描信號與第η級起始脈沖 STn,并且通過柵極源極電容1263的耦合，第一時鐘脈沖信號CLKl將控制信號乂化更加上拉至第二高電位電壓Vh2，進而增加第五晶體管1201與第六晶體管1261導(dǎo)通程度；在T4時間內(nèi)，第η級掃描信號與第η級起始脈沖STn由于第一時鐘脈沖信號而維持高電位，而控制信號Vl則因第四時鐘脈沖信號CLK4由高電位轉(zhuǎn)換為低電位而通過第一耦合電容12203下拉至第三高電位電壓Vh3;在T5時間內(nèi)，第三時鐘脈沖信號CLK3轉(zhuǎn)換為高電位，進而導(dǎo)通第七晶體管1241與第八晶體管1281以分別下拉第η級起始脈沖STn與第η級掃描信號 SSn，此外，在Τ5時間內(nèi)第二時鐘脈沖信號CLK2與第三時鐘脈沖信號CLK3皆為高電位，故可導(dǎo)通第三晶體管12221與第四晶體管12222以下拉控制信號V(in至低電壓電位VSS。此外，不論柵極源極電容1263為特別制作的附加電容或是在制作第六晶體管 1261時所產(chǎn)生的雜散電容，第一時鐘脈沖信號CLKl均可通過柵極源極電容1263耦合而造成控制信號Vl的變化，進而造成第五晶體管1201與第六晶體管1261不必要的導(dǎo)通。通過第一耦合電容12203、第二耦合電容12204、第一穩(wěn)壓電容1202與第二穩(wěn)壓電容1262可穩(wěn)定或通過耦合方式控制信號Vt，減少第五晶體管1201與第六晶體管1261不必要的導(dǎo)通。參閱圖2與圖1，例如，在T6時間轉(zhuǎn)換至T7時間中，第一時鐘脈沖信號CLKl由低電位轉(zhuǎn)換為高電位，進而通過電容耦合上拉控制信號VI，但此時第三時鐘脈沖信號CLK3則由高電位轉(zhuǎn)換為低電位，通過第二耦合電容12204的耦合，可下拉控制信號VQn，避免第五晶體管 1201與第六晶體管1261不必要的導(dǎo)通，造成電路錯誤輸出，此外，通過第一穩(wěn)壓電容1202 與第二穩(wěn)壓電容1262的設(shè)置，能夠減少柵極源極電容1263耦合所造成的電位變化。圖3為本發(fā)明第二實施例的移位寄存器電路的示意圖。如圖3所示，圖3的第二實施例中與圖1的第一實施例不同的地方在于，第一晶體管12201具有用以接收第三時鐘脈沖信號CLK3的柵極端，用以接收第(n-1)級起始脈沖的第一端；第二晶體管12202具有用以接收第四時鐘脈沖信號CLK4的柵極端，電連接于第一晶體管12201的第二端的第一端及電連接于控制信號端Q的第二端；第三晶體管12221具有用以接收第三時鐘脈沖信號 CLK3的柵極端，電連接于控制信號端Q的第一端；第四晶體管12222具有用以接收第二時鐘脈沖信號CLK2的柵極端，電連接于第三晶體管12221第二端的第一端及用以接收低電壓電位VSS的第二端，此外，圖3的第二實施例的第一時鐘脈沖信號CLK1、第二時鐘脈沖信號 CLK2、第三時鐘脈沖信號CLK3與第四時鐘脈沖信號CLK4與圖1的第一實施例不同。圖4為圖3所示的移位寄存器電路的第一工作實施例相關(guān)信號波形示意圖，其中橫軸為時間軸。在圖3中，由上往下的信號分別為第(n-1)級起始脈沖STlri、第一時鐘脈沖信號CLK1、第二時鐘脈沖信號CLK2、第三時鐘脈沖信號CLK3、第四時鐘脈沖信號CLK4、 第η級掃描信號SSn、控制信號Vl與第η級起始脈沖STn。并且第一時鐘脈沖信號CLK1、第二時鐘脈沖信號CLK2、第三時鐘脈沖信號CLK3及第四時鐘脈沖信號CLK4的占空比(Duty Ratio)實質(zhì)上為50%，可防止晶體管柵極承受非平衡電壓電位，但本實施例所公開的電路，其操作時鐘脈沖占空比并不限定必須為50%;并且如圖4所示，第一時鐘脈沖信號CLKl 領(lǐng)先第二時鐘脈沖信號CLK2三分之一時鐘脈沖周期；第二時鐘脈沖信號CLK2領(lǐng)先第三時鐘脈沖信號CLK3六分之一時鐘脈沖周期；以及第三時鐘脈沖信號CLK3領(lǐng)先第四時鐘脈沖信號CLK4三分之一時鐘脈沖周期。參閱圖4與圖3，在Tl時間內(nèi)，第二時鐘脈沖信號CLK2與第三時鐘脈沖信號CLK3 為高電位故可導(dǎo)通第四晶體管12222與第三晶體管12221以下拉控制信號V(in至低電壓電位VSS。在T2時間內(nèi)，第三時鐘脈沖信號CLK3與第(n-1)級起始脈沖STlri為高電位且第四時鐘脈沖信號CLK4由低電位轉(zhuǎn)換為高電位故可導(dǎo)通第一晶體管12201與第二晶體管12202 以上拉控制信號Vl至第一高電位電壓Vhl，并且通過控制信號Vt的第一高電位電壓Vhl 導(dǎo)通第五晶體管1201與第六晶體管1261，但由于第一時鐘脈沖信號CLKl在T2時間內(nèi)為低電位，因此，分別通過導(dǎo)通的第五晶體管1201與第六晶體管1261，第一時鐘脈沖信號CLKl 下拉第η級起始脈沖STn與第η級掃描信號S&。在Τ3時間內(nèi)，第一時鐘脈沖信號CLKl由低電位轉(zhuǎn)為高電位，分別通過第六晶體管1261與第五晶體管1201上拉第η級掃描信號與第η級起始脈沖STn，并且透過柵極源極電容1263的耦合，第一時鐘脈沖信號CLKl將控制信號Vl更加上拉至第二高電位電壓Vh2，進而增加第五晶體管1201與第六晶體管1261 導(dǎo)通程度。在T4時間內(nèi)，第η級掃描信號與第η級起始脈沖STn由于第一時鐘脈沖信號CLKl而維持高電位，而控制信號V^JU因第四時鐘脈沖信號CLK4由高電位轉(zhuǎn)換為低電位而透過第一耦合電容12203下拉至第三高電位電壓Vh3。在T5時間內(nèi)，第三時鐘脈沖信號 CLK3轉(zhuǎn)換為高電位，進而導(dǎo)通第七晶體管1241與第八晶體管1281以分別下拉第η級起始脈沖STn與第η級掃描信號S&，此外，在Τ5時間內(nèi)第二時鐘脈沖信號CLK2與第三時鐘脈沖信號CLK3皆為高電位，故可導(dǎo)通第四晶體管12222與第三晶體管12221以下拉控制信號 Vl至低電壓電位VSS。此外，圖3的第二實施例中第一穩(wěn)壓電容1202、第二穩(wěn)壓電容1沈2、 第一耦合電容12203與第二耦合電容12204的作動原理類似圖1的第一實施例，不另贅述。本發(fā)明另提供一適用于圖3所示的移位寄存器電路的操作波形實施例，圖5為圖3 所示的移位寄存器電路的第二工作實施例相關(guān)信號波形示意圖，其中橫軸為時間軸。在圖 5中，由上往下的信號分別為第(η-1)級起始脈沖STlri、第一時鐘脈沖信號CLK1、第二時鐘脈沖信號CLK2、第三時鐘脈沖信號CLK3、第四時鐘脈沖信號CLK4、第η級掃描信號、控制信號Vl與第η級起始脈沖STn。與圖4實施例相關(guān)信號波形示意圖不同的是，第一時鐘脈沖信號領(lǐng)先第二時鐘脈沖信號六分之一時鐘脈沖周期；第二時鐘脈沖信號領(lǐng)先第三時鐘脈沖信號三分之一時鐘脈沖周期；以及第三時鐘脈沖信號領(lǐng)先第四時鐘脈沖信號六分之一時鐘脈沖周期。且其造成的控制信號Vl與前述實施例不同。參閱圖5與圖3，在Tl時間內(nèi)，第二時鐘脈沖信號CLK2與第三時鐘脈沖信號CLK3 為高電位，因此可導(dǎo)通第四晶體管12222與第三晶體管12221以下拉控制信號乂化至低電壓電位VSS，并且因第三時鐘脈沖信號CLK3為高電位故可導(dǎo)通第七晶體管1241與第八晶體管 1281以分別下拉第η級起始脈沖STn與第η級掃描信號至低電壓電位VSS。在進入Τ2 時間時，第三時鐘脈沖信號CLK3與第(η-1)級起始脈沖STlri為高電位且第四時鐘脈沖信號CLK4由低電位轉(zhuǎn)換為高電位故可導(dǎo)通第一晶體管12201與第二晶體管12202以上拉控制信號Vl至第四高電位電壓Vh4，并且通過控制信號Vl的第四高電位電壓Vh4導(dǎo)通第五晶體管1201與第六晶體管1261，但由于第一時鐘脈沖信號CLKl在T2時間內(nèi)為低電位，因此，分別通過導(dǎo)通的第五晶體管1201與第六晶體管1261，第一時鐘脈沖信號CLKl下拉第η 級起始脈沖STn與第η級掃描信號S&。在Τ3時間內(nèi)，第一時鐘脈沖信號CLKl由低電位轉(zhuǎn)為高電位，分別通過第六晶體管1261與第五晶體管1201上拉第η級掃描信號與第η級起始脈沖STn，并且通過柵極源極電容1263的耦合，第一時鐘脈沖信號CLKl將控制信號VQn 更加上拉至第五高電位電壓Vh5，進而增加第五晶體管1201與第六晶體管1261導(dǎo)通程度。 在T4時間內(nèi)，第η級掃描信號與第η級起始脈沖STn由于第一時鐘脈沖信號CLKl而維持高電位，而控制信號￥化則因第四時鐘脈沖信號CLK4由高電位轉(zhuǎn)換為低電位而通過第一耦合電容12203下拉至第六高電位電壓Vh6。在T5時間內(nèi)，第三時鐘脈沖信號CLK3轉(zhuǎn)換為高電位，進而導(dǎo)通第七晶體管1241與第八晶體管1281以分別下拉第η級起始脈沖STn與第 η級掃描信號SSn，此外，在Τ5時間內(nèi)第二時鐘脈沖信號CLK2與第三時鐘脈沖信號CLK3皆為高電位，故可導(dǎo)通第四晶體管12222與第三晶體管12221以下拉控制信號Vl至低電壓電位VSS。此外，圖3配合圖5的第二實施例中第一穩(wěn)壓電容1202、第二穩(wěn)壓電容1沈2、第一耦合電容12203與第二耦合電容12204的動作原理類似于圖1的第一實施例，不另贅述。綜上所示，本發(fā)明實施例的移位寄存器可使用時鐘脈沖的占空比(Duty Ratio)實質(zhì)上為50%的時鐘脈沖信號，且晶體管無持續(xù)受到非平衡的正偏壓或逆偏壓的影響，故可降低電路元件電性的漂移，例如使用IGZO為移位寄存器材料時，本發(fā)明實施例的移位寄存器所搭配的時鐘脈沖為占空比(Duty Ratio)實質(zhì)上為50%的時鐘脈沖信號可以避免IGZO 材料制成的晶體管，其電性因長時間偏壓所造成的漂移，但本發(fā)明實施例所公開的電路，并不限定必須搭配時鐘脈沖的占空比(Duty Ratio)實質(zhì)上為50%的時鐘脈沖信號。此外，上述實施例以N型晶體管為詳細說明，但所屬技術(shù)領(lǐng)域中普通技術(shù)人員應(yīng)可根據(jù)本發(fā)明的實施例，以P型晶體管置換，此外，本發(fā)明實施例的晶體管可以例如是以IGZO材料制成的薄膜晶體管(Thin Film Transistor)、雙極性接面晶體管(Bipolar Junction Transistor)與金屬氧化物場效晶體管(MOSFET)等，上述實施方式并非用以限定本發(fā)明。當(dāng)然，本發(fā)明還可有其它多種實施例，在不背離本發(fā)明精神及其實質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護范圍。
權(quán)利要求
1.一種移位寄存器電路，其特征在于，用來提供多個掃描信號，該移位寄存器電路包含多級移位寄存器，該些級移位寄存器的一第η級移位寄存器包含一第一上拉單元，接收一第一時鐘脈沖及來自一控制信號端的一控制信號，用來根據(jù)該第一時鐘脈沖信號及該控制信號上拉一第η級起始脈沖；一控制信號產(chǎn)生單元，接收一第二時鐘脈沖信號、一第三時鐘脈沖信號、一第四時鐘脈沖信號及一第(η-1)級起始脈沖，并且電連接該控制信號端，用來根據(jù)該第二時鐘脈沖信號、該第三時鐘脈沖信號、該第四時鐘脈沖信號及該第(η-1)級起始脈沖產(chǎn)生該控制信號； 一第一下拉單元，接收該第三時鐘脈沖信號，并且電連接該第一上拉單元，用來根據(jù)該第三時鐘脈沖信號下拉該第η級起始脈沖；一輸出單元，接收該控制信號以及該第一時鐘脈沖信號，并且電連接該控制信號端，用來根據(jù)該控制信號以及該第一時鐘脈沖信號上拉一第η級掃描信號；以及一第二下拉單元，接收該第三時鐘脈沖信號，并且電連接該輸出單元，用來根據(jù)該第三時鐘脈沖信號下拉該第η級掃描信號。
2.根據(jù)權(quán)利要求1所述的移位寄存器電路，其特征在于，其中，該控制信號產(chǎn)生單元包含一前級信號接收單元，接收該第三時鐘脈沖信號、該第四時鐘脈沖信號及該第(η-1) 級起始脈沖，用來根據(jù)該第三時鐘脈沖信號、該第四時鐘脈沖信號及該第(η-1)級起始脈沖輸出該控制信號；以及一第三下拉單元，接收該第二時鐘脈沖信號及該第三時鐘脈沖信號，并且電連接該前級信號接收單元，用來根據(jù)該第二時鐘脈沖信號及該第三時鐘脈沖信號下拉該控制信號。
3.根據(jù)權(quán)利要求2所述的移位寄存器電路，其特征在于，其中，該前級信號接收單元包含一第一耦合電容，該第一耦合電容的第一端系用以接收該第四時鐘脈沖信號，該第一耦合電容的第二端電連接于該控制信號端；以及一第二耦合電容，該第二耦合電容的第一端系用以接收該第三時鐘脈沖信號，該第二耦合電容的第二端電連接于該控制信號端。
4.根據(jù)權(quán)利要求3所述的移位寄存器電路，其特征在于，其中該第一上拉單元包含一第一穩(wěn)壓電容，該第一穩(wěn)壓電容的第一端電連接于該控制信號端，該第一穩(wěn)壓電容的第二端電連接于該第一下拉單元；以及該輸出單元包含一第二穩(wěn)壓電容，該第二穩(wěn)壓電容的第一端電連接于該控制信號端， 該第二穩(wěn)壓電容的第二端電連接于該第二下拉單元，用以穩(wěn)定該控制信號。
5.根據(jù)權(quán)利要求4所述的移位寄存器電路，其特征在于，其中該輸出單元包含一柵極源極電容，該柵極源極電容的第一端用以接收該第一時鐘脈沖信號，該柵極源極電容的第二端電連接于該控制信號端；該第一穩(wěn)壓電容的電容值為該柵極源極電容的電容值的1至2倍； 該第二穩(wěn)壓電容的電容值為該柵極源極電容的電容值的4至5倍； 該第一耦合電容的電容值為該柵極源極電容的電容值的1至2倍；以及該第二耦合電容的電容值為該柵極源極電容的電容值的1至2倍。
6.根據(jù)權(quán)利要求2所述的移位寄存器電路，其特征在于，其中該前級信號接收單元包含一第一晶體管與一第二晶體管；該第一晶體管的柵極端用以接收該第四時鐘脈沖信號，該第一晶體管的第一端用以接收該第(n-1)級起始脈沖；以及該第二晶體管的柵極端用以接收該第三時鐘脈沖信號，該第二晶體管的第一端電連接于該一晶體管的第二端，該第二晶體管的第二端電連接于該控制信號端；以及該第三下拉單元包含一第三晶體管與一第四晶體管；該第三晶體管的柵極端用以接收該第二時鐘脈沖信號，該第三晶體管的第一端電連接于該控制信號端；以及該第四晶體管的柵極端用以接收該第三時鐘脈沖信號，該第四晶體管的第一端電連接于該三晶體管的第二端，該第四晶體管的第二端系用以接收一低電壓電位。
7.根據(jù)權(quán)利要求1或6所述的移位寄存器電路，其特征在于，其中該第一時鐘脈沖信號、第二時鐘脈沖信號、第三時鐘脈沖信號及第四時鐘脈沖信號的占空比為50% ；該第一時鐘脈沖信號領(lǐng)先該第二時鐘脈沖信號四分之一時鐘脈沖周期； 該第二時鐘脈沖信號領(lǐng)先該第三時鐘脈沖信號四分之一時鐘脈沖周期；以及該第三時鐘脈沖信號領(lǐng)先該第四時鐘脈沖信號四分之一時鐘脈沖周期。
8.根據(jù)權(quán)利要求2所述的移位寄存器電路，其特征在于，其中 該前級信號接收單元包含一第一晶體管與一第二晶體管；該第一晶體管的柵極端用以接收該第三時鐘脈沖信號，該第一晶體管的第一端用以接收該第(n-1)級起始脈沖；以及該第二晶體管的柵極端用以接收該第四時鐘脈沖信號，該第二晶體管的第一端電連接于該一晶體管的第二端，該第二晶體管的第二端電連接于該控制信號端；以及該第三下拉單元包含一第三晶體管與一第四晶體管；該第三晶體管的柵極端用以接收該第三時鐘脈沖信號，該第三晶體管的第一端電連接于該控制信號端；以及該第四晶體管的柵極端用以接收該第二時鐘脈沖信號，該第四晶體管的第一端電連接于該三晶體管的第二端，該第四晶體管的第二端用以接收該低電壓電位。
9.根據(jù)權(quán)利要求1或8所述的移位寄存器電路，其特征在于，其中該第一時鐘脈沖信號、第二時鐘脈沖信號、第三時鐘脈沖信號及第四時鐘脈沖信號的占空比為50% ；該第一時鐘脈沖信號領(lǐng)先該第二時鐘脈沖信號三分之一時鐘脈沖周期； 該第二時鐘脈沖信號領(lǐng)先該第三時鐘脈沖信號六分之一時鐘脈沖周期；以及該第三時鐘脈沖信號領(lǐng)先該第四時鐘脈沖信號三分之一時鐘脈沖周期。
10.根據(jù)權(quán)利要求1或8所述的移位寄存器電路，其特征在于，其中該第一時鐘脈沖信號、第二時鐘脈沖信號、第三時鐘脈沖信號及第四時鐘脈沖信號的占空比為50% ；該第一時鐘脈沖信號領(lǐng)先該第二時鐘脈沖信號六分之一時鐘脈沖周期； 該第二時鐘脈沖信號領(lǐng)先該第三時鐘脈沖信號三分之一時鐘脈沖周期；以及該第三時鐘脈沖信號領(lǐng)先該第四時鐘脈沖信號六分之一時鐘脈沖周期。
11.根據(jù)權(quán)利要求6或8所述的移位寄存器電路，其特征在于，其中該第一晶體管、該第二晶體管、該第三晶體管以及該第四晶體管包含銦鎵鋅氧化物的主動層。
12.根據(jù)權(quán)利要求1所述的移位寄存器電路，其特征在于，其中該第一上拉單元包含一第五晶體管，該第五晶體管的柵極端用以接收該控制信號，該第五晶體管的第一端用以接收該第一時鐘脈沖信號，該第五晶體管的第二端電連接于該第一下拉單元；以及該輸出單元包含一第六晶體管，該第六晶體管的柵極端用以接收該控制信號，該第六晶體管的第一端用以接收該第一時鐘脈沖信號，該第六晶體管的第二端用以輸出該第η級掃描信號。
13.根據(jù)權(quán)利要求12所述的移位寄存器電路，其特征在于，其中該第一下拉單元包含一第七晶體管，該第七晶體管的柵極端用以接收該第三時鐘脈沖信號，該第七晶體管的第一端用以輸出該第η級起始脈沖，該第七晶體管的第二端用以接收一低電壓電位；以及該第二下拉單元包含一第八晶體管，該第八晶體管的柵極端用以接收該第三時鐘脈沖信號，該第八晶體管的第一端用以輸出該第η級掃描信號，該第八晶體管的第二端用以接收一電壓電位。
14.根據(jù)權(quán)利要求13所述的移位寄存器電路，其特征在于，其中該第五晶體管、該第六晶體管、該第七晶體管以及該第八晶體管包含銦鎵鋅氧化物的主動層。
全文摘要
本發(fā)明公開一種移位寄存器電路，包含多級移位寄存器，這些級移位寄存器中的第n級移位寄存器包含第一上拉單元，用來根據(jù)第一時鐘脈沖信號及控制信號端的控制信號上拉第n級起始脈沖；控制信號產(chǎn)生單元，用來根據(jù)第二時鐘脈沖信號、第三時鐘脈沖信號及第四時鐘脈沖信號產(chǎn)生控制信號；第一下拉單元，用來根據(jù)第三時鐘脈沖信號下拉第n級起始脈沖；輸出單元，用來根據(jù)該控制信號以及第一時鐘脈沖信號上拉第n級掃描信號；以及第二下拉單元，用來根據(jù)第三時鐘脈沖信號下拉第n級掃描信號。
文檔編號G09G3/20GK102419949SQ20111034998
公開日2012年4月18日 申請日期2011年10月31日 優(yōu)先權(quán)日2011年9月2日
發(fā)明者劉俊欣, 張竣桓, 林坤岳, 林雅婷 申請人:友達光電股份有限公司