柵極驅(qū)動(dòng)電路的電壓下拉電路結(jié)構(gòu)及其顯示裝置制造方法
【專利摘要】本發(fā)明公開(kāi)了一種柵極驅(qū)動(dòng)電路的電壓下拉電路結(jié)構(gòu)，包括：電壓下拉薄膜晶體管，具有第一柵極、第一漏極以及第一源極；以及加強(qiáng)電壓下拉薄膜晶體管，具有第二柵極、第二漏極及第二源極，第二源極與第一柵極電性連接，第二柵極與下二級(jí)的柵極驅(qū)動(dòng)電路的控制電路的P點(diǎn)輸出電性連接，第二漏極電性連接時(shí)序信號(hào)；柵極驅(qū)動(dòng)電路的控制電路具有第一時(shí)序輸入端、第二時(shí)序輸入端及第三時(shí)序輸入端，第二漏極電性連接第二時(shí)序輸入端；由此，利用電性連接加強(qiáng)電壓下拉薄膜晶體管以使輸出信號(hào)有較快的下降時(shí)間，進(jìn)而達(dá)到較佳驅(qū)動(dòng)能力的功效。
【專利說(shuō)明】柵極驅(qū)動(dòng)電路的電壓下拉電路結(jié)構(gòu)及其顯示裝置 【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明與驅(qū)動(dòng)電路有關(guān)，特別是關(guān)于一種柵極驅(qū)動(dòng)電路的電壓下拉結(jié)構(gòu)及其顯示
>J-U裝直。
【背景技術(shù)】
[0002]在一般液晶顯示器(IXD)中，驅(qū)動(dòng)電路(Driving Circuit)為液晶顯示的重要的 驅(qū)動(dòng)元件，在傳統(tǒng)面板技術(shù)上，是以驅(qū)動(dòng)集成電路(Driver IC)作為面板的驅(qū)動(dòng)電路。
[0003]請(qǐng)參考圖1，是表示傳統(tǒng)顯示面板及GOA技術(shù)的顯示面板的示意圖。至今，在降 低成本、提升品質(zhì)及縮短生產(chǎn)周期的考量下，發(fā)展出一非晶硅整合型閘級(jí)驅(qū)動(dòng)電路(A-Si Integrated Gate Driver)，簡(jiǎn)稱 ASG，其中，ASG 是應(yīng)用在多晶娃(amorphous silicon)制 程中，實(shí)現(xiàn)于將閘級(jí)驅(qū)動(dòng)電路(Gate Driver)在Array制程(Array Process)中整合在面 板，此技術(shù)是亦統(tǒng)稱為 Gate Driver On Array (GOA)或 Gate Driver On Panel (GOP)。
[0004]請(qǐng)同時(shí)參考圖2A及圖2B，其中，圖2A表示現(xiàn)有GOA技術(shù)的顯示裝置的GOA電路 結(jié)構(gòu)的電壓下拉電路圖，以及圖2B表示圖2A中第一級(jí)輸出信號(hào)(Outl)與第三級(jí)輸出信號(hào) (0ut3)的波形圖。
[0005]GOA的電路結(jié)構(gòu)包括時(shí)序輸入端(信號(hào))(STV、CK1、CK3、CK5)、控制電路(control circuit)、控制電路輸出端(PU Ql)、薄膜晶體管(Ml?M3)、電壓(VGL)、第一級(jí)輸出信號(hào) Outl、第三級(jí)輸出信號(hào)0ut3以及電容(Ce);因GOA輸出電路結(jié)構(gòu)中，薄膜晶體管M3為主要 電壓下拉的元件，通常Gate Out都是由下一級(jí)的輸出信號(hào)(Out)作為下拉信號(hào)，但輸出信 號(hào)(Out)因?yàn)闀?huì)進(jìn)行預(yù)充電(pre-charge)的動(dòng)作,所以上升時(shí)間(rising time)會(huì)變慢， 導(dǎo)致輸出信號(hào)(Out)的下降時(shí)間(falling time)亦跟著變慢,如圖3所示,如果下降時(shí)間 (falling time)太長(zhǎng)的話,會(huì)造成畫(huà)素(pixel)讀取到錯(cuò)誤的資料(Data),進(jìn)而導(dǎo)致對(duì)比 及亮度等特性的下降。
[0006]目前電壓下拉電路結(jié)構(gòu)請(qǐng)參考中國(guó)臺(tái)灣發(fā)明公開(kāi)專利第200951937號(hào)(如圖4所 示)，揭露一種可降低脈沖偶合效應(yīng)的移位暫存器及移位暫存器單元，其中每一級(jí)移位暫存 器單元包括:至少一提升驅(qū)動(dòng)模塊、一提升模塊、至少一下拉模塊及至少一下拉驅(qū)動(dòng)模塊， 其中當(dāng)提升模塊使用的第一脈沖信號(hào)波形或第二脈沖信號(hào)波形形成上升邊緣時(shí)，該下拉驅(qū) 動(dòng)模塊已先依據(jù)第一周期信號(hào)，導(dǎo)通下拉模塊一段特定時(shí)間，及/或當(dāng)提升模塊使用的第 一脈沖信號(hào)波形或第二脈沖信號(hào)波形形成下降邊緣時(shí)，該下拉驅(qū)動(dòng)模塊已先依據(jù)第二周期 信號(hào)，關(guān)閉下拉模塊的導(dǎo)通一段特定時(shí)間，由此當(dāng)時(shí)該脈沖信號(hào)的偶合效應(yīng)出現(xiàn)時(shí)，該下拉 模塊本身即具有足夠的能力抵抗，進(jìn)而改善移位暫存器單元的輸出波形。
[0007]其所揭露的K點(diǎn)信號(hào)為穩(wěn)定鏈波(ripple)的功用，對(duì)輸出準(zhǔn)位的下拉幫助有限； 且所揭露的P點(diǎn)信號(hào)為類似P_CK信號(hào)，會(huì)造成電壓下拉薄膜晶體管的應(yīng)力(Stress)較嚴(yán) 重，導(dǎo)致電壓下拉薄膜晶體管能力下降；再者，產(chǎn)生K點(diǎn)信號(hào)的上升時(shí)間(rising time)較 慢，因此對(duì)電壓下拉幫助有限。
[0008]另外，請(qǐng)?jiān)賲⒖济绹?guó)專利第US7636412號(hào)(如圖5所示)，其是揭露一種移位暫存器電路及具備該電路的影像顯示裝置，在可使信號(hào)雙向移位的移位暫存器中，防止薄膜 晶體管的漏電流引起的誤動(dòng)作；雙向單位移位暫存器是具備:時(shí)序端子(CK)和輸出端子 (OUT)的間的薄膜晶體管(Ql);將輸出端子(OUT)進(jìn)行放電的薄膜晶體管(Q2);相對(duì)于 薄膜晶體管(Ql)的柵極節(jié)點(diǎn)(即第一節(jié)點(diǎn))分別提供給彼此互補(bǔ)的第一及第二電壓信 號(hào)(Vn)、(Vr)的薄膜晶體管(Q3)、(Q4);另外還包括:將第一節(jié)點(diǎn)進(jìn)行放電的薄膜晶體管 (Q5)，此薄膜晶體管(Q5)具有薄膜晶體管(Q2)的柵極節(jié)點(diǎn)(即第二節(jié)點(diǎn)連接的柵極)。
[0009]其中，N2點(diǎn)為電壓下拉信號(hào)，但其類似DC信號(hào)而造成電壓下拉薄膜晶體管Q2的 應(yīng)力(Stress)嚴(yán)重影響到電壓下拉薄膜晶體管能力下降。
[0010]基于上述問(wèn)題，發(fā)明人提出了一種柵極驅(qū)動(dòng)電路的電壓下拉結(jié)構(gòu)及其顯示裝置， 以克服現(xiàn)有技術(shù)的缺陷。

【發(fā)明內(nèi)容】

[0011]本發(fā)明目的在于提供一種利用電性連接一薄膜晶體管以產(chǎn)生較快的電壓下拉信 號(hào)，使輸出信號(hào)有較快的下降時(shí)間，進(jìn)而達(dá)到較佳的驅(qū)動(dòng)能力的柵極驅(qū)動(dòng)電路的電壓下拉 結(jié)構(gòu)及其顯示裝置。
[0012]為達(dá)上述目的，本發(fā)明是提供一種柵極驅(qū)動(dòng)電路的電壓下拉結(jié)構(gòu)，包括:一電壓下 拉薄膜晶體管，具有一第一柵極、一第一漏極以及一第一源極；以及一加強(qiáng)電壓下拉薄膜 晶體管，具有一第二柵極、一第二漏極以及一第二源極，該第二源極是與該第一柵極電性連 接，該第二柵極與至少差二級(jí)的另一柵極驅(qū)動(dòng)電路的一控制電路的一P點(diǎn)輸出電性連接， 該第二漏極是電性連接一時(shí)序信號(hào)。
[0013]其中，該第一源極是電性連接一 VGL電壓。
[0014]其中，該柵極驅(qū)動(dòng)電路的該控制電路是具有一第一時(shí)序輸入端、一第二時(shí)序輸入 端以及一第三時(shí)序輸入端，而該加強(qiáng)電壓下拉薄膜晶體管的該第二漏極是電性連接該第二 時(shí)序輸入端。
[0015]其中，該第二柵極是與下二級(jí)的該柵極驅(qū)動(dòng)電路的該控制電路的該P(yáng)點(diǎn)輸出電性 連接。
[0016]為達(dá)上述目的，本發(fā)明是更提供一種顯示裝置，是包括:一顯示面板，具有一顯示 區(qū)、一布線區(qū)以及一貼合區(qū)，該貼合區(qū)是貼合有若干源極驅(qū)動(dòng)集成電路以及一電路板結(jié)構(gòu)； 一柵極驅(qū)動(dòng)電路，是布設(shè)在顯示面板的該布線區(qū)，該柵極驅(qū)動(dòng)電路是至少包括上述的電壓 下拉電路結(jié)構(gòu)；以及一背光模塊，是設(shè)置在該顯示面板下方。
【專利附圖】

【附圖說(shuō)明】
[0017]圖1是表示傳統(tǒng)顯示面板及GOA技術(shù)的顯示面板的示意圖。
[0018]圖2A是表示現(xiàn)有GOA技術(shù)的顯示裝置的GOA電路結(jié)構(gòu)的電壓下拉電路圖。
[0019]圖2B表示圖2A中第一級(jí)輸出信號(hào)(Outl)與第三級(jí)輸出信號(hào)(0ut3)的波形圖。
[0020]圖3是表示圖2中資料信號(hào)與閘及輸出信號(hào)的波形圖。
[0021]圖4是表示現(xiàn)有中國(guó)臺(tái)灣發(fā)明公開(kāi)專利第200951937號(hào)的電路示意圖。
[0022]圖5是表示現(xiàn)有美國(guó)專利第US7636412號(hào)的電路示意圖。
[0023]圖6A是表示本發(fā)明柵極驅(qū)動(dòng)電路的電壓下拉電路結(jié)構(gòu)的電路示意圖。[0024]圖6B表不圖6A中第一級(jí)輸出信號(hào)(Outl)與加強(qiáng)電壓下拉信號(hào)(Tfa)的波形圖。
[0025]圖6C是表示圖6A中各個(gè)輸入端與輸出端的波形圖。
[0026]圖7是表示依據(jù)本發(fā)明的電壓下拉電路結(jié)構(gòu)與現(xiàn)有的電壓下拉電路結(jié)構(gòu)所產(chǎn)生 的下降時(shí)間的比較波形圖。
[0027]圖8是表示依據(jù)本發(fā)明的電壓下拉電路結(jié)構(gòu)與現(xiàn)有的電壓下拉電路結(jié)構(gòu)所產(chǎn)生 的上升時(shí)間的比較波形圖。
[0028]圖9是表示依據(jù)本發(fā)明的電壓下拉電路結(jié)構(gòu)與現(xiàn)有的電壓下拉電路結(jié)構(gòu)所產(chǎn)生 的下降時(shí)間的比較長(zhǎng)條圖。
[0029]附圖標(biāo)記說(shuō)明:1_柵極驅(qū)動(dòng)電路；STV_時(shí)序輸入端(信號(hào))；Cc_電容；CK1_時(shí)序 輸入端(信號(hào))；CK2-時(shí)序輸入端(信號(hào))；CK3-時(shí)序輸入端(信號(hào))；CK4-時(shí)序輸入端(信 號(hào))；CK5-時(shí)序輸入端(信號(hào))；CK6-時(shí)序輸入端(信號(hào))；D1-第一漏極；D2-第二漏極； Gl-第一柵極；G2_第二柵極；Gatel_第一級(jí)柵極信號(hào)；Gate2_第二級(jí)柵極信號(hào)；Gate3_第 三級(jí)柵極信號(hào)；M1、M2-薄膜晶體管；M3-電壓下拉薄膜晶體管；M4-加強(qiáng)電壓下拉薄膜晶體 管；0utl-第一級(jí)輸出信號(hào)；0ut3-第三級(jí)輸出信號(hào)；P1_控制電路輸出端(第一級(jí))；P3-控 制電路輸出端(第三級(jí))；Q1_控制電路輸出端；S1-第一源極；S2-第二源極；Tfa-加強(qiáng)電 壓下拉信號(hào)；VGL-電壓。
【具體實(shí)施方式】
[0030]雖然本發(fā)明使用了幾個(gè)較佳實(shí)施例進(jìn)行解釋，但是下列圖式及【具體實(shí)施方式】?jī)H僅 是本發(fā)明的較佳實(shí)施例；應(yīng)說(shuō)明的是，下面所揭示的【具體實(shí)施方式】?jī)H僅是本發(fā)明的例子，并 不表示本發(fā)明限于下列圖式及【具體實(shí)施方式】。
[0031]請(qǐng)參閱圖6A到圖6C，其中，圖6A是表示本發(fā)明柵極驅(qū)動(dòng)電路的電壓下拉電路結(jié)構(gòu) 的電路不意圖，圖6B是表不圖6A中第一級(jí)輸出信號(hào)(Outl)與加強(qiáng)電壓下拉信號(hào)(Tfa)的 波形圖，以及圖6C是表示圖6A中各個(gè)輸入端與輸出端的波形圖。
[0032]本發(fā)明的柵極驅(qū)動(dòng)電路I包括時(shí)序輸入端(信號(hào))(STV、CK1、CK3、CK5)、控制電路 (control circuit)、控制電路輸出端(P1、Q1)、薄膜晶體管(Ml?M2)、電壓(VGL)、第一級(jí) 輸出信號(hào)Outl、電壓下拉電路結(jié)構(gòu)2以及電容(Ce);其各個(gè)輸入端與輸出端的波形圖是如 圖6C所，其中Gatel是代表第一級(jí)柵極信號(hào)，Gate2是代表第二級(jí)柵極信號(hào)，Gate3是代 表第三級(jí)柵極信號(hào)，CKl?CK6是分別代表不同的時(shí)序輸入端(信號(hào))。
[0033]電壓下拉結(jié)構(gòu)2是包括一電壓下拉薄膜晶體管M3以及一加強(qiáng)電壓下拉薄膜晶體 管M4。
[0034]電壓下拉薄膜晶體管M3是具有一第一柵極G1、一第一漏極Dl以及一第一源極 SI ;而加強(qiáng)電壓下拉薄膜晶體管M4具有一第二柵極G2、一第二漏極D2以及一第二源極S2， 其中，第二源極S2是與第一柵極Gl電性連接，在此產(chǎn)生一加強(qiáng)電壓下拉信號(hào)Tfa，第二柵 極G2是與下二級(jí)的一柵極驅(qū)動(dòng)電路的一控制電路的一 P點(diǎn)輸出電性連接(若本柵極驅(qū)動(dòng) 電路為第一極的話，其P點(diǎn)輸出為P1，而下二級(jí)的P點(diǎn)輸出即為P3)，第二漏極D2是電性連 接一時(shí)序信號(hào)，第一源極SI是電性連接電壓(VGL)。
[0035]再者，本柵極驅(qū)動(dòng)電路I的控制電路(control circuit)是具有一第一時(shí)序輸入 端(信號(hào))CK1、一時(shí)序輸入端(信號(hào))CK3以及一時(shí)序輸入端(信號(hào))CK5,上述的第二漏極D2是電性連接第二時(shí)序輸入端CK3。
[0036]因此，比較本實(shí)施例第一級(jí)輸出信號(hào)(Outl)與加強(qiáng)電壓下拉信號(hào)(Tfa)的波形圖 (如圖6B所示)以及現(xiàn)有第一級(jí)輸出信號(hào)(Outl)與第三級(jí)輸出信號(hào)(0ut3)的波形圖(如圖2B所示)，很明顯地，加強(qiáng)電壓下拉信號(hào)(Tfa)的上升時(shí)間是快于原本的第三級(jí)輸出信號(hào) (0ut3)的上升時(shí)間，故能達(dá)到較佳驅(qū)動(dòng)能力的功效。
[0037]請(qǐng)同時(shí)參考下表一，是表示現(xiàn)有電壓下拉電路結(jié)構(gòu)與本實(shí)施例電壓下拉電路結(jié)構(gòu)所產(chǎn)生的下降時(shí)間與上升時(shí)間的特性比較表，其中，現(xiàn)有的電壓下拉電路結(jié)構(gòu)的前段下降時(shí)間是2.41 u S，后段下降時(shí)間是3.25 y S，相對(duì)地，本實(shí)施例的電壓下拉電路結(jié)構(gòu)的前段下降時(shí)間為2.02 s，且后段下降時(shí)間為2.53 s，很明顯地可以看出，本實(shí)施例的電壓下拉電路結(jié)構(gòu)的前段與后段下降時(shí)間均小于現(xiàn)有的電壓下拉電路結(jié)構(gòu)的前段與后段下降時(shí)間。
[0038]表一
【權(quán)利要求】
1.一種柵極驅(qū)動(dòng)電路的電壓下拉電路結(jié)構(gòu)，其特征在于，是包括:一電壓下拉薄膜晶體管，具有一第一柵極、一第一漏極以及一第一源極；以及一加強(qiáng)電壓下拉薄膜晶體管，具有一第二柵極、一第二漏極以及一第二源極，該第二源 極是與該第一柵極電性連接，該第二柵極與至少差二級(jí)的另一柵極驅(qū)動(dòng)電路的一控制電路 的一 P點(diǎn)輸出電性連接，該第二漏極是電性連接一時(shí)序信號(hào)。
2.根據(jù)權(quán)利要求1所述的柵極驅(qū)動(dòng)電路的電壓下拉電路結(jié)構(gòu)，其特征在于，該第一源 極是電性連接一 VGL電壓。
3.根據(jù)權(quán)利要求1所述的柵極驅(qū)動(dòng)電路的電壓下拉電路結(jié)構(gòu)，其特征在于，該柵極驅(qū) 動(dòng)電路的該控制電路是具有一第一時(shí)序輸入端、一第二時(shí)序輸入端以及一第三時(shí)序輸入 端，而該加強(qiáng)電壓下拉薄膜晶體管的該第二漏極是電性連接該第二時(shí)序輸入端。
4.根據(jù)權(quán)利要求1所述的柵極驅(qū)動(dòng)電路的電壓下拉電路結(jié)構(gòu)，其特征在于，該第二柵 極是與下二級(jí)的該柵極驅(qū)動(dòng)電路的該控制電路的該P(yáng)點(diǎn)輸出電性連接。
5.一種顯示裝置，其特征在于，是包括:一顯示面板，具有一顯示區(qū)、一布線區(qū)以及一貼合區(qū)，該貼合區(qū)是貼合有若干源極驅(qū)動(dòng) 集成電路以及一電路板結(jié)構(gòu)；一柵極驅(qū)動(dòng)電路，是布設(shè)在顯示面板的該布線區(qū)，該柵極驅(qū)動(dòng)電路是至少包括一電壓 下拉電路結(jié)構(gòu)，該電壓下拉電路結(jié)構(gòu)包括:一電壓下拉薄膜晶體管，具有一第一柵極、一第一漏極以及一第一源極；以及一加強(qiáng)電壓下拉薄膜晶體管，具有一第二柵極、一第二漏極以及一第二源極，該第二源 極是與該第一柵極電性連接，該第二柵極是與至少差二級(jí)的另一柵極驅(qū)動(dòng)電路的一控制電 路的一 P點(diǎn)輸出電性連接，該第二漏極是電性連接一時(shí)序信號(hào)；以及一背光模塊，是設(shè)置在該顯示面板下方。
6.根據(jù)權(quán)利要求5所述的顯示裝置，其特征在于，該第一源極是電性連接一VGL電壓。
7.根據(jù)權(quán)利要求5所述的顯示裝置，其特征在于，該柵極驅(qū)動(dòng)電路的該控制電路是具 有一第一時(shí)序輸入端、一第二時(shí)序輸入端以及一第三時(shí)序輸入端，而該加強(qiáng)電壓下拉薄膜 晶體管的該第二漏極是電性連接該第二時(shí)序輸入端。
8.根據(jù)權(quán)利要求5所述的顯示裝置，其特征在于，該第二柵極是與下二級(jí)的該柵極驅(qū) 動(dòng)電路的該控制電路的該P(yáng)點(diǎn)輸出電性連接。
【文檔編號(hào)】G09G3/36GK103578437SQ201210271223
【公開(kāi)日】2014年2月12日 申請(qǐng)日期:2012年7月31日 優(yōu)先權(quán)日:2012年7月31日
【發(fā)明者】陳鴻政, 江建學(xué) 申請(qǐng)人:群康科技(深圳)有限公司, 奇美電子股份有限公司