專利名稱：音頻信號數(shù)字化光纖傳輸通信實(shí)驗(yàn)儀的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種物理實(shí)驗(yàn)儀器，尤其涉及一種進(jìn)行音頻信號數(shù)字光纖傳輸?shù)膶?shí)驗(yàn)儀器。
背景技術(shù)：
“音頻信號的光纖傳輸”實(shí)驗(yàn)是近十年來，在國內(nèi)理工科大學(xué)開設(shè)的基礎(chǔ)性實(shí)驗(yàn)課目之一。工作原理是利用音頻電壓信號控制發(fā)射端的發(fā)光二極管工作電流大小，使之改變發(fā)光二極管發(fā)出光的強(qiáng)弱，再把這個受控的光信號通過光導(dǎo)纖維進(jìn)行信號傳輸。在接收端利用另一種工作方式的電光二極管，把光纖傳輸過來的光信號轉(zhuǎn)換為電流信號，再進(jìn)行電流與電壓轉(zhuǎn)換的技術(shù)處理，恢復(fù)原先的音頻電壓信號。整個體系的工作原理與技術(shù)處理都是以模擬電子技術(shù)為基礎(chǔ)，進(jìn)行模擬信號的傳輸處理，核心技術(shù)問題是解決音頻電壓信號的幅值與光強(qiáng)弱的線性關(guān)系，保證信息真實(shí)有效長距離的信號傳輸。但是，不管采用怎樣的技術(shù)方法，模擬體系中的抗干擾能力弱、易失真、動態(tài)范圍小和保密性差等一系列問題，在基礎(chǔ)理論上是無法回避，在應(yīng)用技術(shù)處理上是無法解決的。隨著科學(xué)技術(shù)的不斷發(fā)展，特別是在信息化快速發(fā)展的現(xiàn)階段，以數(shù)字技術(shù)為核心的數(shù)字體系，正在廣泛地普及與應(yīng)用，其關(guān)鍵是徹底解決了模擬體系存在一系列的問題，使得保密性強(qiáng)、易存儲、標(biāo)準(zhǔn)化、通用化、模塊化等現(xiàn)代電子技術(shù)特征得以實(shí)現(xiàn)。因此，有必要研制基于數(shù)字光纖傳輸技術(shù)的專用通信實(shí)驗(yàn)儀。

發(fā)明內(nèi)容
技術(shù)問題
本發(fā)明要解決的技術(shù)問題是提供一種可以進(jìn)行模擬音頻信號產(chǎn)生、音頻信號數(shù)字技術(shù)處理、數(shù)字信號光纖傳輸，并可模擬音頻信號還原等一系列過程的通信實(shí)驗(yàn)儀，該實(shí)驗(yàn)儀可用于數(shù)字信號通信基本原理的基礎(chǔ)性實(shí)驗(yàn)教學(xué)，也可用于基礎(chǔ)學(xué)科普及性實(shí)驗(yàn)教學(xué)。技術(shù)方案
為了解決上述的技術(shù)問題，本發(fā)明的音頻信號數(shù)字化光纖傳輸通信實(shí)驗(yàn)儀，包括信號轉(zhuǎn)換與發(fā)射裝置、信號轉(zhuǎn)換與接收裝置，所述的信號轉(zhuǎn)換與發(fā)射裝置和信號轉(zhuǎn)換與接收裝置之間通過光纖連接，所述的信號轉(zhuǎn)換與發(fā)射裝置包括音頻信號輸入模塊、濾波放大模塊、A/D轉(zhuǎn)換模塊、第一 FPGA控制模塊、并/串轉(zhuǎn)換模塊、電/光轉(zhuǎn)換模塊、液晶顯示屏與面板控制電路；信號轉(zhuǎn)換與接收裝置包括光/電轉(zhuǎn)換模塊、串/并轉(zhuǎn)換模塊、第二 FPGA控制模塊、D/A轉(zhuǎn)換模塊、濾波模塊、功率放大模塊和音頻信號輸出模塊；其中，外界的聲音信號通過音頻信號輸入模塊、輸入濾波放大模塊，再依次經(jīng)過A/D轉(zhuǎn)換模塊、第一 FPGA控制模塊、并/串轉(zhuǎn)換模塊、電/光轉(zhuǎn)換模塊轉(zhuǎn)換為數(shù)字光信號，所述的數(shù)字光信號通過光纖輸入信號轉(zhuǎn)換與接收裝置中的光/電轉(zhuǎn)換模塊，經(jīng)光/電轉(zhuǎn)換模塊處理得到的數(shù)字電信號再依次經(jīng)過串/并轉(zhuǎn)換模塊、第二 FPGA控制模塊、D/A轉(zhuǎn)換模塊、濾波模塊、功率放大模塊并通過輸出模塊輸出音頻信號。更進(jìn)一步地，所述的信號轉(zhuǎn)換與發(fā)射裝置還包括內(nèi)置的信號發(fā)生器和音樂存儲器，所述的信號發(fā)生器和音樂存儲器分別與音頻信號輸入模塊連接。這樣，本發(fā)明的音頻信號數(shù)字化光纖傳輸通信實(shí)驗(yàn)儀音頻信號既可以由外部接入，也可以由儀器本身內(nèi)置的信號源發(fā)生，為用戶提供了多種選擇。更進(jìn)一步地，所述的信號轉(zhuǎn)換與發(fā)射裝置還包括信號測量模塊，所述的信號測量模塊檢測音頻信號并顯示信號參數(shù)。本發(fā)明的實(shí)驗(yàn)儀在工作過程中，不僅進(jìn)行實(shí)時信號傳輸，而且可以通過該測量模塊實(shí)時進(jìn)行信號測量，并通過一個液晶屏顯示相關(guān)結(jié)果(I)傳輸信號類型；(2)信號變化一個周期的采樣點(diǎn)數(shù)；(3)采樣點(diǎn)之間的最小相隔時間值；(4)每個采樣點(diǎn)的數(shù)字量值；(5)每個采樣點(diǎn)的二進(jìn)制數(shù)碼輸出的時序波形，可通過外接的示波器進(jìn)行測試和顯示，直接觀測每個采樣點(diǎn)的二進(jìn)制數(shù)字碼的時序波形，觀測數(shù)字信號的波形組合形態(tài)，使得抽象的數(shù)字信號形象化直觀化，測試得到模擬量值與數(shù)字量值的對比關(guān)系。更進(jìn)一步地，實(shí)驗(yàn)儀內(nèi)還設(shè)置有為各模塊提供工作電壓的直流電源。本發(fā)明的音頻信號數(shù)字化光纖傳輸通信實(shí)驗(yàn)儀中，其主體結(jié)構(gòu)可以視為由信號發(fā)射裝置、信號接收裝置和傳輸光纜三部組成，信號傳輸通道由信號轉(zhuǎn)換與發(fā)生裝置、信號轉(zhuǎn)換與接收裝置中的放大器、濾波器、模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器、并/串轉(zhuǎn)換器、串/并轉(zhuǎn)換器、可編程邏輯器件FPGA芯片及芯片的讀寫接口、光電轉(zhuǎn)換器、電光轉(zhuǎn)換器、傳輸光纜等構(gòu)成；除此之外，其還設(shè)有各種信號的輸入輸出測試端口、各項控制的接口電路、顯示接口電路、多種觸摸按鍵與液晶顯示屏等，以便于操作者的操作和對實(shí)驗(yàn)儀的控制。本發(fā)明采用VerilogJlDL語言對可編程邏輯器件FPGA芯片進(jìn)行編程設(shè)計，完成編碼、解碼、同步識別、液晶驅(qū)動等信號傳輸?shù)募夹g(shù)處理，同時建立信號檢測的功能，最終實(shí)現(xiàn)整機(jī)的各項實(shí)用功能與性能技術(shù)指標(biāo)。更進(jìn)一步地，為了符合與適應(yīng)實(shí)驗(yàn)教學(xué)內(nèi)容的基本要求，本發(fā)明的實(shí)驗(yàn)儀還具備必要的輔助性功能；如聲音的播放、聲波的監(jiān)測、高低頻的鑒別等等，具備正弦信號發(fā)生器、音頻信號的功率放大器、音樂存儲器等功能性基本單元模塊，以滿足與完善各項實(shí)驗(yàn)使用的配套所用。有益效果
本發(fā)明的音頻信號數(shù)字化光纖傳輸通信實(shí)驗(yàn)儀通過模擬音頻信號產(chǎn)生、數(shù)字信號技術(shù)處理、數(shù)字光纖傳輸、音頻模擬信號還原及聲音的播放重現(xiàn)等電子技術(shù)處理，把數(shù)字信號的光纖傳輸?shù)耐暾耐ㄐ胚^程得以有效展示，并對傳輸信號進(jìn)行實(shí)時測量，獲取信號的相關(guān)參數(shù)與實(shí)驗(yàn)數(shù)據(jù)，具備教學(xué)示范的作用和實(shí)驗(yàn)的作用。集現(xiàn)代電子技術(shù)與數(shù)字通信技術(shù)的特點(diǎn)與優(yōu)點(diǎn)于一身，在對音頻信號數(shù)字化處理及數(shù)字信號光纖傳輸方面，具有獨(dú)特的教學(xué)示范效果。它可以引導(dǎo)實(shí)驗(yàn)者，由淺入深的教學(xué)實(shí)踐和深入淺出的漸進(jìn)式學(xué)習(xí)。不僅可以幫助學(xué)習(xí)者深刻認(rèn)識模擬變量與數(shù)字變量，以及二者在形式上的區(qū)別與內(nèi)在的相互聯(lián)系；而且可以使其深入了解二者之間的自然演化與時代變遷，在技術(shù)進(jìn)步與科技發(fā)展上的巨大作用和長遠(yuǎn)意義。使學(xué)習(xí)者不僅可以獲得現(xiàn)代通信技術(shù)的基本概念與基礎(chǔ)理論等初步知識；而且提升了實(shí)驗(yàn)儀器的技術(shù)水平和豐富了實(shí)驗(yàn)教學(xué)科目的內(nèi)容。


圖I 本發(fā)明一個實(shí)施例的原理圖2 濾波放大模塊電路圖3 A/D轉(zhuǎn)換模塊電路圖4 并/串轉(zhuǎn)換模塊電路圖5 光發(fā)射模塊電路圖6 光電轉(zhuǎn)換模塊電路圖7 串/并轉(zhuǎn)換模塊電路；
圖8 D/A轉(zhuǎn)換模塊電路圖9 系統(tǒng)碼制設(shè)計框圖10 8B/10B編碼模塊邏輯圖11 10B/8B解碼模塊邏輯圖12 8B10B編碼流程圖。圖中標(biāo)號說明R1至R17為第一至第十七電阻，Cl至C21為第一至第二^^一電容，LI至L2為第一至第二電感，Ul為LM324型運(yùn)算放大器芯片，U2為CS5342型模數(shù)轉(zhuǎn)換集成芯片，U3為LV1023A型串化集成芯片，U4與U5均為HNMS-XEMC41XSC20型光纖雙向一體化收發(fā)模塊芯片，U6為LV1224A型解串集成芯片，U7為CS4334型數(shù)模轉(zhuǎn)換集成芯片，+3. 3為正3. 3V電壓接入端，+5為正5V電壓接入端，GND為接地符號，AGND為模擬地符號，DGND為數(shù)字地符號。
具體實(shí)施例方式以下結(jié)合附圖對具體的技術(shù)方案進(jìn)行詳細(xì)說明
如圖I所示，本實(shí)例的音頻信號數(shù)字化光纖傳輸通信實(shí)驗(yàn)儀由信號轉(zhuǎn)換與發(fā)射裝置I和信號轉(zhuǎn)換與接收裝置2組成，其中，信號轉(zhuǎn)換與發(fā)射裝置I由信號發(fā)生器、音樂存儲器、濾波放大處理模塊、A/D轉(zhuǎn)換模塊、第一 FPGA控制模塊、并/串轉(zhuǎn)換模塊、電/光轉(zhuǎn)換模塊、液晶顯示屏與控制面板等組成；信號轉(zhuǎn)換與接收裝置2由光/電轉(zhuǎn)換模塊、串/并轉(zhuǎn)換模塊、第二 FPGA控制模塊、D/A轉(zhuǎn)換模塊、模擬信號濾波器、功率放大模塊等組成。信號轉(zhuǎn)換與發(fā)射裝置I和信號轉(zhuǎn)換與接收裝置2之間由光導(dǎo)纖維傳輸光纜相連接。本實(shí)例儀器內(nèi)部備有二組12V開關(guān)穩(wěn)壓直流源，提供給整體電路模塊工作的電壓；部分芯片需要的5V、3. 3V和I. 5V電壓，再分別由L7805型、ASM117-3. 3型和ASM117-1. 5型穩(wěn)壓電源芯片，將12V電壓逐級轉(zhuǎn)換穩(wěn)壓輸出提供。如圖2所示，在濾波放大模塊對音頻信號進(jìn)行采樣時，并且當(dāng)信號中含有大于二分之一的采樣頻率時，如果采樣頻率不夠高，就會產(chǎn)生混疊信號?；殳B信號不能用數(shù)字濾波方法除去，需要用硬件濾波。A/D轉(zhuǎn)換的采樣頻率需要高于音頻信號最高頻率的2 10倍。根據(jù)所需音頻信號的帶寬以及抗混疊濾波所需要的特性，設(shè)計一個二階的低通有源濾波器，截止頻率大于或等于20kHZ。同時，該電路具有隔離放大作用，集成運(yùn)放采用的是單電源供電的LM324型芯片。其特點(diǎn)是四運(yùn)放集成、功耗低、電壓工作范圍寬的放大器，具有內(nèi)部補(bǔ)償?shù)哪芰洼^低的輸入偏置電流。工作于5V電源時具有1.2MHZ的帶寬。音頻信號的聲音帶寬為20Hz 20kHz，這對運(yùn)放的精確度和建立速度要求并不是很高，LM324能夠滿足要求,5V電源供電,一級放大。信號輸入時要加入一定的電壓偏置。如圖3所示，A/D轉(zhuǎn)換模塊采用Cirrus Logic公司出品的專業(yè)音頻處理集成芯片CS5342來實(shí)現(xiàn)。具有雙模擬輸入通道，24位串行口數(shù)字輸出，其工作時鐘頻率設(shè)定為18. 432MHz,由FPGA芯片提供。信號由AINL和AINR管腳之一輸入，SDOUT輸出轉(zhuǎn)換后的24位串行二進(jìn)制數(shù)據(jù)，LRCK和SCLK輸出采樣頻率。MO和Ml腳分別接高、低電平，以保證芯片工作在雙倍速模式上。另外，RST腳置高電平，各類參考電壓引腳加入適當(dāng)?shù)臑V波電容，使芯片穩(wěn)定且正確地工作。如圖4所示，并/串轉(zhuǎn)換模塊采用串化器SN65LV1023A集成芯片實(shí)現(xiàn)，其對應(yīng)接收端由解串器SN65LV1224A集成芯片完成。SN65LV1023A可以將10位并行數(shù)據(jù)轉(zhuǎn)換為串行差分?jǐn)?shù)據(jù)流，該差分?jǐn)?shù)據(jù)流可以由SN65LV1224A還原為10位的并行數(shù)據(jù)。這一組芯片內(nèi)部有鎖相環(huán)，可以為數(shù)據(jù)輸出自己匹配時鐘。串化器SN65LV1023A參考時鐘選為18. 432MHZ，數(shù)據(jù)在該時鐘頻率下輸入,其芯片內(nèi)部匹配產(chǎn)生數(shù)據(jù)輸出時鐘,每一個10位并行數(shù)據(jù)轉(zhuǎn)換為12位串行數(shù)據(jù)，其中多出一個起始位和一個終止位，所以有效頻率為184. 32M。解串器的參考時鐘定為18.432MHZ，以滿足數(shù)據(jù)傳輸需求。由于音頻信號是實(shí)時不斷的，所產(chǎn)生的數(shù)據(jù)流連續(xù)進(jìn)行，所以電路不能設(shè)置進(jìn)入高阻態(tài)或省電模式，因此LV1023的DEN和PWRDN都置高電位。串行數(shù)據(jù)的準(zhǔn)確傳輸需要串化器和解串器同步，該組芯片采用的是隨機(jī)同步方式。串化器的SYNCl和SYNC2懸空。解串器的LOCK輸入到FPGA以對數(shù)據(jù)傳輸進(jìn)行實(shí)施控制。如圖I和圖5所示，本實(shí)例的信號轉(zhuǎn)換與發(fā)射裝置I (發(fā)送端)和信號轉(zhuǎn)換與接收裝置2 (接收端)之間采用單纖進(jìn)行信號傳輸，為了把光信號傳輸?shù)浇邮漳K，需要將差分電壓數(shù)據(jù)流轉(zhuǎn)換成光信號，此功能通過一個光發(fā)射模塊實(shí)現(xiàn)，如圖5所示，本實(shí)施例采用HNMS-XEMC41XSC20型芯片轉(zhuǎn)換完成，為工作波長為T1310nm/R1550nm的單纖雙向一體化收發(fā)集成電路模塊，將電信號差分?jǐn)?shù)據(jù)流轉(zhuǎn)成光數(shù)據(jù)信號流。其中，差分電壓數(shù)據(jù)流由TD+和TD-輸入。如圖6所示，光信號傳輸?shù)叫盘栟D(zhuǎn)換與接收裝置2的接收端后，需要通過光/電轉(zhuǎn)換模塊還原為電信號，即差分電壓數(shù)據(jù)流。本實(shí)施例采用HNMS-XEMC41XSC20型芯片轉(zhuǎn)換完成。工作波長是T1310nm/R1550nm的單纖雙向一體化收發(fā)集成電路模塊，將光信號轉(zhuǎn)換為電信號。轉(zhuǎn)換后的差分信號由RD+和RD-輸出。如圖7所示，本實(shí)例中的串并轉(zhuǎn)化模塊采用與發(fā)射端中串化器SN65LV1023A相匹配的解串器SN65LV1224A完成。發(fā)送端中串化器將10位并行數(shù)據(jù)轉(zhuǎn)換為串行的差分?jǐn)?shù)據(jù)流。因此，在接收端中需用相應(yīng)的解串器，將串行差分?jǐn)?shù)據(jù)流還原為并行數(shù)據(jù)。SN65LV1224A內(nèi)部有鎖相環(huán)，在接收數(shù)據(jù)流時可以根據(jù)數(shù)據(jù)的頻率自行匹配接收時鐘，外界只需為其提供參考時鐘。此處參考時鐘選為18. 432MHZ，由FPGA控制部分提供。芯片還匹配了與解串后的數(shù)據(jù)同步的時鐘，以助于轉(zhuǎn)換后的并行數(shù)據(jù)輸出。為了保證音頻信號的連續(xù)性和實(shí)時性，需避免芯片處于省電模式或高阻模式。因此PWRDN和REN需接高電平。RCLK-R/F接高電平，即選擇時鐘上升沿輸出數(shù)據(jù)。
該組芯片有兩種同步方式快速同步和隨機(jī)同步?？焖偻绞怯纱靼l(fā)送一組由連續(xù)的六個“I”和“O”組成的同步信號，解串器收到信號后鎖定數(shù)據(jù)時鐘，鎖定完成之前LOCK保持高電平，同步完成后跳變?yōu)榈碗娖?。同步信號的發(fā)送是由串化器的SYNCl和SYNC2控制的，只要兩者之一置高電平持續(xù)時間超過6個時鐘周期，串化器就開始連續(xù)發(fā)送同步信號。快速同步具有快速準(zhǔn)確的優(yōu)點(diǎn)，但在長距離的信號傳輸中，光纖只傳遞數(shù)據(jù)，無法很好的傳遞串化器和解串器的SYNC和LOCK信號。因此采用隨機(jī)同步方式。隨機(jī)同步方式串化器不需發(fā)送同步信號，解串器直接對數(shù)據(jù)流進(jìn)行鎖定，實(shí)現(xiàn)同步，鎖定丟失后，解串器會重新鎖定時鐘。將LOCK接到FPGA以進(jìn)行實(shí)時控制。如圖8所示,D/A轉(zhuǎn)換模塊采用Cirrus Logic公司出品的專業(yè)音頻信號處理芯片CS4334。該芯片具有完善的立體聲DAC系統(tǒng)，抗干擾能力強(qiáng)，失真噪聲小，采用單電壓+5V電源，由于采樣頻率為96KHz，故芯片的主時鐘MCLK選擇為192*96KHz=18. 432MHz,由FPGA提供。芯片具有兩種時鐘模式，即外部串行時鐘模式和內(nèi)部串行時鐘模式。當(dāng)芯片工作在外部串行時鐘模式下時，去加重濾波器不能被訪問，且外部串行時鐘易被干擾，故本裝置設(shè)計時采用了內(nèi)部串行時鐘模式，串行時鐘SCLK在內(nèi)部產(chǎn)生，并與主時鐘MCLK決定左右聲道輸入的時鐘RLCK同步。信號經(jīng)數(shù)模轉(zhuǎn)化后，分別由AOUTL和AOUTR輸出雙聲道模擬信號，經(jīng)低通濾波后輸出，滿量程最大電壓輸出值3. 5V。為了能夠推動大功率的負(fù)載，可接功放電路進(jìn)行聲音信號的放大。信號轉(zhuǎn)換與發(fā)射裝置I和信號轉(zhuǎn)換與接收裝置2中的數(shù)據(jù)處理和實(shí)時控制，采用型號為EP1C3T100C8的Altera Cyclone FPGA為主控芯片。直接由18. 432MHz的晶振提供工作時鐘。芯片共有兩個時鐘輸入端，選其一輸入晶振時鐘。由于芯片中的各個單兀都用到，所以各個單元都需要供電和接地。芯片內(nèi)部有一個鎖相環(huán)，可以進(jìn)行分頻和倍頻，得到所需的不同頻率。發(fā)射模塊中模數(shù)轉(zhuǎn)換芯片和并/串轉(zhuǎn)換芯片的時鐘由此提供。同理，接收模塊中數(shù)模轉(zhuǎn)換芯片的工作時鐘和串并轉(zhuǎn)換芯片的參考時鐘，由接收模塊的FPGA芯片提供。FPGA芯片完成編碼、解碼、液晶屏顯示控制和各項功能的識別與執(zhí)行等任務(wù)，由VerilogJlDL編程實(shí)現(xiàn)，程序采用AS (主動)配置方式下載到FPGA芯片中。如圖9所示，儀器是基于FPGA芯片完成SB / 10B編解碼過程首先信號轉(zhuǎn)換與發(fā)射裝置I的FPGA芯片把串行的SB數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，經(jīng)片中的SB / 10B編碼模塊中完成編碼后，再將10B數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換生成利于傳輸?shù)?0B串行數(shù)據(jù)，這樣SB / 10B編碼和10B并串轉(zhuǎn)換構(gòu)成SB / 10B編碼裝置。編碼端發(fā)送的10B串行信號經(jīng)過傳輸線路傳輸后被10B數(shù)據(jù)串并行轉(zhuǎn)換器所接收，轉(zhuǎn)換完成的10B并行數(shù)據(jù)再通過信號轉(zhuǎn)換與接收裝置2的FPGA芯片中的10B / SB解碼模塊解碼完成，還原為原始數(shù)據(jù)。這樣10B串并行數(shù)據(jù)轉(zhuǎn)換到10B / SB解碼模塊就構(gòu)成了 10B / SB解碼裝置。8B/10B編碼是高速串行通訊采用的編碼方式之一。將8位數(shù)據(jù)轉(zhuǎn)換成10位的數(shù)據(jù)，使轉(zhuǎn)換后的數(shù)據(jù)流中“O”和“I”的數(shù)量平衡，保證傳輸?shù)闹绷鞒煞纸咏?，基線漂移減至最小。既避免發(fā)送過程中因過多重復(fù)的出現(xiàn)“O”或“I”而發(fā)生的錯誤，也避免因接收端時鐘漂移或同步丟失而引起數(shù)據(jù)丟失。它所具有DC補(bǔ)償功能，能夠保證鏈路中不隨著時間推移而出現(xiàn)DC偏移，提高線路傳輸?shù)男阅埽欣诮邮掌鞲鼫?zhǔn)確的捕捉同步時鐘。而且采用特定的碼元可以使接收端更準(zhǔn)確地對準(zhǔn)碼元。
如圖10所示，8B10B編碼可以看成是5B6B和3B4B編碼的組合而成，組合過后有些編碼可能有兩個值，“ I ”和“O”的差值稱為平衡度，用RD-表不平衡度為+2或O, RD+表不平衡度-2或O。將轉(zhuǎn)換后的數(shù)據(jù)按平衡度分為RD-和RD+兩列。設(shè)變量DISPIN表示正在轉(zhuǎn)換的數(shù)的平衡度，DISP0UT表示下一個轉(zhuǎn)換的數(shù)的平衡度。初始時設(shè)DISPIN與DISP0UT相等，先從RD-中開始轉(zhuǎn)換，如果轉(zhuǎn)換后的數(shù)“O”和“I”的數(shù)量相等，繼續(xù)在RD-列中轉(zhuǎn)換下一個數(shù)，如果“O”和“ I”的數(shù)不等，則轉(zhuǎn)到RD+列中轉(zhuǎn)換。同理在RD+列中，如果“0”、“ I”個數(shù)相等則繼續(xù)在RD+中，否則換到RD-中。編碼過程如圖12流程圖所示。圖11為10B/8B解碼模塊邏輯圖。解碼過程將10位數(shù)據(jù)的前六位和后四位分別按照5B6B和3B4B的列表解碼即可。本實(shí)例的實(shí)驗(yàn)儀器除了上述單元電路外，還有其它電路配套進(jìn)行。這部分電路由液晶顯示驅(qū)動電路、音樂存儲器、正弦波信號發(fā)生器、功率放大器、開關(guān)電源及揚(yáng)聲器等構(gòu)成；本實(shí)例可選擇存儲音樂或外接音樂信號，通過儀器的揚(yáng)聲器或接耳機(jī)，可以清晰收聽音樂，具有普通音響的效果；外接示波器進(jìn)行音頻信號監(jiān)測，跟蹤信號的變化情況，可以達(dá)到信號識別的觀察效果，不僅直觀認(rèn)識聲音與電信號之間的關(guān)系，同時可以增加整個實(shí)驗(yàn)過程的趣味性。
權(quán)利要求
1.一種音頻信號數(shù)字化光纖傳輸通信實(shí)驗(yàn)儀，包括信號轉(zhuǎn)換與發(fā)射裝置(I)和信號轉(zhuǎn)換與接收裝置(2)，所述的信號轉(zhuǎn)換與發(fā)射裝置(I)與信號轉(zhuǎn)換與接收裝置(2)之間通過光纖連接，其特征在于，所述的信號轉(zhuǎn)換與發(fā)射裝置(I)包括音頻信號輸入模塊、濾波放大模塊、A/D轉(zhuǎn)換模塊、第一 FPGA控制模塊、并/串轉(zhuǎn)換模塊、電/光轉(zhuǎn)換模塊、液晶顯示屏與面板控制電路；信號轉(zhuǎn)換與接收裝置(2)包括光/電轉(zhuǎn)換模塊、串/并轉(zhuǎn)換模塊、第二 FPGA控制模塊、D/A轉(zhuǎn)換模塊、濾波器、功率放大模塊和音頻信號輸出模塊；其中，外接聲音信號通過音頻信號輸入模塊輸入濾波放大模塊，再依次經(jīng)過A/D轉(zhuǎn)換模塊、第一 FPGA控制模塊、并/串轉(zhuǎn)換模塊、電/光轉(zhuǎn)換模塊轉(zhuǎn)換為數(shù)字光信號，所述的數(shù)字光信號輸入光纖輸入信號轉(zhuǎn)換與接收裝置(2)中的光/電轉(zhuǎn)換模塊，經(jīng)光/電轉(zhuǎn)換模塊處理得到的數(shù)字電信號，所述的數(shù)字電信號再依次經(jīng)過串/并轉(zhuǎn)換模塊、第二 FPGA控制模塊、D/A轉(zhuǎn)換模塊、濾波器、功率放大模塊并通過輸出模塊輸出音頻信號。
2.如權(quán)利要求I所述的音頻信號數(shù)字化光纖傳輸通信實(shí)驗(yàn)儀，其特征在于，所述的信號轉(zhuǎn)換與發(fā)射裝置(I)還包括信號發(fā)生器和音樂存儲器，所述的信號發(fā)生器和音樂存儲器分別與音頻信號輸入模塊連接。
3.如權(quán)利要求I或2所述的音頻信號數(shù)字化光纖傳輸通信實(shí)驗(yàn)儀，其特征在于，所述的信號轉(zhuǎn)換與發(fā)射裝置(I)還包括檢測音頻信號并顯示信號參數(shù)與數(shù)字量時序波形的信號測量模塊。
4.如權(quán)利要求I所述的音頻信號數(shù)字化光纖傳輸通信實(shí)驗(yàn)儀，其特征在于，所述的信號轉(zhuǎn)換與接收置(2)還包括揚(yáng)聲器，所述的揚(yáng)聲器與音頻信號輸出模塊連接。
5.如權(quán)利要求I所述的音頻信號數(shù)字化光纖傳輸通信實(shí)驗(yàn)儀，其特征在于，還包括提供模塊工作電壓的直流電源。
全文摘要
本發(fā)明公開了一種包括信號轉(zhuǎn)換與發(fā)射裝置(1)和信號轉(zhuǎn)換與接收裝置(2)，所述的信號轉(zhuǎn)換與發(fā)射裝置(1)與信號轉(zhuǎn)換與接收裝置(2)之間通過光纖連接，由音頻信號輸入模塊、濾波放大模塊、A/D轉(zhuǎn)換模塊、第一FPGA控制模塊、并/串轉(zhuǎn)換模塊、電/光轉(zhuǎn)換模塊、液晶顯示屏與面板控制電路等部分組成。本發(fā)明的音頻信號數(shù)字化光纖傳輸通信實(shí)驗(yàn)儀通過模擬音頻信號產(chǎn)生、數(shù)字信號技術(shù)處理、數(shù)字光纖傳輸、音頻模擬信號還原及聲音的播放重現(xiàn)等電子技術(shù)處理，把數(shù)字信號的光纖傳輸?shù)耐暾耐ㄐ胚^程得以有效展示，并對傳輸信號進(jìn)行實(shí)時測量，獲取信號的相關(guān)參數(shù)與實(shí)驗(yàn)數(shù)據(jù)，具備教學(xué)示范的作用和實(shí)驗(yàn)的作用。
文檔編號G09B23/18GK102915660SQ201210374660
公開日2013年2月6日 申請日期2012年9月29日 優(yōu)先權(quán)日2012年9月29日
發(fā)明者孫立, 錢皓, 成龍, 尹華山, 陳保林 申請人:南京航空航天大學(xué)