專利名稱：移位寄存器單元及其驅(qū)動方法、柵極驅(qū)動電路與顯示器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元及其驅(qū)動方法、柵極驅(qū)動電路與顯示器件。
背景技術(shù)：
對于TFT-LCD(ThinFilm Transistor-Liquid Crystal Display,薄膜場效應(yīng)晶體管液晶顯示器)而言，實(shí)現(xiàn)一幀畫面顯示的基本原理是通過source (源)驅(qū)動將每一行像素所需的信號依次從上往下輸出，再通過gate (柵極)驅(qū)動依次從上到下對每一像素行輸入一定寬度的方波進(jìn)行選通。目前，制造這樣一種結(jié)構(gòu)的顯示器件通常是將gate驅(qū)動電路和source驅(qū)動電路通過COG (Chip On Glass，芯片直接固定在玻璃上)工藝黏結(jié)在玻璃面板上，但對于小尺寸的TFT-1XD而言，當(dāng)分辨率較高時(shí)，gate驅(qū)動和source驅(qū)動的輸出均較多，驅(qū)動電路的長度也將增大，這將不利于模組驅(qū)動電路的bonding(綁定)工藝。為了克服以上問題,現(xiàn)有顯示器件的制造常采用GOA(GateDriver on Array,陣列基板行驅(qū)動)電路的設(shè)計(jì)，在不 增加現(xiàn)有制程的基礎(chǔ)上能夠?qū)ate驅(qū)動電路通過Array工藝集成在玻璃面板上，gate驅(qū)動電路的集成不但可以節(jié)省成本，對小尺寸TFT-LCD而言，減小了 bonding工藝的難度，同時(shí)還增加了面板的可靠性?，F(xiàn)有技術(shù)中基本的GOA電路所包含的一個(gè)移位寄存器單元電路的結(jié)構(gòu)可以如圖1所示，包括用于預(yù)充電的晶體管Tl、用于復(fù)位的晶體管T2、用于上拉的晶體管T3以及用于下拉的晶體管T4。其中，晶體管Tl的柵極和漏極連接上級的輸出信號Input (η-1);晶體管Tl和T4的柵極均與下級的輸出信號Reset (n+1)連接，漏極均與低電平端Voff連接；晶體管T3的柵極通過電容Cl與時(shí)鐘信號CLKl相連，漏極與時(shí)鐘信號CLK2相連；節(jié)點(diǎn)P同樣通過電容Cl與時(shí)鐘信號CLKl相連，通過電容C2連接本級的輸出信號Row(n)。當(dāng)Input (η-1)為高電平時(shí)，Tl對節(jié)點(diǎn)P預(yù)充電，CLK2控制T3將輸出信號Row(n)上拉為高電平；當(dāng)Reset(n+1)為高電平時(shí)，T2對節(jié)點(diǎn)P進(jìn)行復(fù)位，T4拉低本級輸出信號Row (η)。這樣一種移位寄存器單元的不足之處在于，下拉晶體管的閾值電壓在直流偏壓下會產(chǎn)生漂移，這將導(dǎo)致顯示器件的亮度不均，影響產(chǎn)品的質(zhì)量。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例提供一種移位寄存器單元及其驅(qū)動方法、柵極驅(qū)動電路與顯示器件，可以改善下拉晶體管的閾值電壓在直流偏壓下漂移的問題，提高產(chǎn)品的顯示質(zhì)量。為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案本發(fā)明實(shí)施例的一方面，提供一種移位寄存器單元，包括上拉模塊、預(yù)充復(fù)位模塊、下拉模塊、下拉控制模塊以及放電模塊；所述上拉模塊，連接預(yù)充復(fù)位模塊、第一時(shí)鐘信號和本級信號輸出端，用于在所述預(yù)充復(fù)位模塊和所述第一時(shí)鐘信號的控制下將本級信號輸出端輸出的信號上拉為高電平；
所述預(yù)充復(fù)位模塊，還連接第一信號輸入端和第二信號輸入端，用于根據(jù)所述第一信號輸入端輸入的信號和所述第二信號輸入端輸入的信號對所述上拉模塊進(jìn)行預(yù)充或復(fù)位；所述下拉模塊，連接所述預(yù)充復(fù)位模塊、第一電壓端、所述下拉控制模塊和所述本級信號輸出端，用于在所述下拉控制模塊和所述預(yù)充復(fù)位模塊的控制下將本級信號輸出端輸出的信號下拉為低電平；所述下拉控制模塊，還連接所述第一時(shí)鐘信號和第二時(shí)鐘信號，用于根據(jù)所述第一時(shí)鐘信號和所述第二時(shí)鐘信號開啟所述下拉模塊；所述放電模塊，連接所述第一時(shí)鐘信號、所述第二時(shí)鐘信號、所述下拉模塊、所述下拉控制模塊以及所述第一電壓端，用于在所述第一時(shí)鐘信號和所述第二時(shí)鐘信號的控制下分別對所述下拉模塊和所述下拉控制模塊進(jìn)行下拉。本發(fā)明實(shí)施例的另一方面,提供一種移位寄存器驅(qū)動方法,應(yīng)用于如上任一所述移位寄存器單元，包括預(yù)充復(fù)位模塊根據(jù)第一信號輸入端輸入的信號和第二信號輸入端輸入的信號對上拉模塊進(jìn)行預(yù)充；所述上拉模塊上拉本級移位寄存器單元，使得本級信號輸出端輸出的信號為高電平；所述預(yù)充復(fù)位模塊根據(jù)所述第一信號輸入端輸入的信號和所述第二信號輸入端輸入的信號對所述上拉模塊進(jìn)行復(fù)位，使得所述本級信號輸出端輸出的信號為低電平；下拉模塊在下拉控制模塊和所述預(yù)充復(fù)位模塊的控制下將本級輸出信號下拉為低電平；放電模塊在所述第一時(shí)鐘信號和所述第二時(shí)鐘信號的控制下分別對所述下拉控制模塊和所述下拉模塊進(jìn)行下拉。本發(fā)明實(shí)施例的另一方面，提供一種柵極驅(qū)動電路，包括多級如上任一所述的移位寄存器單元；除第一級移位寄存器單元外，其余每個(gè)移位寄存器單元的本級信號輸出端連接與其相鄰的上一級移位寄存器單元的第二信號輸入端；除最后一級移位寄存器單元外，其余每個(gè)移位寄存器單元的本級信號輸出端連接與其相鄰的下一級移位寄存器單元的第一信號輸入端。本發(fā)明實(shí)施例的又一方面，提供一種顯示器件，包括如上所述的柵極驅(qū)動電路。本發(fā)明實(shí)施例提供的移位寄存器單元及其驅(qū)動方法、柵極驅(qū)動電路與顯示器件，可以改善下拉晶體管的閾值電壓在直流偏壓下漂移的問題，提高了產(chǎn)品的顯示質(zhì)量。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為現(xiàn)有的一種應(yīng)用于柵極驅(qū)動電路的移位寄存器的電路結(jié)構(gòu)示意圖；圖2為本發(fā)明實(shí)施例提供的一種移位寄存器單元的結(jié)構(gòu)示意圖3為本發(fā)明實(shí)施例提供的一種移位寄存器單兀的電路結(jié)構(gòu)不意圖；圖4為圖3所示的移位寄存器單元工作時(shí)的各個(gè)信號的時(shí)序波形圖；圖5為本發(fā)明實(shí)施例提供的一種柵極驅(qū)動電路的電路結(jié)構(gòu)示意圖；圖6為圖5所示的柵極驅(qū)動電路從上至下掃描時(shí)的各個(gè)信號的時(shí)序波形圖；圖7為圖5所示的柵極驅(qū)動電路從下至上掃描時(shí)的各個(gè)信號的時(shí)序波形圖。
具體實(shí)施例方式下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。本發(fā)明所有實(shí)施例中采用的晶體管均可以為薄膜晶體管或場效應(yīng)管或其他特性相同的器件，由于這里采用的晶體管的源極、漏極是對稱的，所以其源極、漏極是沒有區(qū)別的。在本發(fā)明實(shí)施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一極稱為源極，另一極稱為漏極。此外，按照晶體管的特性區(qū)分可以將晶體管分為N型和P型，以下實(shí)施例均以N性晶體管為里進(jìn)行說明，可以想到的是在采用P型晶體管實(shí)現(xiàn)時(shí)是本領(lǐng)域技術(shù)人員可在沒有做出創(chuàng)造性勞動前提下輕易想到的，因此也是在本發(fā)明的實(shí)施例保護(hù)范圍內(nèi)的。本發(fā)明實(shí)施例提供的移位寄存器單元，如圖2所示，包括上拉模塊21、預(yù)充復(fù)位模塊22、下拉模塊23、下拉控制模塊24以及放電模塊25。其中，上拉模塊21連接預(yù)充復(fù)位模塊22、第一時(shí)鐘信號CLK和本級信號輸出端OUTPUT，用于在預(yù)充復(fù)位模塊22和第一時(shí)鐘信號CLK的控制下將本級信號輸出端OUTPUT輸出的信號上拉為高電平。預(yù)充復(fù)位模塊22還連接第一信號輸入端INPUTl和第二信號輸入端INPUT2，用于根據(jù)第一信號輸入端INPUTl輸入的信號和第二信號輸入端INPUT2輸入的信號對上拉模塊21進(jìn)行預(yù)充或復(fù)位。下拉模塊23連接預(yù)充復(fù)位模塊22、第一電壓端V1、下拉控制模塊24和本級信號輸出端OUTPUT，用于在下拉控制模塊24和預(yù)充復(fù)位模塊22的控制下將本級信號輸出端OUTPUT輸出的信號下拉為低電平。下拉控制模塊24還連接第一時(shí)鐘信號CLK和第二時(shí)鐘信號CLKB,用于根據(jù)該第一時(shí)鐘信號CLK和第二時(shí)鐘信號CLKB開啟下拉模塊23。放電模塊25分別連接第一時(shí)鐘信號CLK、第二時(shí)鐘信號CLKB、下拉模塊23、下拉控制模塊24以及第一電壓端VI,用于在該第一時(shí)鐘信號CLK和第二時(shí)鐘信號CLKB的控制下分別對下拉模塊23和下拉控制模塊24進(jìn)行下拉。本發(fā)明實(shí)施例提供的移位寄存器單元，可以改善下拉晶體管的閾值電壓在直流偏壓下漂移的問題，提高了產(chǎn)品的顯示質(zhì)量。其中，第一電壓端Vl為接地端，或第一電壓端Vl輸入低電平VSS。進(jìn)一步地，如圖3所示，在本發(fā)明實(shí)施例提供的移位寄存器中，上拉模塊21可以包括第一晶體管Tl，其源極連接本級信號輸出端OUTPUT，柵極連接預(yù)充復(fù)位模塊22，漏極與第一時(shí)鐘信號CLK相連接。電容C，其并聯(lián)于第一晶體管Tl的源極和柵極之間。在本發(fā)明實(shí)施例中，上拉模塊21的作用是在進(jìn)行預(yù)充之后，且第一時(shí)鐘信號CLK為高電平的半個(gè)時(shí)鐘周期內(nèi)，使得本級信號輸出端OUTPUT輸出柵極驅(qū)動的高電平信號。另一方面，預(yù)充復(fù)位模塊22可以包括第二晶體管T2，其源極連接第一晶體管Tl的柵極，柵極連接第一信號輸入端INPUTl，漏極與第二電壓端V2相連接。第三晶體管T3，其源極連接第一晶體管Tl的柵極，柵極連接第二信號輸入端INPUT2，漏極與第三電壓端V3相連接。預(yù)充復(fù)位模塊22的作用是根據(jù)第二電壓端V2與第三電壓端V3、第一時(shí)鐘信號CLK與第二時(shí)鐘信號CLKB的高低電平的不同，實(shí)現(xiàn)柵極驅(qū)動電路的雙向掃描。具體的，第一信號輸入端INPUTl可以輸入上級移位寄存器單兀輸出的信號N-10UT，第二信號輸入端INPUT2可以輸入下級移位寄存器單元輸出的信號N+10UT。當(dāng)?shù)诙妷憾薞2輸入高電平VGH、第三電壓端V3輸入低電平VGL時(shí)，上級移位寄存器單元輸出的高電平通過預(yù)充復(fù)位模塊22對上拉模塊21進(jìn)行預(yù)充，下級移位寄存器單元輸出的高電平通過預(yù)充復(fù)位模塊22對上拉模塊21進(jìn)行復(fù)位。當(dāng)?shù)诙妷憾薞2輸入低電平VGL、第三電壓端V3輸入高電平VGH時(shí)，下級移位寄存器單元輸出的高電平通過預(yù)充復(fù)位模塊22對上拉模塊21進(jìn)行預(yù)充，上級移位寄存器單元輸出的高電平通過預(yù)充復(fù)位模塊22對上拉模塊21進(jìn)行復(fù)位。這樣一來，當(dāng)柵極驅(qū)動電路從上至下掃描時(shí)，第二晶體管T2為預(yù)充部分，第三晶體管T3為復(fù)位部分；當(dāng)柵極驅(qū)動電路從下至上掃描時(shí)，第三晶體管T3為預(yù)充部分，第二晶體管T2為復(fù)位部分。其中，預(yù)充部分是指在第二時(shí)鐘信號CLKB為高電平的半個(gè)時(shí)鐘周期內(nèi)，對第一晶體管Tl的柵極進(jìn)行預(yù)充電的部分電路結(jié)構(gòu)；復(fù)位部分則是指在本級移位寄存器輸出柵驅(qū)動方波后，對上拉控制節(jié)點(diǎn)PU點(diǎn)電位進(jìn)行復(fù)位的部分電路結(jié)構(gòu)。其中，上拉控制節(jié)點(diǎn)PU與第一晶體管Tl的柵極相連接，用于控制第一晶體管Tl的開啟和關(guān)閉。進(jìn)一步地，下拉模塊23可以包括第四晶體管T4，其源極連接第一電壓端VI，柵極連接第九晶體管T9的源極，漏極連接第一晶體管Tl的柵極。第五晶體管T5，其源極連接第一電壓端VI，柵極連接第七晶體管T7的源極，漏極連接本級信號輸出端OUTPUT。下拉控制模塊24可以包括第六晶體管T6，其源極連接第一電壓端VI，柵極連接第一晶體管Tl的柵極，漏極分別與第八晶體管T8的源極和第九晶體管T9的柵極相連接。第七晶體管T7，其柵極和漏極與第二時(shí)鐘信號CLKB相連接。第八晶體管T8，其源極連接第九晶體管T9的柵極，柵極和漏極與第一時(shí)鐘信號CLK相連接。第九晶體管T9,其漏極與第一時(shí)鐘信號CLK相連接。在本發(fā)明實(shí)施例中，下拉模塊23的作用具體是在下拉控制模塊24輸出信號的控制下，當(dāng)上拉控制節(jié)點(diǎn)PU點(diǎn)電位為低時(shí)，且在第一時(shí)鐘信號CLK為高電平、第二時(shí)鐘信號CLKB為低電平的半個(gè)時(shí)鐘周期內(nèi)，即在第一下拉控制節(jié)點(diǎn)PDl為高電位時(shí)由第四晶體管T4對上拉控制節(jié)點(diǎn)PU電位進(jìn)行下拉；在第一時(shí)鐘信號CLK為低電平、第二時(shí)鐘信號CLKB為高電平的半個(gè)時(shí)鐘周期內(nèi)，即在第二下拉控制節(jié)點(diǎn)PD2為高電位時(shí)由第五晶體管T5對本級信號輸出端OUTPUT電位進(jìn)行下拉。其中，第一下拉控制節(jié)點(diǎn)PDl的電位由第一時(shí)鐘信號CLK、上拉控制節(jié)點(diǎn)PU和第二時(shí)鐘信號CLKB控制，第二下拉控制節(jié)點(diǎn)TO2的電位則由第一時(shí)鐘信號CLK和第二時(shí)鐘信號CLKB控制。下拉控制模塊24的作用則是在第一時(shí)鐘信號CLK、上拉控制節(jié)點(diǎn)PU和第二時(shí)鐘信號CLKB的控制下，控制第一下拉控制節(jié)點(diǎn)PDl的電位；在第一時(shí)鐘信號CLK和第二時(shí)鐘信號CLKB的控制下，控制第二下拉控制節(jié)點(diǎn)TO2的電位。其中，第一下拉控制節(jié)點(diǎn)PDl與第四晶體管T4的柵極相連接，用于控制第四晶體管T4的開啟和關(guān)閉；第二下拉控制節(jié)點(diǎn)PD2與第五晶體管T5的柵極相連接，用于控制第五晶體管T5的開啟和關(guān)閉。進(jìn)一步地，放電模塊25可以包括第十晶體管T10，其源極連接第一電壓端VI，柵極連接第二時(shí)鐘信號CLKB，漏極連接第四晶體管T4的柵極。第十一晶體管T11，其源極連接第一電壓端VI，柵極連接第一時(shí)鐘信號CLK，漏極連接第五晶體管T5的柵極。第十二晶體管T12，其源極連接第一電壓端VI，柵極連接第二時(shí)鐘信號CLKB，漏極連接第九晶體管T9的柵極。在本發(fā)明實(shí)施例中，如圖3所示，放電模塊25的作用是在第一時(shí)鐘信號CLK為高電平時(shí)，由第i^一晶體管Tll對第二下拉控制節(jié)點(diǎn)PD2進(jìn)行下拉；在第二時(shí)鐘信號CLKB為高電平時(shí)，由第十晶體管TlO對第一下拉控制節(jié)點(diǎn)PDl進(jìn)行下拉，同時(shí)由第十二晶體管T12對控制節(jié)點(diǎn)M進(jìn)行下拉。其中，控制節(jié)點(diǎn)M位于第八晶體管T8的源極，且與第九晶體管T9的柵極相連接，用于控制第九晶體管T9的開啟和關(guān)閉。需要說明的是，在本發(fā)明實(shí)施例中，放電模塊25至少包括第十晶體管T10、第十一晶體管Tll或第十二晶體管T12中的至少一個(gè)，這樣一來，可以通過第十晶體管TlO控制第四晶體管T4對上拉控制節(jié)點(diǎn)進(jìn)行下拉，或者通過第十晶體管Tll控制第五晶體管T5對本級信號輸出端OUTPUT進(jìn)行下拉，或者通過第十二晶體管T 12控制第九晶體管T9的開啟或關(guān)閉，又或者分別通過第十晶體管T10、第十一晶體管Tll或第十二晶體管T 12實(shí)現(xiàn)下拉模塊對上拉控制節(jié)點(diǎn)I3U以及本級信號輸出端OUTPUT的交替下拉。

本發(fā)明實(shí)施例還提供一種移位寄存器驅(qū)動方法，可以應(yīng)用于如上所述移位寄存器單元，包括預(yù)充復(fù)位模塊根據(jù)第一信號輸入端輸入的信號和第二信號輸入端輸入的信號對上拉模塊進(jìn)行預(yù)充。上拉模塊上拉本級移位寄存器單元，使得本級信號輸出端輸出的信號為高電平。預(yù)充復(fù)位模塊根據(jù)第一信號輸入端輸入的信號和第二信號輸入端輸入的信號對上拉模塊進(jìn)行復(fù)位，使得本級信號輸出端輸出的信號為低電平。下拉模塊在下拉控制模塊和預(yù)充復(fù)位模塊的控制下將本級輸出信號下拉為低電平；放電模塊在第一時(shí)鐘信號和第二時(shí)鐘信號的控制下分別對下拉控制模塊和下拉模塊進(jìn)行下拉。
本發(fā)明實(shí)施例提供的移位寄存器單元驅(qū)動方法，可以改善下拉晶體管的閾值電壓在直流偏壓下漂移的問題，提高了產(chǎn)品的顯示質(zhì)量。采用這樣一種結(jié)構(gòu)的移位寄存器單元，通過改變控制信號電平的高低可以實(shí)現(xiàn)柵極驅(qū)動電路的雙向掃描。例如，在如圖3所示的移位寄存器單元中，第一信號輸入端INPUTl可以輸入上級移位寄存器單元輸出的信號N-10UT，第二信號輸入端INPUT2可以輸入下級移位寄存器單元輸出的信號N+10UT。當(dāng)?shù)诙妷憾薞2輸入高電平VGH、第三電壓端V3輸入低電平VGL時(shí)，上級移位寄存器單元輸出的高電平通過預(yù)充復(fù)位模塊22對上拉模塊21進(jìn)行預(yù)充，下級移位寄存器單元輸出的高電平通過預(yù)充復(fù)位模塊22對上拉模塊21進(jìn)行復(fù)位。當(dāng)?shù)诙妷憾薞2輸入低電平VGL、第三電壓端V3輸入高電平VGH時(shí)，下級移位寄存器單元輸出的高電平通過預(yù)充復(fù)位模塊22對上拉模塊21進(jìn)行預(yù)充，上級移位寄存器單元輸出的高電平通過預(yù)充復(fù)位模塊22對上拉模塊21進(jìn)行復(fù)位。具體的，可以結(jié)合圖4所示的時(shí)序狀態(tài)圖，對本發(fā)明實(shí)施例圖3所示的移位寄存器單元的驅(qū)動方法及工作狀態(tài)進(jìn)行詳細(xì)描述。預(yù)充階段在該階段下控制信號的時(shí)序可以如圖4中①所示，其中，時(shí)鐘信號CLK為低電平、CLKB為高電平，信號輸入端INPUT I輸入上級移位寄存器單元輸出的信號N-10UT，信號輸入端INPUT2輸入下級移位寄存器單元輸出的信號N+10UT，N-10UT為高電平，N+10UT為低電平，第二電壓端V2輸入高電平VGH，第三電壓端V3輸入低電平VGL。此時(shí)，晶體管T3、T8、T9、T11關(guān)閉，晶體管Τ2、Τ7、Τ10、Τ12開啟，第一下拉控制節(jié)點(diǎn)PDl和控制節(jié)點(diǎn)M均為低電位，晶體管Τ4關(guān)閉。N-10UT對晶體管Tl的柵極進(jìn)行預(yù)充電，上拉控制節(jié)點(diǎn)PU點(diǎn)電壓上升，晶體管Tl的柵極保持預(yù)充狀態(tài)；時(shí)鐘信號CLKB通過晶體管Τ7上拉第二下拉控制節(jié)點(diǎn)Η)2，使第二 下拉控制節(jié)點(diǎn)TO2的電位為高，使得晶體管T5開啟，從而使得OUTPUT端置位到低電平。上拉階段在該階段下控制信號的時(shí)序可以如圖4中②所示，其中，在預(yù)充階段之后，時(shí)鐘信號CLK為高電平、CLKB為低電平、N-10UT為低電平、N+10UT為低電平。此時(shí)，晶體管T6、T8、Tll開啟，晶體管T2、T3、T7、TlO關(guān)閉。上拉控制節(jié)點(diǎn)I3U點(diǎn)電位升高，晶體管Tl開啟，從而使得OUTPUT端輸出的信號上拉，輸出高電平信號。需要注意的是，在實(shí)際電路的設(shè)計(jì)中，晶體管T6、T8、T9的溝道寬長比應(yīng)滿足當(dāng)上拉控制節(jié)點(diǎn)的電位為高時(shí)第一下拉控制節(jié)點(diǎn)PDl的電位為低、且晶體管Τ4關(guān)閉；當(dāng)時(shí)鐘信號CLK為高時(shí)，晶體管Tll對第二下拉控制節(jié)點(diǎn)PD2下拉，使晶體管Τ5關(guān)閉。復(fù)位階段在該階段下控制信號的時(shí)序可以如圖4中③所示，其中，時(shí)鐘信號CLK為低電平、CLKB為高電平，N-10UT為低電平，N+10UT為高電平。此時(shí)，晶體管T 1、Τ2、Τ6、Τ8、Tll關(guān)閉，晶體管Τ3、Τ7、Τ10、Τ12開啟，上拉控制節(jié)點(diǎn)I3U節(jié)點(diǎn)為低電位，第一下拉控制單元PDl為低電位，第二下拉控制單元PD2為高電位，晶體管Τ5開啟，從而使得OUTPUT端置位到低電平。第一下拉階段在該階段下控制信號的時(shí)序可以如圖4中④所示，其中，時(shí)鐘信號CLK為高電平、CLKB為低電平，N-10UT為低電平、N+1OUT為低電平。此時(shí)，晶體管Tl、T2、T3、T6、T7、TlO關(guān)閉，晶體管T8、T9、Tll開啟，第一下拉控制節(jié)點(diǎn)PDl為高電平，第二下拉控制節(jié)點(diǎn)PD2為低電平，使得晶體管T4開啟，上拉控制節(jié)點(diǎn)PU下拉至低電平。在此階段，時(shí)鐘信號CLK還控制晶體管Tll對第二下拉控制節(jié)點(diǎn)PD2進(jìn)行下拉第二下拉階段在該階段下控制信號的時(shí)序可以如圖4中⑤所示，其中，時(shí)鐘信號CLK為低電平、CLKB為高電平、N-10UT為低電平、N+1OUT為低電平。此時(shí)，晶體管Tl、T2、T3、T6、T8、Tll關(guān)閉，晶體管T7、T10、T12開啟，第一下拉控制節(jié)點(diǎn)PDl為低電平。第二下拉控制節(jié)點(diǎn)PD2為高電平，使得晶體管T5開啟，從而使得OUTPUT端下拉至低電平。在此階段，時(shí)鐘信號CLKB還控制晶體管TlO對第一下拉控制節(jié)點(diǎn)H) I進(jìn)行下拉，時(shí)鐘信號CLKB還控制T12對控制節(jié)點(diǎn)M進(jìn)行下拉。如此實(shí)現(xiàn)了從N-10UT到OUTPUT的移位，即在雙時(shí)鐘信號的控制下實(shí)現(xiàn)了自上而下的柵極行驅(qū)動掃描輸出。需要說明的是，在本發(fā)明實(shí)施例中，通過改變信號N-10UT、N+10UT、VGH與VGL的高低電位可以轉(zhuǎn)換預(yù)充和復(fù)位的方式，實(shí)現(xiàn)柵極驅(qū)動電路從上至下或從下至上的雙向掃描。本發(fā)明的移位寄存器單元通過時(shí)鐘信號CLK控制第一下拉控制節(jié)點(diǎn)roi，進(jìn)而控制對上拉控制節(jié)點(diǎn)PU進(jìn)行下拉的晶體管T4，同時(shí)通過時(shí)鐘信號CLK控制晶體管Tll在CLK為高電平的半個(gè)時(shí)鐘周期內(nèi)對第二下拉控制節(jié)點(diǎn)PD2進(jìn)行放電，使晶體管T5關(guān)閉；通過時(shí)鐘信號CLKB控制第二下拉控制節(jié)點(diǎn)TO2，進(jìn)而控制對OUTPUT端進(jìn)行下拉的晶體管T5，同時(shí)通過時(shí)鐘信號CLKB控制晶體管T12在CLKB為高電平的半個(gè)時(shí)鐘周期內(nèi)對控制節(jié)點(diǎn)M進(jìn)行放電，使晶體管T9關(guān)閉；通過時(shí)鐘信號CLKB控制晶體管TlO在CLKB為高電平的半個(gè)時(shí)鐘周期內(nèi)對第一下拉控制節(jié)點(diǎn)PDl進(jìn)行放電，使晶體管T4關(guān)閉。這樣一種結(jié)構(gòu)的移位寄存器單元可以有效減小下拉晶體管和放電晶體管開啟的占空比，防止了時(shí)鐘調(diào)變帶來的輸出懸空；在實(shí)現(xiàn)柵極驅(qū)動電路雙向掃描的同時(shí)，顯著改善了下拉晶體管的閾值電壓在直流偏壓下漂移的問題。本發(fā)明實(shí)施例提供的柵極驅(qū)動電路，如圖5所示，包括多級如上所述的移位寄存器單兀。其中，每一級移位寄存器單兀SR的輸出端OUTPUT輸出本級的行掃描信號G ;每個(gè)移位寄存器單兀都有一個(gè)第一時(shí)鐘信號CLK輸入和一個(gè)第二時(shí)鐘信號CLKB輸入；第二時(shí)鐘信號CLKB與第一時(shí)鐘信號CLK具有180度的相位差，并且第一時(shí)鐘信號CLK和第二時(shí)鐘信號CLKB均在各自的工作周期內(nèi)一半時(shí)間輸出高電平，另一半時(shí)間輸出低電平；此外相鄰的兩個(gè)移位寄存器單元的第一時(shí)鐘信號CLK具有180度相位差，相鄰的兩個(gè)移位寄存器單元的第二時(shí)鐘信號CLKB具有180度相位差。除第一級移位寄存器單元SRO外，其余每個(gè)移位寄存器單元的本級信號輸出端連接與其相鄰的上一級移位寄存器單兀的第二信號輸入端N+10UT。除最后一級移位寄存器單元SRn外，其余每個(gè)移位寄存器單元的本級信號輸出端連接與其相鄰的下一級移位寄存器單兀的第一信號輸入端N-10UT。在本發(fā)明實(shí)施例中，第一級移位寄存器單兀SRO的第一信號輸入端N-10UT可以輸入幀起始信號STV ;最后一級移位寄存器單元SRn的第二信號輸入端N+10UT可以輸入復(fù)位信號RST。本發(fā)明實(shí)施例所提供的柵極驅(qū)動電路可以在實(shí)現(xiàn)柵極驅(qū)動電路雙向掃描的同時(shí)，顯著改善下拉晶體管的閾值電壓在直流偏壓下漂移的問題。具體的，當(dāng)柵極驅(qū)動電路采用從上至下的掃描方式時(shí)，其控制信號和輸出的行驅(qū)動信號的時(shí)序波形圖如圖6所示。其中，時(shí)鐘信號CLK、CLKB,電壓VGH、VHL、VSS的時(shí)序可以參照圖4所示，幀起始信號STV在開始階段提供一個(gè)方波，復(fù)位信號RST則在結(jié)束階段提供一個(gè)方波?？梢郧宄乜吹?，行驅(qū)動信號由GO至Gn，從上至下依次輸出。當(dāng)柵極驅(qū)動電路采用從下至上的掃描方式時(shí)，其控制信號和輸出的行驅(qū)動信號的時(shí)序波形圖如圖7所示。其中，時(shí)鐘信號CLK、CLKB,電壓VGH、VHL的時(shí)序與圖6所示的波形相比進(jìn)行了高低電位的轉(zhuǎn)換，電壓VSS電位高低不變，圖7所示復(fù)位信號RST與圖6所示的幀起始信號STV相同，圖7所示幀起始信號STV則為圖6所示的復(fù)位信號RST?？梢郧宄乜吹剑序?qū)動信號由GLn+Ι至G0，從下至上依次輸出。本發(fā)明實(shí)施例還提供一種顯示器件，包括如上所述的柵極驅(qū)動電路。本發(fā)明實(shí)施例提供的顯示器件，包括柵極驅(qū)動電路，可以改善下拉晶體管的閾值電壓在直流偏壓下漂移的問題，提高了產(chǎn)品的顯示質(zhì)量。以上所述，僅為本發(fā)明的具體實(shí)施方式
，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種移位寄存器單元，其特征在于，包括上拉模塊、預(yù)充復(fù)位模塊、下拉模塊、下拉控制模塊以及放電模塊； 所述上拉模塊，連接預(yù)充復(fù)位模塊、第一時(shí)鐘信號和本級信號輸出端，用于在所述預(yù)充復(fù)位模塊和所述第一時(shí)鐘信號的控制下將本級信號輸出端輸出的信號上拉為高電平；所述預(yù)充復(fù)位模塊，還連接第一信號輸入端和第二信號輸入端，用于根據(jù)所述第一信號輸入端輸入的信號和所述第二信號輸入端輸入的信號對所述上拉模塊進(jìn)行預(yù)充或復(fù)位； 所述下拉模塊，連接所述預(yù)充復(fù)位模塊、第一電壓端、所述下拉控制模塊和所述本級信號輸出端，用于在所述下拉控制模塊和所述預(yù)充復(fù)位模塊的控制下將本級信號輸出端輸出的信號下拉為低電平； 所述下拉控制模塊，還連接所述第一時(shí)鐘信號和第二時(shí)鐘信號，用于根據(jù)所述第一時(shí)鐘信號和所述第二時(shí)鐘信號開啟所述下拉模塊； 所述放電模塊，連接所述第一時(shí)鐘信號、所述第二時(shí)鐘信號、所述下拉模塊、所述下拉控制模塊以及所述第一電壓端，用于在所述第一時(shí)鐘信號和所述第二時(shí)鐘信號的控制下分別對所述下拉模塊和所述下拉控制模塊進(jìn)行下拉。
2.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述上拉模塊包括 第一晶體管，其源極連接所述本級信號輸出端，柵極連接所述預(yù)充復(fù)位模塊，漏極與所述第一時(shí)鐘信號相連接； 電容，其并聯(lián)于所述第一晶體管的源極和柵極之間。
3.根據(jù)權(quán)利要求2所述的移位寄存器單元，其特征在于，所述預(yù)充復(fù)位模塊包括 第二晶體管，其源極連接所述第一晶體管的柵極，柵極連接所述第一信號輸入端，漏極與第二電壓端相連接； 第三晶體管，其源極連接所述第一晶體管的柵極，柵極連接所述第二信號輸入端，漏極與第三電壓端相連接。
4.根據(jù)權(quán)利要求3所述的移位寄存器單元，其特征在于，所述第一信號輸入端輸入上級移位寄存器單元輸出的信號，所述第二信號輸入端輸入下級移位寄存器單元輸出的信號; 當(dāng)所述第二電壓端輸入高電平、所述第三電壓端輸入低電平時(shí)，上級移位寄存器單元輸出的高電平通過所述預(yù)充復(fù)位模塊對所述上拉模塊進(jìn)行預(yù)充，下級移位寄存器單元輸出的高電平通過所述預(yù)充復(fù)位模塊對所述上拉模塊進(jìn)行復(fù)位； 當(dāng)所述第二電壓端輸入低電平、所述第三電壓端輸入高電平時(shí)，下級移位寄存器單元輸出的高電平通過所述預(yù)充復(fù)位模塊對所述上拉模塊進(jìn)行預(yù)充，上級移位寄存器單元輸出的高電平通過所述預(yù)充復(fù)位模塊對所述上拉模塊進(jìn)行復(fù)位。
5.根據(jù)權(quán)利要求2所述的移位寄存器單元，其特征在于，所述下拉模塊包括 第四晶體管，其源極連接所述第一電壓端，柵極連接第九晶體管的源極，漏極連接所述第一晶體管的柵極； 第五晶體管，其源極連接所述第一電壓端，柵極連接第七晶體管的源極，漏極連接所述本級信號輸出端； 所述下拉控制模塊包括第六晶體管，其源極連接所述第一電壓端，柵極連接所述第一晶體管的柵極，漏極分別與第八晶體管的源極和第九晶體管的柵極相連接； 第七晶體管，其柵極和漏極與所述第二時(shí)鐘信號相連接； 第八晶體管，其源極連接所述第九晶體管的柵極，柵極和漏極與所述第一時(shí)鐘信號相連接； 第九晶體管，其漏極與所述第一時(shí)鐘信號相連接。
6.根據(jù)權(quán)利要求1至5任一所述的移位寄存器單元，其特征在于，所述放電模塊包括 第十晶體管，其源極連接所述第一電壓端，柵極連接所述第二時(shí)鐘信號，漏極連接所述第四晶體管的柵極； 第十一晶體管，其源極連接所述第一電壓端，柵極連接所述第一時(shí)鐘信號，漏極連接所述第五晶體管的柵極； 第十二晶體管，其源極連接所述第一電壓端，柵極連接所述第二時(shí)鐘信號，漏極連接所述第九晶體管的柵極。
7.—種移位寄存器驅(qū)動方法，應(yīng)用于如權(quán)利要求1至6任一所述移位寄存器單元，其特征在于，包括 預(yù)充復(fù)位模塊根據(jù)第一信號輸入端輸入的信號和第二信號輸入端輸入的信號對上拉模塊進(jìn)行預(yù)充； 所述上拉模塊上拉本級移位寄存器單元，使得本級信號輸出端輸出的信號為高電平；所述預(yù)充復(fù)位模塊根據(jù)所述第一信號輸入端輸入的信號和所述第二信號輸入端輸入的信號對所述上拉模塊進(jìn)行復(fù)位，使得所述本級信號輸出端輸出的信號為低電平； 下拉模塊在下拉控制模塊和所述預(yù)充復(fù)位模塊的控制下將本級輸出信號下拉為低電平；放電模塊在所述第一時(shí)鐘信號和所述第二時(shí)鐘信號的控制下分別對所述下拉控制模塊和所述下拉模塊進(jìn)行下拉。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于，所述第一信號輸入端輸入上級移位寄存器單元輸出的信號，所述第二信號輸入端輸入下級移位寄存器單元輸出的信號； 當(dāng)所述第二電壓端輸入高電平、所述第三電壓輸入端輸入低電平時(shí)，上級移位寄存器單元輸出的高電平通過所述預(yù)充復(fù)位模塊對所述上拉模塊進(jìn)行預(yù)充，下級移位寄存器單元輸出的高電平通過所述預(yù)充復(fù)位模塊對所述上拉模塊進(jìn)行復(fù)位； 當(dāng)所述第二電壓端輸入低電平、所述第三電壓輸入端輸入高電平時(shí)，下級移位寄存器單元輸出的高電平通過所述預(yù)充復(fù)位模塊對所述上拉模塊進(jìn)行預(yù)充，上級移位寄存器單元輸出的高電平通過所述預(yù)充復(fù)位模塊對所述上拉模塊進(jìn)行復(fù)位。
9.一種柵極驅(qū)動電路，其特征在于，包括多級如權(quán)利要求1至6任一所述的移位寄存器單元； 除第一級移位寄存器單元外，其余每個(gè)移位寄存器單元的本級信號輸出端連接與其相鄰的上一級移位寄存器單元的第二信號輸入端； 除最后一級移位寄存器單元外，其余每個(gè)移位寄存器單元的本級信號輸出端連接與其相鄰的下一級移位寄存器單兀的第一信號輸入端。
10.根據(jù)權(quán)利要求9所述的柵極驅(qū)動電路，其特征在于，所述第一級移位寄存器單元的第一信號輸入端輸入幀起始信號STV ;所述最后一級移位寄存器單元的第二信號輸入端輸入復(fù)位信號RST。
11.一種顯示器件，其特征在于，包括如權(quán)利要求9或10所述的柵極驅(qū)動電路。
全文摘要
本發(fā)明實(shí)施例提供一種移位寄存器單元及其驅(qū)動方法、柵極驅(qū)動電路與顯示器件，涉及顯示技術(shù)領(lǐng)域，可以改善下拉晶體管的閾值電壓在直流偏壓下漂移的問題，提高產(chǎn)品的顯示質(zhì)量。該移位寄存器單元包括上拉模塊、預(yù)充復(fù)位模塊、下拉模塊、下拉控制模塊以及放電模塊。本發(fā)明實(shí)施例用于實(shí)現(xiàn)從上至下或從下至上的柵極驅(qū)動掃描。
文檔編號G09G3/36GK103065593SQ20121054091
公開日2013年4月24日 申請日期2012年12月13日 優(yōu)先權(quán)日2012年12月13日
發(fā)明者吳博, 祁小敬 申請人:京東方科技集團(tuán)股份有限公司, 成都京東方光電科技有限公司