專利名稱：一種數(shù)字邏輯及系統(tǒng)設計實驗箱的制作方法
技術領域：
本實用新型涉及一種數(shù)字邏輯及系統(tǒng)設計實驗箱，具體來說是在高等院校、高職院校和其他各類學校學生進行數(shù)字邏輯及系統(tǒng)設計課程或相關實驗時使用的實驗箱。
背景技術：
數(shù)字邏輯及系統(tǒng)設計實驗是配合其課程進行的綜合訓練，其目的是培養(yǎng)學生學有所用、學以致用的能力。目前相應的傳統(tǒng)實驗裝置的功能都是較單一的，無法實現(xiàn)與先進的數(shù)字邏輯及系統(tǒng)設計EDA工具配合實驗的目的。利用分立元件與現(xiàn)場可編程門陣列FPGA芯片綜合設計的方法，一方面可以進行傳統(tǒng)數(shù)字邏輯的實驗驗證，另一方面，可以實現(xiàn)基于硬件描述語言設計的數(shù)字邏輯及系統(tǒng)的實驗驗證，并可以進行對比實驗，提高學習效果，而且FPGA的設計可以進行多達10萬次的燒錄，進行反復實驗。
發(fā)明內容本實用新型的目的在于，提供一種數(shù)字邏輯及系統(tǒng)設計的協(xié)同實驗系統(tǒng)，通過對傳統(tǒng)的數(shù)字邏輯實驗重新規(guī)劃，將實驗區(qū)域分成基本門電路、組合電路及時序電路三個部分，同時將基于現(xiàn)場可編程門陣列FPGA芯片設計的協(xié)同驗證部分同時放置于實驗箱內，形成合理的一體化設計，使學生可以基于實驗箱完成不同層次的實驗，并為下一步的綜合設計預留足夠的設計空間。為實現(xiàn)上述目的，本實用新型采用如下技術方案:一種數(shù)字邏輯及系統(tǒng)設計實驗箱，包括電源模塊、門電路模塊、組合電路模塊、時序電路模塊、開關 控制輸入模塊、開關控制輸出模塊、中央處理單元、波形發(fā)生電路模塊；電源模塊分別與門電路模塊、組合電路模塊、時序電路模塊、中央處理單元、波形發(fā)生電路模塊連接；開關控制輸入模塊的輸出端分別與門電路模塊、組合電路模塊、時序電路模塊、中央處理單元的輸入端連接；開關控制輸出模塊的輸入端分別與門電路模塊、組合電路模塊、時序電路模塊的輸出端連接；波形發(fā)生電路模塊的輸出端分別與時序電路模塊、中央處理單元的輸入端連接。所述中央處理單元為門電路/組合電路/時序電路FPGA核心板。該實驗箱為學生實現(xiàn)數(shù)字邏輯及系統(tǒng)設計提供實驗電路板，可使學生完成基本的數(shù)字邏輯實驗及基于硬件描述語言設計的個性電路的實驗，且可以驗證數(shù)字邏輯及數(shù)字系統(tǒng)設計的結果，同時也提供了實驗所需的通用電源、通用信號源(2*8路由開關控制的邏輯
生成模塊)和通用LED顯示(數(shù)字邏輯部分2*8路輸出顯示，數(shù)字系統(tǒng)設計部分3*8+2路由開關控制的輸出顯示)電路。所述電源模塊包含三組直流電壓源，每組電源分別設置了過流保護電路。其中三組電壓源分別 DC+5V/3A，DC+3.3V/1A, DC+1.5V/1A。[0013]所述門電路模塊包括第一分立元件，所述第一分立元件包括4*2輸入與非門，4*2輸入或非門，六反相器,4* 2輸入與門，4*2輸入或門，4* 2輸入異或門；所述第一分立兀件為14針或16針的雙列直插插座。所述組合電路模塊包括第二分立元件，所述第二分立元件包括四位加法器，四位比較器，3/8譯碼器，8/3編碼器，雙4選I數(shù)據(jù)選擇器，七段數(shù)碼顯示譯碼器；所述第二分立元件為14針或16針的雙列直插插座。時序電路模塊包括第三分立元件，所述第三分立元件包括雙上升沿D觸發(fā)器，雙上升沿JK觸發(fā)器，4位異步復位計數(shù)器，4位雙向移位寄存器；所述第三分立元件為14針或16針的雙列直插插座。所述第一分立元件、第二分立元件、第三分立元件均為14針或16針的雙列直插插座，易于更換芯片；可利用跳線連接不同的分立元件實現(xiàn)綜合實驗。所述開關控制輸入模塊包括2個8路的邏輯“O” “I”輸入端子，可以用跳線接至任何芯片的輸入端。所述開關控制輸出模塊包括2個8路的LED顯示端子，可以用跳線將任何芯片的輸出端接至LED。所述實驗箱的箱體上裝有數(shù)字邏輯筆，所有分立元件的引腳均以銅插線孔引出，接插跳線可以級聯(lián)，便于測試。所述中央處理單元中FPGA采用的型號為Actel Proasic A3P030 FPGA，其封裝形式為VQ 100引腳。本實用新型是將傳統(tǒng)的數(shù)字邏輯與先進的數(shù)字邏輯及系統(tǒng)設計技術整合的概念，可以實現(xiàn)數(shù)字邏輯及系統(tǒng)設計課程所有的基礎實驗要求，體現(xiàn)了全新的實用、新型的設計。實驗箱操作、使用方便，利用跳線可以實現(xiàn)無限級聯(lián)，利用數(shù)字邏輯筆可以對學生實驗過程中的故障、錯誤進行檢查、診斷，為綜合應用提供了便利條件。FPGA的可重新配置開辟了現(xiàn)代數(shù)字邏輯及系統(tǒng)設計的新思路，為基于硬件描述語言的設計驗證提供了基礎平臺。實驗箱的配套電源采用開關電源，體積小、重量輕，可靠性高。

圖1是本實用新型的整體結構框圖；圖2是本實用新型輸入輸出信號模塊的布局圖；圖3是本實用新型波形發(fā)生電路模塊的布局圖。
具體實施例通過實例將有助于理解本實用新型。但不限制本實用新型的內容。本領域的普通技術人員能從本實用新型公開的內容直接導出或聯(lián)想到的所有變形，均應認為是本實用新型的保護范圍。為實現(xiàn)本實用新型的目的，本實用新型提供了一種數(shù)字邏輯及系統(tǒng)設計實驗箱，如圖1所示，包括電源模塊1、門電路模塊2、組合電路模塊3、時序電路模塊4、開關控制輸入模塊5、開關控制輸出模塊6、中央處理單元7、波形發(fā)生電路模塊8 ；電源模塊I分別與門電路模塊2、組合電路模塊3、時序電路模塊4、中央處理單元7、波形發(fā)生電路模塊8連接；開關控制輸入模塊5的輸出端分別與門電路模塊2、組合電路模塊3、時序電路模塊4、中央處理單元7的輸入端連接；開關控制輸出模塊6的輸入端分別與門電路模塊2、組合電路模塊3、時序電路模塊4的輸出端連接；波形發(fā)生電路模塊8的輸出端分別與時序電路模塊4、中央處理單元7的輸入端連接。在本實施例中，各個分立元件的具體型號為:4*2輸入與非門:74HC00 ;4*2輸入或非門:74HC02 ;六反相器:74HC04 ;4* 2輸入與門:74HC08 ;4*2輸入或門:74HC32 ;4* 2輸入異或門:74HC86。四位加法器:74HC283 ；四位比較器:74HC85 ；3/8譯碼器:74HC138 ；8/3編碼器:74HC148 ;雙4選I數(shù)據(jù)選擇器:74HC153 ;七段數(shù)碼顯示譯碼器:74HC4511 ;雙上升沿D觸發(fā)器:74HC74 ;雙上升沿JK觸發(fā)器:74HC112 ；4位異步復位計數(shù)器:74HC161 ；4位雙向移位寄存器:74HC194。門電路/組合電路/時序電路FPGA核心板采用Actel Proasic A3P030 FPGA VQ100 (或同樣封裝)的芯片設計，利用2.0mm間距的連接器，可拔插更換，且單片整合基本門電路分立芯片74HC00 (4*2輸入與非門)，74HC02 (4*2輸入或非門)，74HC04 (六反相器)，74HC08 (4* 2輸入與門)，74HC32 (4*2輸入或門)，74HC86 (4* 2輸入異或門)的功能；單片整合組合電路分立芯片74HC283 (四位加法器)，74HC85 (四位比較器)，74HC138 (3/8譯碼器)，74HC148 (8/3編碼器)，74HC153 (雙4選I數(shù)據(jù)選擇器)，74HC4511 (七段數(shù)碼顯示譯碼器)的功能；單片整合時序電路分立芯片74HC74 (雙上升沿有預置、清除端D觸發(fā)器)，74HC112(雙上升沿有預置、清除端J 一K觸發(fā)器)，74HC161(4位異步復位計數(shù)器)，74HC194(4位雙向移位寄存器)的功能。FPGA核心板設計了 3*8+2路開關控制的LED輸出以顯示相應引腳輸出的狀態(tài)，該設計可以實現(xiàn)分立芯片與單片F(xiàn)PGA集成芯片進行同時實驗驗證的功能。波形發(fā)生電路模塊8采用Actel Proasic A3P030 FPGA VQ 100 (或同樣封裝)的芯片設計，能夠輸出0.1Hz, 1Hz, 10Hz, 100Hz, IKHz, IOKHz, IOOKHz以及IMHz的時鐘信號，且可以生成按鈕控制的正負單脈沖各I路。該模塊可以利用硬件描述語言編程實現(xiàn)輸出小于等于40MHz的任意時鐘及脈沖信號。如圖2所示，所有分立元件的輸入信號均來自信號輸入(INPUT)電路。要進行信號輸入時，只需用連接線將信號輸入電路中的sifsiie中的任意一路的接線銅柱(或接線排針)與需要輸入信號的ic引腳對應的接線銅柱(或接線排針)連起來，然后撥動相應的撥碼開關，便可在IC引腳上輸入邏輯“I”或“0”，同時對應的指示LED會被點亮(邏輯“I”)或熄滅(邏輯“O”)。例如將信號輸入電路中的第一路(SII)的接線銅柱(J113_8)連接到74HC00芯片的第一個引腳(該引腳為輸入引腳)的接線銅柱(J313_l)，然后將撥碼開關SlOl的第八位S101_8撥向VCC —側，既可以在該引腳上輸入電平“1”，同時LD_I1會被點亮；將撥碼開關SlOl的第八位S101_8撥向GND —側，既可以在該引腳上輸入電平“0”，同時LD_I1會被熄滅。例如將信號輸入電路中的第一路(SIl)的接線銅柱(J113_8)連接到FPGA的第二個引腳(該引腳為輸入引腳)的接線銅柱(J105_FPGA2)，然后將撥碼開關SlOl的第八位S101_8撥向VCC —側，既可以在該引腳上輸入電平“1”，同時LD_I1會被點亮；將撥碼開關SlOl的第八位S101_8撥向GND —側，既可以在該引腳上輸入電平“O”,同時LD_I1會熄滅。如圖3所示，所有分立元件需要輸入的時鐘信號均來自時鐘產(chǎn)生(CLOCKGENARATI ON)電路。要進行時鐘輸入時，根據(jù)需要用連接線將時鐘產(chǎn)生電路中的八路時鐘中的某一路的接線銅柱(或接線排針)與需要輸入時鐘的IC引腳對應的接線銅柱(或接線排針)連起來便可。例如將時鐘產(chǎn)生電路中的第一路(0.1)的接線銅柱連接到74HC74芯片的第三個引腳(該引腳為時鐘輸入引腳)的接線銅柱，即可以在該引腳上輸入頻率為0.1Hz的時鐘信號。FPGA核心板上所有分立元件需要的脈沖信號均來自脈沖產(chǎn)生(PULSEGENARAT10N)電路。要進行脈沖輸入時，根據(jù)需要用跳線將脈沖產(chǎn)生電路中的正脈沖或負脈沖的接線銅柱(或接線排針)與需要輸入脈沖的IC引腳對應的接線銅柱(或接線排針)連起來，然后按一下脈沖輸出按鈕(如要輸出正脈沖，按KPULSE+;如要輸出負脈沖，按KPULSE-)，便可以在IC引腳輸入一個脈沖。同時對應的脈沖生成指示LED會發(fā)生變化(如果之前是亮的，那LED將滅掉；如果之前的滅的，那么LED將被點亮)。例如將脈沖產(chǎn)生電路中正脈沖的接線銅柱(J605_l)連接到74HC74芯片的第一個引腳(該引腳為清零輸入引腳)的接線銅柱(J509_l )，然后按一下按鍵KPULSE+，既可以在該引腳上輸入一個正脈沖信號，同時LDPULSE+會由點亮到熄滅，或由熄滅到點亮。需要對FPGA核心板的邏輯輸出顯示集成在核心板上。需要對核心板輸出的信號進行顯示時，只需將對應引腳的撥碼開關撥向VCC —側，接通對應的LED，即可在對應的LED上觀察到輸出信號的邏輯狀態(tài)。例如將核心板上的撥碼開關SI的第一位Sl_l撥向VCC —側，即可以在LDOl上觀察到FPGA的第100引腳輸出信號的電平狀況，輸出為“I”時，LDI被點亮，輸出為“O”時，LDl熄滅。FPGA核心板的邏輯輸出均連接到信號輸出(OUTPUT)電路。需要觀察主板上輸出信號的邏輯狀態(tài)時，只需把需要輸出信號的IC引腳對應的接線銅柱(或接線排針)用跳線連接到信號輸出電路中的SOf S016中的任意一路的接線銅柱(或接線排針)，便可在對應的LED上觀察到輸出信號的邏輯狀態(tài)。例如將信號輸出電路中的第一路(SOl)的接線銅柱(J103_8)連接到74HC00芯片的第三個引腳(該引腳為輸出引腳)的接線銅柱(J13_3)，既可以在LDOl上觀察到該引腳的輸出信號的電平狀況，輸出為“I”時，LD01，被點亮，輸出為“O”時，LDOl被熄滅。
權利要求1.一種數(shù)字邏輯及系統(tǒng)設計實驗箱，其特征在于包括電源模塊(I)、門電路模塊(2)、組合電路模塊(3)、時序電路模塊(4)、開關控制輸入模塊(5)、開關控制輸出模塊(6)、中央處理單元(7)、波形發(fā)生電路模塊(8)； 電源模塊(I)分別與門電路模塊(2 )、組合電路模塊(3 )、時序電路模塊(4)、中央處理單元(7)、波形發(fā)生電路模塊(8)連接； 開關控制輸入模塊(5)的輸出端分別與門電路模塊(2)、組合電路模塊(3)、時序電路模塊(4)、中央處理單元(7)的輸入端連接； 開關控制輸出模塊(6)的輸入端分別與門電路模塊(2)、組合電路模塊(3)、時序電路模塊(4)的輸出端連接； 波形發(fā)生電路模塊(8)的輸出端分別與時序電路模塊(4)、中央處理單元(7)的輸入端連接。
2.根據(jù)權利要求1所述的數(shù)字邏輯及系統(tǒng)設計實驗箱，其特征在于所述中央處理單元(7)為門電路/組合電路/時序電路FPGA核心板。
3.根據(jù)權利要求1所述的數(shù)字邏輯及系統(tǒng)設計實驗箱，其特征在于所述電源模塊(I)包含直流三組電壓源，每組電源分別設置了過流保護電路。
4.根據(jù)權利要求1所述的數(shù)字邏輯及系統(tǒng)設計實驗箱，其特征在于所述門電路模塊(2)包括第一分立元件，所述第一分立元件包括4*2輸入與非門，4*2輸入或非門，六反相器，4*2輸入與門，4*2輸入或門，4* 2輸入異或門；所述第一分立元件為14針或16針的雙列直插插座。
5.根據(jù)權利要求1所述的數(shù)字邏輯及系統(tǒng)設計實驗箱，其特征在于所述組合電路模塊(3)包括第二分立元件，所述第二分立元件包括四位加法器，四位比較器，3/8譯碼器，8/3編碼器，雙4選I數(shù)據(jù)選擇器，七段數(shù)碼顯示譯碼器；所述第二分立元件為14針或16針的雙列直插插座。
6.根據(jù)權利要求1所述的數(shù)字邏輯及系統(tǒng)設計實驗箱，其特征在于所述時序電路模塊(4)包括第三分立元件，所述第三分立元件包括雙上升沿D觸發(fā)器，雙上升沿JK觸發(fā)器，4位異步復位計數(shù)器，4位雙向移位寄存器；所述第三分立元件為14針或16針的雙列直插插座。
7.根據(jù)權利要求1所述的數(shù)字邏輯及系統(tǒng)設計實驗箱，其特征在于所述開關控制輸入模塊(5 )包括2個8路的邏輯“ O ”，“ I ”輸入端子。
8.根據(jù)權利要求1所述的數(shù)字邏輯及系統(tǒng)設計實驗箱，其特征在于所述開關控制輸出模塊(6)包括2個8路的LED顯示端子。
9.根據(jù)權利要求1所述的數(shù)字邏輯及系統(tǒng)設計實驗箱，其特征在于所述實驗箱的箱體上裝有數(shù)字邏輯筆。
專利摘要一種數(shù)字邏輯及系統(tǒng)設計實驗箱，包括電源模塊、門電路模塊、組合電路模塊、時序電路模塊、開關控制輸入模塊、開關控制輸出模塊、中央處理單元、波形發(fā)生電路模塊；中央處理單元為門電路/組合電路/時序電路FPGA核心板。該實驗箱為學生實現(xiàn)數(shù)字邏輯及系統(tǒng)設計提供實驗電路板，可使學生完成基本的數(shù)字邏輯實驗及基于硬件描述語言設計的個性電路的實驗，且可以同時驗證數(shù)字邏輯及數(shù)字系統(tǒng)設計的結果，實驗箱配有數(shù)字邏輯筆，對所有分立元件的引腳均以銅插線孔引出，接插跳線可以無限級聯(lián)，便于綜合實驗及進行擴展測試。
文檔編號G09B19/00GK203013026SQ20122002677
公開日2013年6月19日 申請日期2012年1月20日 優(yōu)先權日2012年1月20日
發(fā)明者丁磊, 林小平 申請人:廣東工業(yè)大學