專利名稱：移位寄存器、柵極驅動器及顯示裝置的制作方法
技術領域：
本實用新型涉及顯示器件技術領域，提供了一種移位寄存器、柵極驅動器及顯示
>J-U ρ α裝直。
背景技術：
有機發(fā)光二極管(Organic Light-Emitting Diode, 0LED)作為一種具有高亮度、·寬視角、響應速度快等優(yōu)點的光源，已越來越多地被應用于高性能顯示中。傳統(tǒng)的無源矩陣有機發(fā)光顯示(Passive MatrixOLED, PM0LED)隨著顯示尺寸的增大，需要更短的單個像素的驅動時間，因而需要增大瞬態(tài)電流，導致功耗增加。同時大電流的應用會造成ITO線上壓降過大，并使OLED工作電壓過高，降低其工作效率。而有源矩陣有機發(fā)光顯示(ActiveMatrix OLED，AMOLED)通過開關管逐行掃描輸入OLED電流，可以很好地解決這些問題。與AMIXD相比，AMOLED顯示的灰度與驅動OLED器件的驅動電流成正比，為了實現(xiàn)較高灰度的顯示，AMOLED需要較大的驅動電流，故AMOLED多采用遷移率更高的多晶硅技術實現(xiàn)。為了補償多晶硅TFT存在的閾值電壓漂移的問題，AMOLED的像素電路常需要相應的補償結構，所以AMOLED的像素電路結構更為復雜，也相應的需要占用較大的布局(layout)面積，不利于顯示設備的小型化和超薄化。

實用新型內容(一)要解決的技術問題針對上述缺點，本實用新型為了解決現(xiàn)有技術中AMOLED電路占用較大布局面積的問題，提供了一種移位寄存器、柵極驅動器及顯示裝置。(二)技術方案為解決上述問題，首先，本實用新型提供了一種移位寄存器，所述移位寄存器包括輸入電路，根據(jù)信號輸入端輸入的信號以及第一時鐘信號端輸入的信號向輸出電路發(fā)送輸入信號；復位控制電路，與所述輸入電路以及復位電路相連，根據(jù)第一時鐘信號端輸入的信號、第二電平信號以及所述輸入信號向復位電路發(fā)送控制信號；復位電路，與所述復位控制電路以及輸出端相連，根據(jù)所述控制信號以及第一電平信號對所述輸出端進行復位；輸出電路，與所述輸入電路、復位電路以及輸出端相連，根據(jù)所述輸入電路與復位電路發(fā)送的信號以及所述第二時鐘信號端輸入的信號向所述輸出端發(fā)送輸出信號。優(yōu)選地，所述輸出電路包括第二晶體管以及第一電容，第二晶體管的源極連接第二時鐘信號端，漏極連接本級的輸出端，柵極連接第一電平節(jié)點；第一電容的一個極板連接所述第一電平節(jié)點，另一極板連接第二晶體管的漏極。優(yōu)選地，所述復位電路包括第一晶體管以及第二電容，第一晶體管的源極連接第一電平信號，漏極連接本級移位寄存器的輸出端，柵極連接第二電平節(jié)點；第二電容的一個極板連接第二電平節(jié)點，另一極板連接第一電平信號。優(yōu)選地，所述輸入電路包括第三晶體管，第三晶體管的源極連接輸入端，漏極連接第一電平節(jié)點，柵極連接第一時鐘信號端。優(yōu)選地，所述復位控制電路包括第四晶體管以及第五晶體管，第四晶體管源極連接第二電平節(jié)點，漏極連接第二電平信號，柵極連接第一時鐘信號端；第五晶體管源極連接第一時鐘信號端，漏極連接第二電平節(jié)點，柵極連接第一電平節(jié)點。優(yōu)選地，所述第一至第五晶體管全部為P型晶體管或者全部為N型晶體管。優(yōu)選地，當全部為P型晶體管時，第一電平信號為高電平信號，第二電平信號為低電平信號；當全部為N型晶體管時，第一電平信號為低電平信號，第二電平信號為高電平信號。優(yōu)選地，所述第一至第五晶體管為TFT。優(yōu)選地，所述第一至第五晶體管的TFT與陣列基板上各像素單元對應的TFT采用相同的工藝同時形成。另一方面，本實用新型還同時提供一種柵極驅動器，所述柵極驅動器包括多個級聯(lián)的如上所述的移位寄存器，每一級移位寄存器的第一時鐘信號端和第二時鐘信號端分別接兩個反相的時鐘信號，同時相鄰級的兩時鐘信號端的連接相反；每一級的輸入端連接上一級的輸出端，以上一級的輸出作為本級的輸入；第一級的輸入端接初始輸入信號，每一級的輸出作為對應行柵極的控制信號。最后，本實用新型提供了一種顯示裝置，所述顯示裝置包括如上所述的柵極驅動器。(三)有益效果本實用新型中采用5個晶體管及2個電容即形成了移位寄存器，用于對每一行進行驅動的移位寄存器結構簡單緊湊、性能穩(wěn)定，以極小的面積實現(xiàn)了對AMOLED的行驅動，從而可以有效地在陣列基板上集成柵極驅動電路，而不需要在基板邊緣連接額外的驅動1C，盡量減少了電路的布局面積，實現(xiàn)了驅動電路的高度集成，本實用新型中簡化了外圍驅動電路的復雜度，同時節(jié)省了材料和制備工藝，明顯降低了工藝時間和生產(chǎn)成本，是實現(xiàn)高分辨率AMOLED顯示的最佳選擇。

圖I為依照本實用新型一種實施方式的移位寄存器的結構框圖；圖2為本實用新型實施例I中移位寄存器的電路結構圖；圖3為本實用新型實施例I的移位寄存器的電平信號邏輯時序圖；圖4為本實用新型實施例2中移位寄存器的電路結構圖；圖5為本實用新型實施例2的移位寄存器的電平信號邏輯時序圖；圖6為本實用新型中多個移位寄存器級聯(lián)的柵極驅動器電路結構圖。
具體實施方式
下面將結合本實用新型實施例中的附圖，對本實用新型實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本實用新型的一部分實施例，而不是全部的實施例。基于本實用新型中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動的前提下所獲得的所有其他實施例，都屬于本實用新型保護的范圍。[0027]如圖I所示，依照本實用新型一種實施方式的移位寄存器包括輸入電路、復位控制電路、復位電路以及輸出電路。其中，輸入電路根據(jù)信號輸入端輸入的信號以及第一時鐘信號端輸入的信號向輸出電路發(fā)送輸入信號；復位控制電路與輸入電路以及復位電路相連，根據(jù)第一時鐘信號端輸入的信號、第二電平信號以及所述輸入信號向復位電路發(fā)送控制信號；復位電路與所述復位控制電路以及輸出端相連，根據(jù)所述控制信號以及第一電平信號對所述輸出端進行復位；輸出電路與所述輸入電路、復位電路以及輸出端相連，根據(jù)所述輸入電路與復位電路發(fā)送的信號以及所述第二時鐘信號端輸入的信號向所述輸出端發(fā)送輸出信號。上述移位寄存器的驅動方法如下在輸入端輸入的信號為低電平的周期內，第一時鐘信號端輸入的信號為低電平，第二時鐘信號端輸入的信號為高電平，復位控制電路向復位電路發(fā)送驅動信號，復位電路對輸出端進行復位，輸出端輸出高電平信號；
·[0030]在下一個時鐘周期內，輸入端輸入的信號以及第一時鐘信號端輸入的信號均為高電平，第二時鐘信號端輸入的信號為低電平，輸出電路向輸出端發(fā)送輸出信號，復位控制電路向復位電路發(fā)送關斷信號，輸出端輸出低電平信號；在再下一個時鐘周期內，輸入端輸入的信號為高電平，第一時鐘信號端輸入的信號為低電平，第二時鐘信號端輸入的信號為高電平，復位控制電路向復位電路發(fā)送驅動信號，復位電路對輸出端進行復位，輸出端輸出高電平信號。下面通過具體的實施例來進一步說明本實用新型的技術方案。本實用新型中為了盡量減少電路的布局面積，采用GOA (Gate onArray，陣列基板行驅動，又稱集成柵極驅動)方式實現(xiàn)驅動電路的高度集成。具體地，本實用新型中用于對每一行進行驅動的移位寄存器結構簡單緊湊、性能穩(wěn)定，以極小的面積實現(xiàn)了對AMOLED的行驅動，從而可以有效地在陣列基板上集成柵極驅動電路，而不需要在基板邊緣連接額外的驅動1C，簡化了外圍驅動電路的復雜度，減小了 GOA電路的layout面積，是實現(xiàn)高分辨率AMOLED顯示的最佳選擇。實施例I更進一步地，如圖2所示，本實用新型的實施例I中，移位寄存器受兩個互補(即互為反相信號)的時鐘信號(第一時鐘信號端輸入的信號CLK和第二時鐘信號輸入端輸入的信號和CLKB)的控制，接收上一級電路的輸出作為本級的輸入信號(INPUT)。圖2中首先以P型晶體管(PMOS)為例進行說明，在該移位寄存器中輸出電路包括第二晶體管以及第一電容，復位電路包括第一晶體管以及第二電容，輸入電路包括第三晶體管，復位控制電路包括第四晶體管以及第五晶體管，其中，第一晶體管Tl的源極連接第一電平信號，漏極連接本級的輸出端G[η]，柵極連接第二電平節(jié)點Ν2 ;第二晶體管Τ2的源極連接第二時鐘信號端CLKB，漏極連接本級的輸出端G[n]，柵極連接第一電平節(jié)點NI ；第三晶體管T3的源極連接輸入端INPUT (由上一級的輸出G[n-1]提供輸入信號)，漏極連接第一電平節(jié)點NI，柵極連接第一時鐘信號端CLK ;第四晶體管T4源極連接第二電平節(jié)點N2，漏極連接第二電平信號，柵極連接第一時鐘信號端CLK ;第五晶體管T5源極連接第一時鐘信號端CLK，漏極連接第二電平節(jié)點N2，柵極連接第一電平節(jié)點NI ;第一電容Cl的一個極板連接第一電平節(jié)點NI，另一極板連接第二晶體管T2的漏極；第二電容C2的一個極板連接第二電平節(jié)點N2，另一極板連接第一電平信號。圖I中，當采用P型晶體管時，第一電平 目號為筒電平/[目號VGH,第二電平/[目號為低電平/[目號VGL。下面進一步參考圖3的電平信號示意圖，對本實用新型的實施例I中P型晶體管構成的移位寄存器的工作過程介紹如下在tl的輸入采樣階段，上一級的輸出G[n_l]為低電平輸入信號INPUT，第一時鐘信號CLK為低電平，第三晶體管T3導通，所以此時NI點的電平相應地被拉低到VGL+ I Vthp I，其中，Vthp為P型晶體管的閾值電壓。此時，第四、五晶體管T4和T5導通，N2點為低電平，故第一晶體管Tl導通，本級輸出G[n]為高電平VGH。而此時CLKB信號也為高電平，從而確保了輸出G[n]為高電平。此時Cl被充電，對輸入信號進行采樣，Cl兩 端的電壓差變?yōu)閂GH-VGL- I Vthp I。在t2的信號輸出階段，G[η-l]和CLK信號為高，第三晶體管T3關閉，NI點的電平由Cl保持為VGL+ I Vthp I，為低電平，故第二晶體管T2導通，同時CLKB為低電平，此時本級輸出G[n]為低電平。同時CLK為高電平確保了第四晶體管T4關閉，而此時NI點的低電位使得第五晶體管T5導通，CLK信號的高電位拉高N2點的點位為高電位，確保了第一晶體管Tl關閉，不會對本級輸出G[η]產(chǎn)生影響。在t3的復位階段，CLK為低電平，第三晶體管T3導通，G[n_l]為高電平，相應的NI點的電平將拉高為高電平，則第二晶體管T2關閉，同時CLK為低，晶體管T4和T5導通，本級輸出G [η]再次被拉高為高電平，實現(xiàn)輸出的復位。其中，第四晶體管Τ4的開關狀態(tài)影響輸出G[n]復位的速度，采用CLK信號對晶體管T4進行控制，確保了在tl，t2，t3時段之外的本級柵線的非選階段(即本級對應的柵線不被選中)，本級輸出G[n]的電平保持相對平穩(wěn)，波動較小。同時電容C2保持了 N2點的電平，保證了在非選階段，第一晶體管Tl關閉，確保本級輸出G[n]低電平的穩(wěn)定性。實施例2本實用新型的實施例2如圖4所示，其中，移位寄存器同樣受兩個互補(即互為反相信號)的時鐘信號(CLK和CLKB)的控制，接收上一級電路的輸出作為本級的輸入信號(INPUT)。圖4中的實施例2與圖2中的實施例I的主要區(qū)別在于，實施例2中采用N型晶體管(NMOS)構成移位寄存器。實施例2中的移位寄存器同樣包括第一至第五晶體管以及第一、第二電容，其中，第一晶體管Tl的源極連接第一電平信號，漏極連接本級的輸出端G[n]，柵極連接第二電平節(jié)點N2 ;第二晶體管T2的源極連接第二時鐘信號端CLKB，漏極連接本級的輸出端G[n]，柵極連接第一電平節(jié)點NI ;第三晶體管T3的源極連接輸入端INPUT (由上一級的輸出G[n-1]提供輸入信號)，漏極連接第一電平節(jié)點NI，柵極連接第一時鐘信號端CLK ;第四晶體管T4的源極連接第二電平節(jié)點N2，漏極連接第二電平信號，柵極連接第一時鐘信號端CLK ;第五晶體管T5的源極連接第一時鐘信號端CLK，漏極連接第二電平節(jié)點N2，柵極連接第一電平節(jié)點NI ;第一電容Cl的一個極板連接第一電平節(jié)點NI，另一極板連接第二晶體管T2的漏極；第二電容C2的一個極板連接第二電平節(jié)點N2，另一極板連接第一電平信號。從圖3與圖I的對比可以看出，實施例2中各晶體管與電容的連接方式與實施例I基本相同，與圖I中的實施例I的區(qū)別在于，實施例2中，當采用N型晶體管時，第一電平信號為低電平信號VGL，第二電平信號為高電平信號VGH。[0045]更優(yōu)選地，本實用新型實施例I和實施例2的移位寄存器中的各晶體管及各元件單元可以采用TFT (Thin Film Transistor,薄膜晶體管)構成，當集成在陣列基板上時,可以與陣列基板上各像素單元對應的TFT采用相同的工藝同時形成。亦即，P型TFT構成的移位寄存器對應采用P型TFT的陣列基板，N型TFT構成的移位寄存器對應采用N型TFT的陣列基板，這樣可以進一步縮減全部器件的制備工藝。下面再參考圖5的電平信號示意圖，對本實用新型的實施例2中N型晶體管構成的移位寄存器的工作過程介紹如下在tl的輸入采樣階段，上一級的輸出G[n_l]為高電平輸入信號INPUT，第一時鐘信號CLK為高電平，第三晶體管T3導通，所以此時NI點的電平相應地被拉高。此時，第四、五晶體管T4和T5導通，N2點為高電平，故第一晶體管Tl導通，本級輸出G[n]為低電平VGL0而此時CLKB信號也為低電平，從而確保了輸出G[n]為低電平。此時Cl被充電，對輸入信號進行采樣。 在t2的信號輸出階段，G[n_l]和CLK信號為低，第三晶體管T3關閉，NI點的電平由Cl保持為高電平，故第二晶體管T2導通，同時CLKB為高電平，此時本級輸出G[n]為高電平。同時CLK為低電平確保了第四晶體管T4關閉，而此時NI點的高電位使得第五晶體管T5導通，CLK信號的低電位拉低N2點的電位為低電位，確保了第一晶體管Tl關閉，不會對本級輸出G [η]產(chǎn)生影響。在t3的復位階段，CLK為高電平，第三晶體管T3導通，G[n_l]為低電平，相應的NI點的電平將拉低為低電平，則第二晶體管T2關閉，同時CLK為高，晶體管T4和T5導通，Tl導通，本級輸出G[n]再次被拉低為低電平，實現(xiàn)輸出的復位。其中，第四晶體管T4的開關狀態(tài)影響輸出G[n]復位的速度，采用CLK信號對晶體管T4進行控制，確保了在tl，t2，t3時段之外的本級柵線的非選階段(即本級對應的柵線不被選中)，本級輸出G[n]的電平保持相對平穩(wěn)，波動較小。同時電容C2保持了 N2點的電平，保證了在非選階段，第一晶體管Tl關閉，確保本級輸出G[n]高電平的穩(wěn)定性。再參見圖6，在本實用新型中，多個上述的移位寄存器級聯(lián)構成液晶面板的柵極驅動器。具體地，由N個移位寄存器級聯(lián)成柵極驅動器的級聯(lián)結構為每一級移位寄存器(STAGE_1, STAGE_2,…，STAGE_N_1, STAGE_N)的第一時鐘信號端 CLKIN 和第二時鐘信號端CLKBIN分別接兩個反相的時鐘信號(第一時鐘信號CLK和第二時鐘信號CLKB)，同時相鄰級的兩時鐘信號端的連接相反(即如果奇數(shù)級的CLKIN接第一時鐘信號CLK，則偶數(shù)級的CLKIN接第二時鐘信號CLKB);每一級的輸入端IN連接上一級的輸出端G[n]，以上一級的輸出作為本級的輸入；第一級的輸入端接初始輸入信號INPUT，每一級的輸出作為對應行柵極的控制信號6_1，6_2，…，G_N-1，G_N。通過這種級聯(lián)的柵極驅動器，液晶面板在各信號的驅動下依次打開每一行的柵極掃描線(簡稱柵線)并關閉其他行的柵極掃描線，從而僅驅動該行像素單元對應的TFT實現(xiàn)逐行掃描。優(yōu)選地，上述柵極驅動器集成在陣列基板上形成GOA單元。本實用新型還提供了一種顯示裝置，該顯示裝置包括如上所說的柵極驅動器。所述顯示裝置可以為液晶面板、電子紙、OLED面板、液晶電視、液晶顯示器、數(shù)碼相框、手機、平板電腦等任何具有顯示功能的產(chǎn)品或部件。本實用新型中，用于對每一行進行驅動的移位寄存器結構簡單緊湊、性能穩(wěn)定，以極小的面積實現(xiàn)了對AMOLED的行驅動，從而可以有效地在陣列基板上集成柵極驅動電路，而不需要在基板邊緣連接額外的驅動1C，盡量減少了電路的布局面積，實現(xiàn)了驅動電路的高度集成，本實用新型中簡化了外圍驅動電路的復雜度，同時節(jié)省了材料和制備工藝，明顯降低了工藝時間和生產(chǎn)成本，是實現(xiàn)高分辨率AMOLED顯示的最佳選擇。以上實施方式僅用于說明本實用新型，而并非對本實用新型的限制，有關技術領域的普通技術人員，在不脫離本實用新型的精神和范圍的情況下，還可以做出各種變化和 變型，因此所有等同的技術方案也屬于本實用新型的范疇，本實用新型的專利保護范圍應由權利要求限定。
權利要求1.一種移位寄存器，其特征在于，所述移位寄存器包括 輸入電路，根據(jù)信號輸入端輸入的信號以及第一時鐘信號端輸入的信號向輸出電路發(fā)送輸入信號； 復位控制電路，與所述輸入電路以及復位電路相連，根據(jù)第一時鐘信號端輸入的信號、第二電平信號以及所述輸入信號向復位電路發(fā)送控制信號； 復位電路，與所述復位控制電路以及輸出端相連，根據(jù)所述控制信號以及第一電平信號對所述輸出端進行復位； 輸出電路，與所述輸入電路、復位電路以及輸出端相連，根據(jù)所述輸入電路與復位電路發(fā)送的信號以及所述第二時鐘信號端輸入的信號向所述輸出端發(fā)送輸出信號。
2.如權利要求I所述的移位寄存器，其特征在于，所述輸出電路包括第二晶體管以及第一電容，第二晶體管的源極連接第二時鐘信號端，漏極連接本級的輸出端，柵極連接第一電平節(jié)點；第一電容的一個極板連接第一電平節(jié)點，另一極板連接第二晶體管的漏極。
3.如權利要求2所述的移位寄存器，其特征在于，所述復位電路包括第一晶體管以及第二電容，第一晶體管的源極連接第一電平信號，漏極連接本級移位寄存器的輸出端，柵極連接第二電平節(jié)點；第二電容的一個極板連接第二電平節(jié)點，另一極板連接第一電平信號。
4.如權利要求3所述的移位寄存器，其特征在于，所述輸入電路包括第三晶體管，第三晶體管的源極連接輸入端，漏極連接第一電平節(jié)點，柵極連接第一時鐘信號端。
5.如權利要求4所述的移位寄存器，其特征在于，所述復位控制電路包括第四晶體管以及第五晶體管，第四晶體管源極連接第二電平節(jié)點，漏極連接第二電平信號，柵極連接第一時鐘信號端；第五晶體管源極連接第一時鐘信號端，漏極連接第二電平節(jié)點，柵極連接第一電平節(jié)點。
6.根據(jù)權利要求5所述的移位寄存器，其特征在于，所述第一至第五晶體管全部為P型晶體管或者全部為N型晶體管。
7.根據(jù)權利要求6所述的移位寄存器，其特征在于，當全部為P型晶體管時，第一電平信號為高電平信號，第二電平信號為低電平信號；當全部為N型晶體管時，第一電平信號為低電平號，第二電平號為聞電平號。
8.根據(jù)權利要求5所述的移位寄存器，其特征在于，所述第一至第五晶體管為TFT。
9.根據(jù)權利要求8所述的移位寄存器，其特征在于，所述第一至第五晶體管的TFT與陣列基板上各像素單元對應的TFT采用相同的工藝同時形成。
10.一種柵極驅動器，其特征在于，所述柵極驅動器包括多個級聯(lián)的如權利要求1-9中任一項所述的移位寄存器，每一級移位寄存器的第一時鐘信號端和第二時鐘信號端分別接兩個反相的時鐘信號，同時相鄰級的兩時鐘信號端的連接相反；每一級的輸入端連接上一級的輸出端，以上一級的輸出作為本級的輸入；第一級的輸入端接初始輸入信號，每一級的輸出作為對應行柵極的控制信號。
11.一種顯示裝置，其特征在于，所述顯示裝置包括如權利要求10所述的柵極驅動器。
專利摘要本實用新型涉及顯示技術領域，提供了一種移位寄存器、柵極驅動器及顯示裝置。該移位寄存器包括輸入電路，根據(jù)信號輸入端輸入的信號以及第一時鐘信號端輸入的信號向輸出電路發(fā)送輸入信號；復位控制電路，與所述輸入電路以及復位電路相連電路，根據(jù)第一時鐘信號端輸入的信號、第二電平信號以及所述輸入信號向復位電路發(fā)送控制信號電路；復位電路，根據(jù)所述電路控制信號以及第一電平信號對所述輸出端進行復位；輸出電路，根據(jù)所述輸入電路與復位電路發(fā)送的信號以及所述第二時鐘信號端輸入的信號向所述輸出端發(fā)送輸出信號。本實用新型的結構簡單緊湊、性能穩(wěn)定，以極小的面積實現(xiàn)了行驅動。
文檔編號G09G3/32GK202736453SQ20122045151
公開日2013年2月13日 申請日期2012年9月5日 優(yōu)先權日2012年9月5日
發(fā)明者王穎, 金泰逵, 金馝奭 申請人:京東方科技集團股份有限公司