用于mems顯示裝置的鎖存電路的制作方法
【專利摘要】所描述的鎖存電路可使用單一導(dǎo)電類型的晶體管形成。所述晶體管可為n型晶體管或p型晶體管。所述鎖存電路包含至少一個預(yù)充電晶體管及至少一個輸出端子放電晶體管。還描述用于操作所述鎖存電路的時序方案。還描述包含這些鎖存電路的像素電路及顯示裝置。所述顯示裝置由所述鎖存電路的布置形成。
【專利說明】用于MEMS顯示裝置的鎖存電路
[0001]相關(guān)申請案的交叉參考
[0002]本專利申請案主張2011年6月I日提出申請的標(biāo)題為“用于MEMS顯示裝置的鎖存電路(Latching Circuits for MEMS Display Devices) ”的第 61/492201 號美國臨時專利申請案及2012年5月30日提出申請的標(biāo)題為“用于MEMS顯示裝置的鎖存電路(LatchingCircuits for MEMS Display Devices) ”的第13/483975號美國非臨時申請案的優(yōu)先權(quán)。先前申請案的揭示內(nèi)容被視為本專利申請案的一部分且以引用的方式并入本專利申請案中。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及鎖存電路的領(lǐng)域。明確地說，本發(fā)明涉及包含鎖存電路的像素電路及
顯示裝置。
【背景技術(shù)】
[0004]顯示裝置使用光調(diào)制元件的二維布置來顯示圖像及視頻內(nèi)容。二維陣列的每一像素處的光的選擇性調(diào)制產(chǎn)生內(nèi)容的每一幀的圖像。
[0005]一些顯示裝置通過機(jī)械方法而致動光調(diào)制器(例如快門)以便顯示圖像或視頻內(nèi)容。通過電方法而致動快門的顯示裝置可促成較快的快門移動，且因此在顯示期間提供較快的像素刷新速率。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的系統(tǒng)、方法及裝置各自具有幾個創(chuàng)新方面，所述幾個創(chuàng)新方面中沒有任一者能單獨(dú)決定本文中所揭示的所要屬性。
[0007]本發(fā)明中所描述的標(biāo)的物的一項創(chuàng)新方面可實(shí)施為一種設(shè)備，所述設(shè)備具有:多個MEMS裝置，其布置成陣列；及控制矩陣，其包括耦合到所述多個MEMS裝置以將數(shù)據(jù)傳遞到所述MEMS裝置且將電壓驅(qū)動到所述MEMS裝置的僅η型或僅ρ型晶體管。針對每一 MEMS裝置，所述控制矩陣包含經(jīng)配置以維持第一輸出端子與第二輸出端子上的電壓電平的差的鎖存器。所述鎖存器包含:耦合到所述第一輸出端子的第一預(yù)充電晶體管及第一輸出端子放電晶體管；耦合到所述第二輸出端子的第二預(yù)充電晶體管及第二輸出端子放電晶體管；及像素放電晶體管，其耦合到所述第一輸出端子放電晶體管及所述第二輸出端子放電晶體管。所述鎖存器經(jīng)配置使得基于所述第二輸出端子的施加到所述第一輸出端子放電晶體管的柵極的電壓電平而控制所述第一輸出端子放電晶體管的狀態(tài)。在一些實(shí)施方案中，所述第一預(yù)充電晶體管可是二極管接法晶體管。在一些實(shí)施方案中，所述設(shè)備是顯示設(shè)備且所述MEMS裝置包含基于所述第一輸出端子及所述第二輸出端子上的所述電壓電平而致動的快門。在一些實(shí)施方案中，所述設(shè)備還包含第一鎖存控制線，所述第一鎖存控制線通過所述第一預(yù)充電晶體管耦合到所述第一輸出端子且經(jīng)配置以施加第一驅(qū)動器電壓并基于所述第一驅(qū)動器電壓的施加而將所述第一輸出端子從第一電壓電平預(yù)充電到不同于所述第一電壓電平的第二電壓電平。所述設(shè)備可經(jīng)配置以中斷所述第一驅(qū)動器電壓，使得所述第一輸出端子返回到所述第一電壓電平，或基于保持于保持電容器中的電壓而將所述第一輸出端子維持在所述第二電壓電平。
[0008]在一些實(shí)施方案中，所述保持電容器的一端連接到所述第一鎖存控制線，且第一驅(qū)動器時鐘電壓充當(dāng)所述保持電容器的偏置電壓。在一些實(shí)施方案中，第二鎖存控制線通過所述第二預(yù)充電晶體管耦合到所述第二輸出端子且經(jīng)配置以施加第二驅(qū)動器電壓并基于所述第二驅(qū)動器電壓的施加而將所述第二輸出端子從所述第一電壓電平預(yù)充電到所述第二電壓電平。在一些此類實(shí)施方案中，所述設(shè)備經(jīng)配置以在比所述第一驅(qū)動器電壓被中斷晚的時間處中斷所述第二驅(qū)動器電壓，使得所述電壓保持于所述保持電容器中。在一些實(shí)施方案中，所述設(shè)備經(jīng)配置以同時起始所述第一驅(qū)動器電壓及第二驅(qū)動器時鐘電壓。在一些實(shí)施方案中，所述像素放電晶體管經(jīng)由所述第一輸出端子放電晶體管及所述第二輸出端子放電晶體管而控制所述第一輸出端子及所述第二輸出端子的放電。在一些實(shí)施方案中，所述第一預(yù)充電晶體管、所述第一輸出端子放電晶體管、所述第二預(yù)充電晶體管及所述第二輸出端子放電晶體管中的每一者被配置為與共同柵極耦合的兩個晶體管。
[0009]本發(fā)明中所描述的標(biāo)的物的另一創(chuàng)新方面可實(shí)施為一種設(shè)備，所述設(shè)備具有:多個MEMS裝置，其布置成陣列；及控制矩陣，其包含耦合到所述多個MEMS裝置以傳遞數(shù)據(jù)及驅(qū)動電壓到所述MEMS裝置的僅η型或僅ρ型晶體管。針對每一 MEMS裝置，所述控制矩陣包含鎖存器，所述鎖存器經(jīng)配置以維持第一輸出端子與第二輸出端子上的電壓電平的差且包含:耦合到所述第一輸出端子的第一預(yù)充電晶體管及第一輸出端子放電晶體管；及第二輸出端子放電晶體管，其耦合到所述第一輸出端子放電晶體管。所述鎖存器進(jìn)一步經(jīng)配置使得所述第二輸出端子放電晶體管的輸出選擇性地控制所述第一輸出端子放電晶體管以選擇性地將存儲于所述第一輸出端子上的電壓放電，借此控制所述第一輸出端子的電壓電平。在一些實(shí)施方案中，所述第一預(yù)充電晶體管可是二極管接法晶體管。
[0010]在一些實(shí)施方案中，所述設(shè)備是顯示設(shè)備且所述MEMS裝置包含基于所述第一輸出端子及所述第二輸出端子上的所述電壓電平而致動的快門。在一些實(shí)施方案中，所述設(shè)備進(jìn)一步包含:第一鎖存控制線，其通過所述第一預(yù)充電晶體管耦合到所述第一輸出端子且經(jīng)配置以施加第一驅(qū)動器電壓；及第二鎖存控制線，其耦合到所述第二輸出端子放電晶體管且經(jīng)配置以施加第二驅(qū)動器電壓以切換所述第二輸出端子放電晶體管。在一些這些實(shí)施方案中，所述設(shè)備經(jīng)配置以在比所述第一驅(qū)動器電壓被中斷晚的時間處中斷所述第二驅(qū)動器電壓，使得所述第二輸出端子放電晶體管控制所述第一輸出端子放電晶體管的所述放電，借此控制所述第一輸出端子的電壓電平。在一些實(shí)施方案中，所述設(shè)備經(jīng)配置以維持所述第一輸出端子的所述電壓電平直到施加后續(xù)所述第一驅(qū)動器電壓為止。在一些實(shí)施方案中，所述設(shè)備經(jīng)配置以同時起始所述第一驅(qū)動器電壓及第二驅(qū)動器時鐘電壓。在一些實(shí)施方案中，所述第一預(yù)充電晶體管、所述第一輸出端子放電晶體管及所述第二輸出端子放電晶體管中的每一者被配置為與共同柵極耦合的兩個晶體管。
[0011]本發(fā)明中所描述的標(biāo)的物的另一創(chuàng)新方面可實(shí)施為一種設(shè)備，所述設(shè)備具有:多個MEMS裝置，其布置成陣列；及控制矩陣，其包含耦合到所述多個MEMS裝置以將數(shù)據(jù)傳遞到所述MEMS裝置及將電壓驅(qū)動到所述MEMS裝置的僅η型或僅ρ型晶體管。針對每一 MEMS裝置，所述控制矩陣包含經(jīng)配置以維持第一輸出端子與第二輸出端子上的電壓電平的差的鎖存器。所述鎖存器包含耦合到所述第一輸出端子的第一預(yù)充電晶體管及第一輸出端子放電晶體管；及第一鎖存控制線，其通過所述第一預(yù)充電晶體管耦合到所述第一輸出端子。所述第一輸出端子放電晶體管耦合到所述第一鎖存控制線的電極。所述設(shè)備可經(jīng)配置以將第一驅(qū)動器電壓施加到所述第一鎖存控制線，所述第一驅(qū)動器電壓在所述第一輸出端子上的電壓從第一電壓電平改變到第二電壓電平的時間處，從具有在所述第一電壓電平與施加所述第二電壓電平中間的量值的中間電壓電平改變到所述第二電平電壓、從所述第二電壓電平改變到所述第一電壓電平及從所述第一電壓電平改變到所述中間電壓電平。在一些實(shí)施方案中，所述鎖存器經(jīng)配置使得施加所述第一驅(qū)動器電壓將所述第一輸出端子的電壓電平從所述第一電壓電平改變到所述第二電壓電平。在一些實(shí)施方案中，所述第一預(yù)充電晶體管可是二極管接法晶體管。在一些實(shí)施方案中，所述設(shè)備是顯示設(shè)備且所述MEMS裝置包含基于所述第一輸出端子及所述第二輸出端子上的所述電壓電平而致動的快門。
[0012]下文的附圖及說明中陳述本說明書中所描述的標(biāo)的物的一個或一個以上實(shí)施方案的細(xì)節(jié)。盡管本
【發(fā)明內(nèi)容】
中所提供的實(shí)例是主要就基于MEMS的顯示器而描述的，但本文中所提供的概念可適用于其它類型的顯示器(例如LCD、0LED、電泳及場發(fā)射顯示器)以及其它非顯示器MEMS裝置(例如MEMS麥克風(fēng)、傳感器及光學(xué)開關(guān))。依據(jù)說明、圖示及權(quán)利要求書，其它特征、方面及優(yōu)點(diǎn)將變得顯而易見。注意，以下各圖的相對尺寸可能未按比例繪制。
【專利附圖】

【附圖說明】
[0013]圖1展示實(shí)例鎖存電路。
[0014]圖2展示圖1的鎖存電路的操作的實(shí)例時序圖。
[0015]圖3展示可用于顯示器中的實(shí)例像素電路。
[0016]圖4展示實(shí)例顯示器的示意圖。
[0017]圖5展示實(shí)例鎖存電路。
[0018]圖6展示圖5的鎖存電路的操作的實(shí)例時序圖。
[0019]圖7展示實(shí)例鎖存電路。
[0020]圖8展示另一實(shí)例鎖存電路。
[0021]圖9展示另一實(shí)例鎖存電路。
[0022]圖10展示另一實(shí)例鎖存電路。
[0023]圖11展示另一實(shí)例鎖存電路。
[0024]圖12展示圖11的鎖存電路的操作的實(shí)例時序圖。
[0025]圖13展示實(shí)例像素電路。
[0026]圖14展示另一實(shí)例鎖存電路。
[0027]圖15展示另一實(shí)例鎖存電路。
[0028]圖16展示圖15的鎖存電路的操作的實(shí)例時序圖。
[0029]圖17展示另一實(shí)例鎖存電路。
[0030]圖18展不形成有ρ型MOS晶體管的另一實(shí)例鎖存電路結(jié)構(gòu)。
[0031]圖19展示圖18的鎖存電路的操作的實(shí)例時序圖。
【具體實(shí)施方式】[0032]一些顯示設(shè)備利用鎖存電路來控制由所述顯示設(shè)備采用以產(chǎn)生圖像的光調(diào)制器(例如機(jī)械快門)的致動。這些鎖存電路通常在此項技術(shù)中使用互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)制作技術(shù)而制作為CMOS電路且包含N-MOS型晶體管及P-MOS型晶體管兩者。
[0033]用于制作鎖存電路的CMOS制造過程可是復(fù)雜的。舉例來說，當(dāng)使用基于多晶硅的晶體管而制作鎖存電路時，所述過程可需要高達(dá)六個且甚至多達(dá)十個或十個以上光處理。
[0034]本文中的設(shè)備及方法提供鎖存電路、像素電路及基于由單一導(dǎo)電類型的晶體管(即，僅η型晶體管或僅ρ型晶體管)制作的鎖存電路的顯示器。因此，可減小用于制作鎖存電路的制造過程的復(fù)雜性。描述可促成以比現(xiàn)有鎖存器相對短的間隔而鎖存信息的時序方案。
[0035]在一些實(shí)施方案中，顯示器中的光調(diào)制器的狀態(tài)通過選擇性地將可吸引光調(diào)制器的兩個輸出端子中的一者放電而設(shè)定。每一端子的放電由輸出端子放電晶體管控制。在一些實(shí)施方案中，鎖存電路包含單獨(dú)像素級放電晶體管，所述單獨(dú)像素級放電晶體管防止輸出端子電荷經(jīng)由任一輸出端子放電晶體管放電直到期望此放電為止。此晶體管還幫助隔離存儲指示像素的所要狀態(tài)的電壓的保持電容器。如此做防止電荷泄漏且改良可靠性。
[0036]本發(fā)明中所描述的標(biāo)的物的特定實(shí)施方案可經(jīng)實(shí)施以實(shí)現(xiàn)以下可能優(yōu)點(diǎn)中的一者或一者以上?；趩我粚?dǎo)電類型的晶體管而制作鎖存器可使制作過程減少兩個或兩個以上光處理步驟，此可減少制造過程的復(fù)雜性。本文中所揭示的電路還可產(chǎn)生增加的切換速度。數(shù)據(jù)存儲保持電容器的隔離還可減少電荷泄漏且增加切換可靠性。此產(chǎn)生經(jīng)改良的圖像質(zhì)量及一致性。
[0037]圖1展示實(shí)例鎖存電路。鎖存電路由雙導(dǎo)電類型的晶體管形成。圖1的鎖存電路通常由η型MOS晶體管(ΝΜΤ93及ΝΜΤ94)與ρ型MOS晶體管(ΡΜΤ95及ΡΜΤ96)的經(jīng)耦合布置形成。晶體管的經(jīng)耦合布置連接于供應(yīng)均勻電壓VDD的電力線(LVDD)與供應(yīng)接地電壓GND的電力線(LGND)之間。
[0038]圖1的鎖存電路可由多晶硅形成。
[0039]圖2展示圖1的鎖存電路的操作的實(shí)例時序圖。所述時序圖繪示在操作期間可施加到圖1的鎖存電路的電壓(包含掃描電壓(φΟ)及驅(qū)動器時鐘電壓(cpAC):)的時間順序。圖2還展示圖1的鎖存電路中的節(jié)點(diǎn)N91、N92、N93及N94處的電壓的時間變化。電壓VDD及GND是均勻的。
[0040]當(dāng)處于低電平電壓VL(在本文中還稱作L電平電壓)的數(shù)據(jù)電壓施加于數(shù)據(jù)線(LD)上時，圖1的鎖存電路的操作如下。
[0041]如圖2中所展示，在時間tl處，掃描線(LG)上的掃描電壓(CpG)從L電平電壓VL
改變到高電平電壓VH (在本文中稱作H電平電壓)。η型MOS晶體管ΝΜΤ91接通，且數(shù)據(jù)線(LD)上的L電平電壓(VL)捕獲于保持電容器(CD)中。因此，節(jié)點(diǎn)Ν91處于L電平電壓VL。
[0042]在時間t2處，鎖存控制線(LAC)上的驅(qū)動器時鐘電壓(cpAC)從L電平電壓(VL)
改變到H電平電壓(VH2)。因此，η型MOS晶體管ΝΜΤ92接通且節(jié)點(diǎn)Ν94處于L電平電壓(VL)。
[0043]此致使ρ型MOS晶體管ΡΜΤ95及η型MOS晶體管ΝΜΤ94接通且ρ型MOS晶體管ΡΜΤ96及η型MOS晶體管ΝΜΤ93關(guān)斷。此時，節(jié)點(diǎn)Ν92 (即，第二輸出端子(0UT2))處于接地電壓GND，且節(jié)點(diǎn)N93(即，第一輸出端子(OUTl))處于電壓VDD。因此，第一輸出端子(OUTl)處于H電平電壓且第二輸出端子(0UT2)處于L電平電壓。
[0044]當(dāng)處于H電平電壓VDH的數(shù)據(jù)電壓施加于數(shù)據(jù)線(LD)上時，圖1的鎖存電路的操作如下。
[0045]如圖2中所展示，在時間t3處，掃描線(LG)上的掃描電壓((pG>從L電平電壓VL改變到H電平電壓VH。η型MOS晶體管ΝΜΤ91接通且數(shù)據(jù)線(LD)上的數(shù)據(jù)電壓(VDH)存儲于保持電容器(CD)中。因此，節(jié)點(diǎn)Ν91處于H電平電壓VH3。
[0046]此時，η型MOS晶體管ΝΜΤ93及ρ型MOS晶體管ΡΜΤ96接通，且ρ型MOS晶體管ΡΜΤ95及η型MOS晶體管ΝΜΤ94關(guān)斷。節(jié)點(diǎn)Ν92 (即，第二輸出端子(0UT2))獲取電壓VDD。節(jié)點(diǎn)Ν93(即，第一輸出端子(OUTl))獲取接地電壓GND。因此，第一輸出端子(OUTl)獲取L電平電壓及第二輸出端子(0UT2)獲取H電平電壓。
[0047]圖3展示可用于顯示器中的實(shí)例像素電路。像素電路可使用圖1的鎖存電路及可移動快門(S)形成。鎖存電路用于致動顯示器的每一可移動快門。鎖存電路通過電致動(即，控制可移動快門(S)的位置)促成通過顯示器的圖像的顯示?？梢苿涌扉T(S)的致動是基于鎖存電路的兩個輸出端子(即，鎖存電路的第一輸出端子(OUTl)及第二輸出端子(0UT2))處的電壓差?？梢苿涌扉T(S)可稱作機(jī)械快門。在實(shí)例中，顯示器是微機(jī)電系統(tǒng)(MEMS)顯示器。
[0048]在實(shí)例實(shí)施方案中，鎖存電路用于致動可移動快門(S)，使得所述快門沿基于輸出端子的電壓所施加的靜電力的方向迅速移動。當(dāng)節(jié)點(diǎn)Ν92(第二輸出端子，0UT2)處于接地電平電壓GND時，節(jié)點(diǎn)Ν93(第一輸出端子，OUTI)處于電壓VDD。因此，可移動快門(S)朝向節(jié)點(diǎn)Ν93(第一輸出端子，OUTI)迅速移動。當(dāng)節(jié)點(diǎn)Ν92(第二輸出端子，0UT2)處于電壓VDD時，節(jié)點(diǎn)Ν93(第一輸出端子，OUTI)處于電壓GND。可移動快門⑶朝向節(jié)點(diǎn)Ν92(第二輸出端子，0UT2)迅速移動。
[0049]可通過打開及關(guān)閉可移動快門(S)來控制顯示器的像素的發(fā)光狀態(tài)及不發(fā)光狀態(tài)。舉例來說，顯示器可是背光顯示器。當(dāng)可移動快門(S)朝向節(jié)點(diǎn)Ν92(第二輸出端子，0UT2)移動時，背光顯示器的光線可被發(fā)射(借此致使像素處于發(fā)光狀態(tài))。當(dāng)可移動快門
(S)朝向節(jié)點(diǎn)Ν93(第一輸出端子，0UT1)移動時，背光顯示器的光線被阻擋(致使像素處于不發(fā)光狀態(tài))。
[0050]可移動快門(S)的致動通過控制來自選擇像素的光線的輸出(類似于通過液晶顯示器單元中的液晶層的輸出光線的控制)而促進(jìn)圖像顯示。如圖3中所展示，LSS是可移動快門⑶的控制線，且PS指示施加到可移動快門⑶的控制信號?？梢苿涌扉T⑶的控制信號(9S)可是指定均勻電壓。控制信號(q>S)還可是(例如)液晶顯示器單元的反向驅(qū)動中的脈沖電壓。
[0051]圖4展示實(shí)例顯示器的示意圖。多個像素(PX)定位成二維陣列，其中所述陣列的每一像素成分(PX)包含可移動快門及經(jīng)配置以致動所述可移動快門的像素電路。所述顯示器的所述像素電路可由本文中所描述的鎖存電路中的任一者形成。
[0052]在圖4中，行是掃描線(LG)的集合且連接到垂直驅(qū)動電路(XDR)。列是數(shù)據(jù)線(LD)的集合且連接到水平驅(qū)動電路(YDR)。
[0053]電力線(LVDD及LGND)、鎖存控制線(LAC)及快門控制線(LSS)為所有像素所共用，且連接到水平驅(qū)動電路。
[0054]在于寫入周期內(nèi)將數(shù)據(jù)線(LD)上的數(shù)據(jù)電壓寫入到給定行中的給定像素之后，在顯示周期期間顯示圖像，且在可移動快門設(shè)定周期期間(即，從圖2中的時間點(diǎn)t2直到可移動快門沿給定方向完全移動為止)朝向鎖存電路的輸出端子中的一者移動可移動快門。
[0055]下文結(jié)合圖5到19描述由僅η型MOS晶體管或ρ型MOS晶體管形成的鎖存電路的實(shí)例。鎖存電路可用于形成像素電路，所述像素電路可布置在陣列中以提供顯示器。
[0056]圖5展示實(shí)例鎖存電路。更明確地說，圖5展示由單一類型的晶體管形成的鎖存電路的實(shí)例。在此實(shí)例中，晶體管為η型MOS晶體管(本文中使用符號NMT*來指代)。為簡明起見，η型MOS晶體管在本文中簡稱為晶體管。在實(shí)例中，使用多晶硅半導(dǎo)體層形成晶體管(NMT*)。
[0057]如圖5中所展示，鎖存電路包含保持電容器(CD)、數(shù)據(jù)線(LD)、掃描線(LG)、用以供應(yīng)偏置電壓(Bias)的偏置線(LB)、用以供應(yīng)第一驅(qū)動器時鐘電壓(φΑ〔.?)的第一鎖存控制線LACl及用以供應(yīng)第二驅(qū)動器時鐘電壓(tpAC2)的第二鎖存控制線LAC2。在實(shí)例中，偏置電壓可以是固定均勻電壓。
[0058]圖6展示圖5的鎖存電路的操作的實(shí)例時序圖。舉例來說，圖6展示掃描電壓(cpG)、驅(qū)動器時鐘電壓((pACl及q>AC2 )以及圖5的鎖存電路的節(jié)點(diǎn)N1、N2、N3及N4處的電壓的時間變化。
[0059]H電平電壓或L電平電壓可施加作為數(shù)據(jù)線(LD)上的數(shù)據(jù)電壓。所述L電平電壓及H電平電壓可分別對應(yīng)于“ O ”或“ I ”的數(shù)據(jù)。
[0060]當(dāng)處于L電平電壓V L的數(shù)據(jù)電壓施加于數(shù)據(jù)線(LD)上時，圖5的實(shí)例鎖存電路的操作如下。
[0061]在時間tl處，掃描電壓丨φΟ)從L電平電壓VL改變到H電平電壓VHl。掃描線(LG)耦合到輸入晶體管(NMTl)的柵極。因此，H電平電壓VHl接通輸入晶體管(NMTl)并將數(shù)據(jù)線(LD)上的數(shù)據(jù)電壓VL遞送到節(jié)點(diǎn)NI。電壓VHl可表達(dá)為:VH1≥VDH+Vth，其中Vth為η型MOS晶體管(NMT*)的閾值電壓且VDH是數(shù)據(jù)線(LD)上的H電平電壓。出于簡化的目的，將所有η型MOS晶體管視為具有相同閾值電壓Vth。
[0062]在時間t2處，第一驅(qū)動器時鐘電壓((pACI)供應(yīng)于第一鎖存控制線(LACl)上且第二驅(qū)動器時鐘電壓(9AC2)供應(yīng)于第二鎖存控制線(LAC2)上。在圖6的實(shí)例中，同時供應(yīng)第一驅(qū)動器時鐘電壓(q>ACl)及第二驅(qū)動器時鐘電壓(cpAC2)。此外，在圖6的實(shí)例中，第一
驅(qū)動器時鐘電壓(cpACl)及第二驅(qū)動器時鐘電壓(cpAC2)兩者均是H電平電壓VH2。晶體管NMT4及NMT6中的每一者可是將節(jié)點(diǎn)N3及N4分別耦合到鎖存控制線LACl及LAC2的二極管接法晶體管。因此，節(jié)點(diǎn)N3及N4兩者經(jīng)由晶體管NMT4及NMT6獲取電壓VH3。即，晶體管NMT4及NMT6充當(dāng)相應(yīng)節(jié)點(diǎn)N3及N4的預(yù)充電晶體管。電壓VH3可表達(dá)為:VH3=VH2_Vth，
其中VH2是第一驅(qū)動器時鐘電壓((pACl)及第二驅(qū)動器時鐘電壓(tpAC2)的電平。
[0063]晶體管NMT2在時間t2處關(guān)斷。由于節(jié)點(diǎn)N4處于H電平電壓VH3，因此晶體管NMT3接通。在晶體管NMT3遞送來自節(jié)點(diǎn)N3的電壓之后，節(jié)點(diǎn)N2獲取H電平電壓VH4。電壓 VH4 可表達(dá)為:VH4=VH3-Vth。
[0064]在時間t3處，第一驅(qū)動器時鐘電壓(φΑ(:?)改變到L電平電壓VL。電流無法從節(jié)點(diǎn)Ν3流動到第一鎖存控制線(LACl)，這是因?yàn)樗鲭娏髋c二極管接法晶體管(ΝΜΤ4)的方向相反。此外，晶體管ΝΜΤ2關(guān)斷。因此，節(jié)點(diǎn)Ν2及Ν3的電壓不改變。
[0065]在時間t4處，第二驅(qū)動器時鐘電壓(q>AC2)改變到L電平電壓VL。連接到晶體管NMT5的柵極的節(jié)點(diǎn)N2獲取H電平電壓VH4(VH4>Vth)。因此，晶體管NMT5接通且節(jié)點(diǎn)N4獲取L電平電壓VL。
[0066]此時，由于節(jié)點(diǎn)N4的電壓獲取L電平電壓VL，因此晶體管NMT3關(guān)斷。鎖存電路的第一輸出端子(OUTl)具有節(jié)點(diǎn)N3的H電平電壓VH3且第二輸出端子(0UT2)具有節(jié)點(diǎn)N4的L電平電壓VL。
[0067]晶體管NMT3及NMT5分別充當(dāng)?shù)谝惠敵龆俗?OUTl)及第二輸出端子(0UT2)的輸出端子放電晶體管。晶體管NMT2充當(dāng)像素放電晶體管且可用于控制兩個輸出端子經(jīng)由放電晶體管NMT3及NMT5的放電。
[0068]在時間t5處，數(shù)據(jù)線(LD)上的數(shù)據(jù)電壓從L電平電壓VL改變到H電平電壓VDH。然而，在時間t5處的掃描電壓(q)G)是L電平電壓且因此晶體管NMTl關(guān)斷。由于數(shù)據(jù)電壓未從數(shù)據(jù)線(LD)導(dǎo)入，因此節(jié)點(diǎn)N1、N2、N3及N4中不發(fā)生進(jìn)一步電壓變化。
[0069]下文描述在處于H電 平電壓VDH的數(shù)據(jù)電壓施加于數(shù)據(jù)線(LD)上時的圖5的實(shí)例鎖存電路的操作。
[0070]在時間t21處，掃描線(LG)上的掃描電壓(cpG)改變到H電平電壓VH1。輸入晶體管NMTl接通且節(jié)點(diǎn)NI的電壓獲取數(shù)據(jù)電壓VDH(VDH>Vth)。因此，晶體管NMT2接通且節(jié)點(diǎn)N2的電壓改變到L電平電壓VL。
[0071]由于節(jié)點(diǎn)(N2)耦合到晶體管NMT5的柵極，因此晶體管NMT5關(guān)斷。節(jié)點(diǎn)N4保持處于L電平電壓或獲取電壓VL-AVI。電壓AVl是當(dāng)節(jié)點(diǎn)N4從H電平電壓VH4改變到L電平電壓VL時從晶體管NMT5的耦合電容導(dǎo)入到節(jié)點(diǎn)N4的電壓變化。
[0072]由于晶體管NMT3關(guān)斷，因此節(jié)點(diǎn)N4保持處于L電平電壓VL (或VL- Δ VI)，且節(jié)點(diǎn)N3維持在H電平電壓VH3。
[0073]第一輸出端子(OUTl)(節(jié)點(diǎn)N3)與第二輸出端子(0UT2)(節(jié)點(diǎn)N4)之間的電壓差在時間(t21)處基本上是VH3-VL(即，電壓偏移AVl基于圖5的鎖存電路的輸出端子之間的電壓差而對快門的致動幾乎無影響)。
[0074]在時間t22處，第一驅(qū)動器時鐘電壓(cpACl)及第二驅(qū)動器時鐘電壓(tpAC2)兩者
均改變到H電平電壓VH2，節(jié)點(diǎn)N3及N4的電壓獲取電壓VH3 (類似于時間t2處的電壓)。由于節(jié)點(diǎn)NI的電壓是H電平電壓且晶體管NMT2接通，因此節(jié)點(diǎn)N2的電壓改變到H電平電壓 VH4。
[0075]在時間t23處，第一驅(qū)動器時鐘電壓((PAC1)茯取L電平電壓VL。晶體管(NMT2)
接通。由于節(jié)點(diǎn)(N4)處于H電平電壓VH3，因此晶體管(NMT3)接通。節(jié)點(diǎn)N2及N3獲取L電平電壓VL。[0076]在時間t24處，第二驅(qū)動器時鐘電壓(cpAC2)獲取L電平電壓VL。由于節(jié)點(diǎn)(N2)的電壓是L電平電壓VL，因此晶體管(NMT5)關(guān)斷。電流無法從節(jié)點(diǎn)(N4)流動到第二鎖存控制線(LAC2)，這是因?yàn)樗鲭娏髋c二極管接法晶體管(NMT6)的方向相反。因此，節(jié)點(diǎn)(N4)的電壓不從H電平電壓VH3改變。
[0077]此時，第一輸出端子(OUTl)處于節(jié)點(diǎn)(N3)的L電平電壓VL，且第二輸出端子(0UT2)處于節(jié)點(diǎn)(N4)的H電平電壓VH3。
[0078]在時間t25處，數(shù)據(jù)線(LD)上的電壓從H電平電壓VDH改變到L電平電壓VL。然而，掃描電壓(ΦΟ)處于L電平電壓VL，因此輸入晶體管(NMTl)不接通。因此，數(shù)據(jù)電壓不從數(shù)據(jù)線(LD)導(dǎo)入，且節(jié)點(diǎn)(Ν1、Ν2、Ν3&Ν4)的電壓中不發(fā)生改變。
[0079]如以上所描述，圖5的實(shí)例鎖存電路在其如結(jié)合圖6所描述的驅(qū)動的情形下可操作為鎖存器。即，圖5的鎖存電路可用于使用僅單一導(dǎo)電類型的晶體管(此處，η型MOS晶體管)來提供鎖存功能。此外，使用圖6中所展示的時序方案，可能以比使用雙導(dǎo)電類型的晶體管形成的鎖存電路相對短的時間周期來鎖存信息。
[0080]圖7展示實(shí)例鎖存電路。更明確地說，鎖存電路由圖5的鎖存電路形成，且還包含經(jīng)配置以連接到快門(S)的可移動快門控制線(LSS)。圖7的像素電路可用于致動移動快門(S)。圖7的像素電路陣列可用于形成顯示器。所述顯示器可通過使用對應(yīng)鎖存電路的輸出之間的電壓差來電致動與每一像素相關(guān)聯(lián)的可移動快門(S)而顯示圖像。
[0081]包含本文中所描述的鎖存電路的顯示器可用于使用場序制方法來顯示彩色圖像。場序制顯示方法是基于觀看者對由三個子像素所發(fā)射的光的感知。在此實(shí)例中，本文中所描述的每一像素電路可用于形成子像素。每一子像素對應(yīng)于基色(紅色(R)、綠色(G)及藍(lán)色(B))。在實(shí)例中，所述子像素可顯示二次色。這些子像素中的每一者充當(dāng)不同色彩及強(qiáng)度的光的源。特定基色的整個場(但其中強(qiáng)度隨圖像平面而變化)可依序顯示給觀看者。如果迅速連續(xù)顯示圖像的不同基色成分，那么觀看者的大腦將所述基色成分合并成單個圖像，借此形成具有預(yù)期色彩組成的單個整體彩色圖像。在實(shí)施例中，可將1/60ΗΖ的幀劃分成顯示R、G及B色彩(或二次色)的子幀。每一像素的強(qiáng)度將是基于子像素處于發(fā)光狀態(tài)中的時間長度。
[0082]圖5的實(shí)例鎖存電路與使用雙導(dǎo)電類型的晶體管的CMOS電路的不同之處在于圖5的實(shí)例在輸出端子上動態(tài)保持H電平電壓及L電平電壓。動態(tài)保持的電荷可泄漏于MOS晶體管的電流中，甚到在關(guān)斷狀態(tài)中(例如，在其保持達(dá)長時間周期的情形下)也是如此。所述情況可導(dǎo)致由電壓變化所致的可移動快門(S)的不穩(wěn)定致動。由于圖7的像素電路可經(jīng)配置以將可移動快門顯示器周期性復(fù)位，因此可控制電壓及保持周期。
[0083]圖7的像素電路在顯示器中的實(shí)例使用如下。在于寫入周期(圖6中的TA)內(nèi)將數(shù)據(jù)電壓供應(yīng)到數(shù)據(jù)線(LD)以用于任何行中的任何像素之后，在可移動快門復(fù)位周期期間(圖6中的TB)朝向節(jié)點(diǎn)(N3)或節(jié)點(diǎn)(N4)移動可移動快門(S)。在顯示周期期間(圖6中的TC)顯示圖像。在實(shí)例中，可移動快門⑶的復(fù)位可能花費(fèi)比圖6中所展示的時間長的時間。舉例來說，復(fù)位周期在持續(xù)時間上可比周期TB長。即，顯示周期的切換時間可不同于圖6中的t4與t5之間的時間間隔。
[0084]圖8展不另一實(shí)例鎖存電路。其是基于圖5的電路。[0085]圖8的鎖存電路由用使用共同柵極連接而耦合的兩個(2)晶體管替代圖5的五個
(5)η型MOS晶體管(即，ΝΜΤ2、ΝΜΤ3、ΝΜΤ4、ΝΜΤ5及ΝΜΤ6)中的每一者形成。舉例來說，圖5的晶體管(ΝΜΤ2)用與共同柵極連接(且因此接收相同柵極電壓)的晶體管(ΝΜΤ21)及晶體管(ΝΜΤ22)替代。圖5的晶體管ΝΜΤ3、ΝΜΤ4、ΝΜΤ5及ΝΜΤ6各自可類似地用與共同柵極連接耦合的雙晶體管替代，如圖8中所展示。
[0086]在雙柵極晶體管結(jié)構(gòu)的情況下，圖8的鎖存電路可處置較高電壓且可具有對源極到漏極泄漏的較高有效抵抗性。
[0087]圖8的實(shí)例不展示晶體管NMTl的雙晶體管替代。圖8的實(shí)例中所使用的單個晶體管NMTl可足以將H電平電壓(VDH)遞送到節(jié)點(diǎn)(NI)。然而，在另一實(shí)例實(shí)施方案中，輸入晶體管NMTl可用雙晶體管替代。
[0088]圖8的實(shí)例中的鎖存電路展示圖5的所有晶體管ΝΜΤ2、ΝΜΤ3、ΝΜΤ4、ΝΜΤ5及ΝΜΤ6均可用雙晶體管替代。然而’在另一實(shí)例中’晶體管她^^她^^她^她^^及她^^中的僅一者用雙晶體管替代。在另一實(shí)例中，晶體管ΝΜΤ2、ΝΜΤ3、ΝΜΤ4、ΝΜΤ5及ΝΜΤ6中的兩者或兩者以上可用雙晶體管替代。
[0089]圖9展示另一實(shí)例鎖存電路。
[0090]在此實(shí)例中，消除在圖5及8中供應(yīng)偏置電壓(Bias)的偏置線(LB)。替代地，保持電容器(CD)連接到第 一鎖存控制線(如圖9所展示)。
[0091]由于節(jié)點(diǎn)(NI)上的電壓現(xiàn)在是基于第一驅(qū)動器時鐘電壓(φΑ(:?)的改變(例如，從L電平電壓VL到H電平電壓VH2)，因此所述電壓根據(jù)以下公式從電壓VL增加到電壓VDH2或從電壓VDH增加到電壓VDH3:
[0092]VDH2=VL+(VH2-VL)X CD/(CD+CS)(I)
[0093]VDH3=VDH+(VH2-VL)X CD/(CD+CS)(2)
[0094]此處，CS表示在節(jié)點(diǎn)(NI)處保持電容器(CD)上的電容的增加。如上文結(jié)合圖5所描述，當(dāng)?shù)谝或?qū)動器時鐘電壓((pACl)獲取H電平電壓時及此外當(dāng)?shù)谝或?qū)動器時鐘電壓(q>ACl)減少到L電平電壓時，晶體管(NMT2)起主要作用。即，第一驅(qū)動器時鐘電壓(cpACl)的電壓可在約時間t3及時間t23(圖6中所展示)或稍后處變得低于節(jié)點(diǎn)(NI)的H電平電壓VDH。
[0095]由第一驅(qū)動器時鐘電壓(φACl)從L電平電壓VL改變到H電平電壓VH2所致的節(jié)
點(diǎn)(NI)處的電壓變化對鎖存電路的操作幾乎無影響。即，圖9的實(shí)例的鎖存電路展現(xiàn)與本文中所描述的任何其它鎖存電路類似的鎖存行為。消除偏置線(LB)可簡化電路的布線布局，且借此可減小制作過程的復(fù)雜性。
[0096]圖10展不另一實(shí)例鎖存電路。其是基于圖9的實(shí)例。
[0097]在此實(shí)例中，圖9的五個(5)η型MOS晶體管(即，晶體管ΝΜΤ2、ΝΜΤ3、ΝΜΤ4、ΝΜΤ5及ΝΜΤ6)中的每一者用使用共同柵極連接而耦合的兩個(2)晶體管替代。舉例來說，晶體管(ΝΜΤ2)用共享共同柵極(且因此接收相同柵極電壓)的晶體管(ΝΜΤ21)及晶體管(ΝΜΤ22)替代。圖9的晶體管ΝΜΤ3、ΝΜΤ4、ΝΜΤ5及ΝΜΤ6各自可類似地用與共同柵極連接的雙晶體管替代，如圖10中所展示。
[0098]在雙柵極晶體管結(jié)構(gòu)的情況下，圖10的鎖存電路可處置較高電壓且具有對源極到漏極泄漏的較高有效抵抗性。
[0099]圖10的實(shí)例不展示晶體管NMTl的雙晶體管替代。圖8的實(shí)例中所使用的單個晶體管NMTl可足以將H電平電壓(VDH)遞送到節(jié)點(diǎn)(NI)。然而，在另一實(shí)例實(shí)施方案中，輸入晶體管NMTl可用雙晶體管替代。
[0100]圖10的實(shí)例中的鎖存電路展示圖5的所有晶體管NMT2、NMT3、NMT4、NMT5及NMT6均可用雙晶體管替代。然而，在另一實(shí)例中，晶體管NMT2、NMT3、NMT4、NMT5及NMT6中的僅一者用雙晶體管替代。在另一實(shí)例中，晶體管NMT2、NMT3、NMT4、NMT5及NMT6中的兩者或兩者以上用雙晶體管替代。
[0101]圖11展不另一實(shí)例鎖存電路。先前實(shí)例是基于具有兩個(2)反向輸出(第一輸出(OUTl)及第二輸出(0UT2))的差分鎖存電路。圖11的實(shí)例是基于輸出端子的不同配置。
[0102]圖12展示圖11的鎖存電路的操作的實(shí)例時序圖。圖12的實(shí)例時序圖展示掃描電壓(cpG)、第一驅(qū)動器時鐘電壓((pACll)、第二驅(qū)動器時鐘電壓((pAC12)及圖11的節(jié)點(diǎn)Nil、N12及N13處的電壓的時間變化。
[0103]當(dāng)處于L電平電壓VL的數(shù)據(jù)電壓施加于數(shù)據(jù)線(LD)上時，圖11的實(shí)例鎖存電路的操作如下。
[0104]在時間tl處，掃描線(LG)上的掃描電壓從L電平電壓VL改變到H電平電壓
VHl，輸入晶體管NMTll接通且節(jié)點(diǎn)(Nll)的電壓獲取數(shù)據(jù)線(LD)上的數(shù)據(jù)電壓VL。
[0105]如果節(jié)點(diǎn)(Nll)先前處于H電平VDH，那么節(jié)點(diǎn)(Ν12)中的電壓因晶體管(ΝΜΤ12)的柵極電容而從VL減少到VL2(圖12中所展示)。節(jié)點(diǎn)(N12)的從VL到VL2的電壓差Λ V2可使用以下公式表達(dá):
[0106]Δ V2= (VDH-VL) X Cg/ (Cg+CSl I)(3)
[0107]此處，Cg是晶體管(NMT12)的柵極電容，且CSll是超過柵極電容Cg的節(jié)點(diǎn)(Nll)的電容。
[0108]在節(jié)點(diǎn)(N13)處存在類似變化。然而，節(jié)點(diǎn)(N13)中的電壓降可較少。由于節(jié)點(diǎn)(N13)具有連接到第一輸出端子(OUTl)的負(fù)載能力，因此可消除二極管接法晶體管的寄生電容。
[0109]在時間t2處，第一鎖存控制線(LACll)上的第一驅(qū)動器時鐘電壓(>AC1 I)及第二鎖存控制線(LAC12)上的第二驅(qū)動器時鐘電壓(φΑ(:?2)從L電平電壓VL改變到H電平電壓 VH2。
[0110]如圖12的實(shí)例中所展示，在第一驅(qū)動器時鐘電壓(ipACll)在時間(tie)處開始從
H電平電壓下降之前，第二驅(qū)動器時鐘電壓(φΑ(:12)增加到H電平電壓。另外，雖然圖12展
示第一驅(qū)動器時鐘電壓(φΑα I)及第二驅(qū)動器時鐘電壓(q)AC12)大致同時從L電平電壓VL
改變到H電平電壓VH2，但其不是必需的。其中第二驅(qū)動器時鐘電壓GpAC 12)在第一驅(qū)動
器時鐘電壓(cpACll)達(dá)到H電平電壓之后達(dá)到H電平電壓的任何時序結(jié)構(gòu)是可適用的。借助此時序方案，避免了因從節(jié)點(diǎn)(N12)到第一鎖存控制線(LACll)的反向電流可發(fā)生的漏
極雪崩。[0111]在時間t2處，節(jié)點(diǎn)(Nil)的電壓基于保持電容器(CD)上的電荷而升高到H電平電壓VDH2。此處，VDH2可類似于以上公式(I)而表示。
[0112]節(jié)點(diǎn)(N13)獲取電壓VH3(VH3=VH2_Vth)，其中第一驅(qū)動器時鐘電壓((pACl I)的H電平電壓VH2減去晶體管(NMT14)的閾值電壓Vth的值。
[0113]節(jié)點(diǎn)(N12)獲取電壓VH3，其中第一驅(qū)動器時鐘電壓GpACi I)的H電平電壓VH2減去僅晶體管(NMT14)的閾值Vth，這是因?yàn)榫w管(NMT13)接通。
[0114]在時間t3處，第一驅(qū)動器時鐘電壓(q>ACl I)從H電平電壓VH2改變到L電平電壓
VL0節(jié)點(diǎn)(Nll)的電壓獲取L電平電壓VL且晶體管(NMT12)關(guān)斷。
[0115]隨后，節(jié)點(diǎn)(N13)的電壓維持在H電平電壓VH3。由于晶體管(NMT13)接通，因此節(jié)點(diǎn)(N12)獲取L電平電壓VL。
[0116]在時間t4處，第二驅(qū)動器時鐘電壓((pAC 12)從H電平電壓VH2改變到L電平電壓
VL0節(jié)點(diǎn)(N12)維持在電壓VL，這是因?yàn)榫w管(NMTl)關(guān)斷。從時間t4起，第一輸出端子(OUTl)保持處于H電平電壓VH3。
[0117]下文描述在處于H電平VDH的數(shù)據(jù)電壓施加于數(shù)據(jù)線(LD)上時的圖11的實(shí)例鎖存電路的操作。
[0118]在時間t21處，掃描線(LG)上的掃描電壓(q>G)從L電平電壓VL改變到H電平電
壓VH1。輸入晶體管(NMTll)接通且節(jié)點(diǎn)(Nll)的電壓獲取數(shù)據(jù)電壓VDH。
[0119]基于從節(jié)點(diǎn)(N13)的電荷的注入(這是因?yàn)榫w管(NM12)接通)，節(jié)點(diǎn)(N12)的電壓變成VH42(其為電壓VDH減去晶體管(NMTll)的閾值電壓Vth)。節(jié)點(diǎn)(N13)的電壓也減小基于此發(fā)射的量。然而，由于節(jié)點(diǎn)(N13)的高電容，因此圖12中不展示上述情況。
[0120]在時間t22處，第一驅(qū)動器時鐘電壓(cpACll)及第二驅(qū)動器時鐘電壓(q>AC12)同
時從L電平電壓VL改變到H電平電壓VH2。如先前所提及，第一驅(qū)動器時鐘電壓(cpACl I)及第二驅(qū)動器時鐘電壓((PAC12)不必同時升高。然而，針對可適用時序方案，第二驅(qū)動器時鐘電壓(q>AC 12)在第一驅(qū)動器時鐘電壓(cpAClI)達(dá)到H電平電壓之后達(dá)到H電平電壓。此可消除因從節(jié)點(diǎn)(N12)到第一鎖存控制線(LACll)的反向電流可發(fā)生的漏極雪崩。
[0121]此時，基于保持電容器(CD)上的電荷，節(jié)點(diǎn)(Nll)的電壓改變到H電平VDH3。電壓VDH3可使用以上公式(2)來確定。
[0122]節(jié)點(diǎn)(N13)獲取電壓VH3(VH3=CH2_Vth)，所述電壓VH3為第一驅(qū)動器時鐘電壓(IPAC11)的H電平電壓VH2減去晶體管(NMT14)的閾值電壓Vth。
[0123]節(jié)點(diǎn)(N12)還獲取H電平電壓VH3，所述H電平電壓VH3為第一驅(qū)動器時鐘電壓(cp ACl I)的H電平電壓VH2減去晶體管(ΝΜΤ13)的閾值電壓Vth (這是因?yàn)榫w管(ΝΜΤ13)接通)。
[0124]在時間t23處，第一驅(qū)動器時鐘電壓(φ AC 11)從H電平電壓VH2改變到L電平電壓VL0晶體管(ΝΜΤ13)接通。施加到節(jié)點(diǎn)(Nll)且在晶體管(ΝΜΤ12)的柵極電極處的電壓從VDH3改變到VDH，其中晶體管(NMT12)保持接通。因此，節(jié)點(diǎn)(NI3)經(jīng)由晶體管(NMT12)及晶體管(ΝΜΤ13)與第一鎖存控制線(LACll)連接且獲取L電平電壓VL。由于晶體管(ΝΜΤ13)接通，因此節(jié)點(diǎn)(N12)還獲取電壓VL。
[0125]在時間t24處，第二驅(qū)動器時鐘電壓(φΑ(；?2)從H電平電壓VH2增加到L電平電壓VL。晶體管(ΝΜΤ13)關(guān)斷且節(jié)點(diǎn)(Ν12及Ν13)維持在電壓VL。
[0126]從時間t24起，第一輸出端子(OUTl)保持處于L電平電壓VL。
[0127]通過交換晶體管(NMT12)及晶體管(NMT13)的位置，鎖存能力同樣可行。
[0128]圖11的鎖存電路可用于形成顯示器的像素電路以通過引入受由第三鎖存線(LAC13)供應(yīng)的第三驅(qū)動器時鐘電壓(q)AC3)直接控制的第二輸出端子(0UT2)而致動可移動快門(如圖11中所展示)。
[0129]在時間tl4處，第三鎖存控制線(LAC13)上的第三驅(qū)動器時鐘電壓(tpACI3)從H電平電壓VH4改變到L電平電壓VL。在時間tl8處，第三驅(qū)動器時鐘電壓(q>AC13)從L電平電壓VL改變到H電平電壓VH4。類似地，在時間t34處，第三驅(qū)動器時鐘電壓GpAC 13)從H
電平電壓VH4改變到L電平電壓VL，且在時間t38處，從L電平電壓VL改變到H電平電壓VH4。 [0130]當(dāng)?shù)谝惠敵龆俗?OUTl)在時間tl4與時間tl8之間獲取H電平電壓VH3時，可移動快門(S)朝向第一輸出端子(OUTl)移動。在時間tl8處，可移動快門(S)的位置保持不改變，即使第二輸出端子(0UT2)獲取H電平電壓VH4。
[0131]可移動快門(S)在時間t34與時間t38之間并不移動，同時第一輸出端子(OUTl)處于L電平電壓VL。在時間t34處，可移動快門⑶在第二輸出端子(0UT2)獲取H電平電壓VH4時朝向第二輸出端子(0UT2)移動。
[0132]圖13展示實(shí)例像素電路。圖13的像素電路是基于圖11的鎖存電路且可用于致動可移動快門(S)。
[0133]在圖11的實(shí)例中，且如下文結(jié)合圖14、15及16所描述，可消除偏置線，且替代地，保持電容器(CD)可連接到第一鎖存控制線(LACl)。
[0134]圖14展示另一實(shí)例鎖存電路。
[0135]在此實(shí)例中，三個(3)11型皿)3晶體管匪1'12、匪1'13及匪1'14中的每一者用使用共同柵極連接而耦合的兩個(2)晶體管替代。舉例來說，圖11的晶體管(NMT12)可用與共同柵極連接(且因此接收相同柵極電壓)的晶體管(NMT121)及晶體管(NMT122)替代。晶體管NMT13或晶體管NMT14或者晶體管NMT13及晶體管NMT14兩者可類似地用與共同柵極連接的雙晶體管替代，如圖14中所展示。
[0136]在雙柵極晶體管結(jié)構(gòu)的情況下，圖14的鎖存電路可處置較高電壓且具有對源極到漏極泄漏的較高有效抵抗性。
[0137]圖14的實(shí)例不包含晶體管NMTll的雙晶體管替代。圖14的實(shí)例中所使用的單個晶體管NMTll可足以將H電平電壓(VDH)遞送到節(jié)點(diǎn)(Nil)。在另一實(shí)例中，輸入晶體管NMTll可用雙晶體管替代。
[0138]圖15展示另一實(shí)例鎖存電路。
[0139]在此實(shí)例中，從鎖存電路消除晶體管(NMT13)及第二鎖存控制線(φΑΠ2)。晶體管(NMT12)的第一電極連接到第一鎖存控制線(LACll)。[0140]圖16展示圖15的鎖存電路的操作的實(shí)例時序圖。圖16的實(shí)例時序圖展示掃描電壓(q>G)、第一驅(qū)動器時鐘電壓((pACll)、第三驅(qū)動器時鐘電壓((pACi3)及節(jié)點(diǎn)(Nil及N13)處的電壓的時間變化。
[0141]在此時序方案中，鎖存控制線(LACl)供應(yīng)維持在中間電平VHlO (惟在時間tl4與tl8之間的時間間隔及時間t34與時間t38之間的時間間隔期間除外)的電壓。在這些時間間隔期間，鎖存控制線(LACl)的電壓在H電平電壓VH2與L電平電壓VL之間變化。
[0142]S卩，如圖16中所展示，第一驅(qū)動器時鐘電壓GpACl I)從中間電平電壓VHlO改變到H電平電壓VH2，從H電平電壓VH2改變到L電平電壓VL以及從L電平電壓VL改變到中間電平電壓VHlO。
[0143]在此實(shí)例中，節(jié)點(diǎn)(NI3)處的電壓從H電平電壓VDH (數(shù)據(jù)電壓)改變到H電平電壓VDH2 (其在量值上高于VDH-Vth)。
[0144]因此，當(dāng)數(shù)據(jù)電壓施加于數(shù)據(jù)線(LD)上時，鎖存條件不改變，這是因?yàn)榫w管(NMT12)甚到在節(jié)點(diǎn)(Nll)的電壓為H電平電壓VDH時仍關(guān)斷。
[0145]下文基于圖16描述圖15中所展示的鎖存電路的操作。
[0146]首先，處于L電平電壓VL的數(shù)據(jù)電壓施加于數(shù)據(jù)線(LD)上。
[0147]在時間tl處，掃描線(LG)上的掃描電壓((pG)從L電平電壓VL改變到H電平電壓VHl0輸入晶體管(NMTll)接通且節(jié)點(diǎn)(Nll)的電壓獲取數(shù)據(jù)電壓VL。
[0148]在時間t2處，第一驅(qū)動器時鐘電壓((pACl I)從中間電平電壓VHlO改變到H電平電壓VH2。因此，節(jié)點(diǎn)(Nll)的電壓還基于保持電容器(CD)而增加，且經(jīng)設(shè)定為H電平電壓VDH2。電壓VDH2如先前所描述而計算。
[0149]節(jié)點(diǎn)(N13)獲取H電平電壓VH3，所述H電平電壓VH3為第一驅(qū)動器時鐘電壓(cpACll)的H電平電壓VH2減去晶體管(NMTI4)的閾值電壓。
[0150]在時間t3處，第一驅(qū)動器時鐘電壓GpAC I I >從H電平電壓VH2改變到L電平電壓VL0節(jié)點(diǎn)(NHll)的電壓還獲取L電平電壓VL且晶體管(NMT12)關(guān)斷。因此，節(jié)點(diǎn)(N13)維持H電平電壓VH3。
[0151]在時間t4處，第一驅(qū)動器時鐘電壓((pAC I I)從L電平電壓VL改變到中間電平電壓 VHlO。
[0152]類似于圖11到14的實(shí)例，第一輸出端子(OUTl)處的輸出是用于數(shù)據(jù)線(LD)上所供應(yīng)的處于L電平電壓VL的數(shù)據(jù)電壓的H電平電壓VH3。
[0153]當(dāng)處于H電平電壓VDH的數(shù)據(jù)電壓施加于數(shù)據(jù)線(LD)上時，圖15的實(shí)例鎖存電路的操作如下。
[0154]在時間t21處，掃描線(LG)上的掃描電壓(φΟ)從L電平電壓VL改變到H電平電壓VH1。輸入晶體管(NMTll)接通且節(jié)點(diǎn)(Nll)的電壓經(jīng)設(shè)定為H電平數(shù)據(jù)電壓VDH。
[0155]中間電平電壓VHlO高于(VDH-Vth)，因此晶體管(ΝΜΤ12)保持關(guān)斷。
[0156]在時間t22處，第一驅(qū)動器時鐘電壓((pACl I)從中間電平電壓VHlO改變到H電平電壓VH2。節(jié)點(diǎn)(Nll)的電壓基于保持電容器(CD)而增加且經(jīng)設(shè)定為H電平電壓VDH3。因此，晶體管(NMT12)接通。H電平電壓VDH3如先前所描述而計算。[0157]節(jié)點(diǎn)(N13)獲取H電平電壓VH3，所述H電平電壓VH3可計算為第一驅(qū)動器時鐘電壓(cpACll)的H電平電壓VH2減去晶體管(NMT14)的閾值電壓。
[0158]在時間t23處，第一驅(qū)動器時鐘電壓((pACl I)從H電平電壓VH2改變到L電平電壓VL。節(jié)點(diǎn)(Nll)的電壓從電壓H電平電壓VH3減少到H電平電壓VDH。由于第一驅(qū)動器時鐘電壓GpACl I)具有L電平電壓VL，因此晶體管(ΝΜΤ12)保持接通。因此，節(jié)點(diǎn)(Ν13)經(jīng)設(shè)定為L電平電壓VL。
[0159]在時間t24處，第一鎖存控制線(LACll)上的第一驅(qū)動器時鐘電壓((pACl I)從L電平電壓VL改變到中間電平電壓VH10，且晶體管(NMT12)接通。
[0160]中間電平電壓VHlO大于(VL+Vth)。因此，在時間t24處，節(jié)點(diǎn)(N13)的電壓經(jīng)由晶體管(NMT14)增加且達(dá)到(VHlO-Vth)。如果第二輸出端子(0UT2)的電壓VH4在所述時間改變到H電平電壓，那么電壓可以使得第一輸出端子(OUTl)的電壓(VHlO-Vth)為L電平電壓的方式而設(shè)定。舉例來說，如果此實(shí)例的鎖存電路用于顯示器中以致動可移動快門，那么中間電平電壓VHlO可經(jīng)設(shè)定，使得用于致動可移動快門⑶的閾值電壓高于(VH10-Vth)。
[0161]從時間t24起，第一輸出端子(OUTl)具有電壓電平(VHlO-Vth)。
[0162]圖17展示另一實(shí)例鎖存電路。
[0163]圖17的鎖存電路由用使用共同柵極連接而耦合的兩個(2)晶體管替代圖15的兩個(2)n型MOS晶體管(S卩，NMT12及NMT14)中的每一者形成。舉例來說，圖15的晶體管(NMT12)用與共同柵極連接(且因此接收相同柵極電壓)的晶體管(NMT121)及晶體管(NMT122)替代。圖15的晶體管NMT14可類似地用與共同柵極連接的雙晶體管替代，如圖17中所展示。
[0164]在雙柵極晶體管結(jié)構(gòu)的情況下，圖17的鎖存電路可處置較高電壓且具有對源極到漏極泄漏的較高有效抵抗性。
[0165]盡管圖17中展示單個輸入晶體管(NMTll)，但其可用雙柵極晶體管結(jié)構(gòu)替代。
[0166]雖然圖5到17的實(shí)例鎖存電路是基于η型MOS晶體管的使用而展示，但僅P型MOS晶體管也可用于形成鎖存電路。
[0167]圖18展示形成有P型MOS晶體管的實(shí)例鎖存電路。圖19展示圖18的鎖存電路的操作的實(shí)例時序圖。圖19的實(shí)例時序圖展示掃描電壓(cpG)、每一驅(qū)動器時鐘電壓(q)ACl及q)AC2 )以及圖18的每一節(jié)點(diǎn)(N1、N2、N3及N4)的電壓的時間變化。
[0168]此實(shí)施方案中的鎖存電路構(gòu)造有P型MOS晶體管。因此，晶體管(PMT2)可不關(guān)斷，即使節(jié)點(diǎn)(NI)的電壓低于來自第一驅(qū)動器時鐘電壓(q)ACl)的H電平電壓。因此，數(shù)據(jù)線(LD)上的H電平電壓(VDH)應(yīng)大于第一驅(qū)動器時鐘電壓GpACl)的H電平電壓(VH2)。舉例來說，VDH可經(jīng)設(shè)定等于VH2。
[0169]數(shù)據(jù)線(LD)上的L電平電壓應(yīng)低于此實(shí)施方案的P型MOS晶體管的閾值電壓Vth。因此，數(shù)據(jù)線(LD)上的L電平電壓、圖19中所展示的偏置電壓及VL(即，第一驅(qū)動器時鐘電壓(<p ACI)的L電平電壓)可不必相等。結(jié)合圖18及19的實(shí)例，數(shù)據(jù)線(LD)上的L電平電壓由符號VDL表不。掃描線(LG)上的掃描電壓(CpG)的H電平電壓(VHl)應(yīng)高于第一驅(qū)動器時鐘電壓(φAC I)的H電平電壓(VH2)。舉例來說，VHl可等于VH2。
[0170]在此實(shí)例實(shí)施方案中，掃描線(LG)上的掃描電壓((pG)的L電平電壓VL3可經(jīng)設(shè)
定為小于數(shù)據(jù)線(LD)上的L電平電壓VDL減去閾值電壓Vth。因此，數(shù)據(jù)線(LD)上的L
電平、圖19中所展示的偏置電壓及VL (第一驅(qū)動器時鐘電壓(φΛ(:?)的L電平電壓)不必
相等。數(shù)據(jù)線(LD)上的L電平電壓可大于VL。在此實(shí)例實(shí)施方案中，電壓可具有以下關(guān):VL ( VL3 ( VDL-Vth。
[0171]當(dāng)處于H電平電壓VDH的數(shù)據(jù)電壓施加于數(shù)據(jù)線(LD)上時，圖18的實(shí)例鎖存電路的操作如下。
[0172]在時間tl處，掃描線(LG)上的掃描電壓((pG)從H電平電壓VHl改變到L電平電壓VL3。輸入晶體管(PMTl)接通且節(jié)點(diǎn)(NI)經(jīng)設(shè)定為數(shù)據(jù)電壓VDH。
[0173]在時間t2處，第一鎖存控制線(LACl)上的第一驅(qū)動器時鐘電壓(φΑ(?1)及第二鎖存控制線(LAC2)上的第二驅(qū)動器時鐘電壓(φΑ(?2)經(jīng)設(shè)定為L電平電壓VL。節(jié)點(diǎn)(Ν3及Ν4)分別經(jīng)由晶體管(ΡΜΤ4及ΡΜΤ6)獲取L電平電壓VLl。晶體管(ΡΜΤ4及ΡΜΤ6)中的每一者充當(dāng)用于對應(yīng)輸出端子的預(yù)充電晶體管。此外，晶體管(ΡΜΤ4及ΡΜΤ6)中的每一者可是二極管接法晶體管。此處，VL1=VL+Vth。
[0174]此時，晶體管(PMT2)關(guān)斷。晶體管(PMT3)接通，這是因?yàn)楣?jié)點(diǎn)(N4)獲取L電平電壓VL1。因此，節(jié)點(diǎn)(N2)獲取L電平電壓VL2。此處，VL2=VL1+Vth。
[0175]在時間t3處，第一驅(qū)動器時鐘電壓(φΑ(:?)經(jīng)設(shè)定為H電平電壓VH2。晶體管
(PMT3)保持接通且晶體管(PMT2)保持關(guān)斷。由于晶體管(PMT4)是二極管接法晶體管，因此電流不從第一鎖存控制線(LACl)流動到節(jié)點(diǎn)(N3)。因此，L電平電壓VLl維持于節(jié)點(diǎn)(N3)上。
[0176]在時間t4處，第二驅(qū)動器時鐘電壓((pAC'2)經(jīng)設(shè)定為H電平電壓VH2。當(dāng)節(jié)點(diǎn)(N2)的電壓是L電平VL2時，晶體管(PMT5)接通。當(dāng)晶體管(PMT6)是二極管接法晶體管時，電流不從第二鎖存控制線(LAC2)流動到節(jié)點(diǎn)(N4)。因此，H電平電壓VH2維持于節(jié)點(diǎn)(N4)上。因此，晶體管(PMT3)關(guān)斷。因此，節(jié)點(diǎn)(N3)經(jīng)設(shè)定處于L電平電壓VLl (第一輸出端子(OUTl))且節(jié)點(diǎn)(N4)經(jīng)設(shè)定處于H電平電壓VH2(第二輸出端子(0UT2))。
[0177]當(dāng)處于L電平電壓VDL的數(shù)據(jù)電壓施加于數(shù)據(jù)線(LD)上時，圖18的實(shí)例鎖存電路的操作如下。
[0178]在時間t21處，掃描線(LG)上的掃描電壓(φΟ)改變到L電平電壓VL3。輸入晶體管(PMTl)接通且節(jié)點(diǎn)(NI)經(jīng)設(shè)定為電壓VDL。此處，VDL〈Vth，晶體管(PMT2)接通且節(jié)點(diǎn)(N2)的電壓改變到H電平電壓VH2。
[0179]因此，晶體管(PMT5)關(guān)斷。節(jié)點(diǎn)(N4)的電壓保持H電平電壓VH2，或變成VH2+ Λ V3。電壓Λ V3是在節(jié)點(diǎn)(Ν4)從L電平電壓VL2改變到H電平電壓VH2時從晶體管(ΡΜΤ5)的耦合電容導(dǎo)入到節(jié)點(diǎn)(Ν4)的電壓變化。
[0180]由于節(jié)點(diǎn)(Ν4)處于H電平電壓VH2(或VH2+AV3)，因此晶體管(PMT3)關(guān)斷且節(jié)點(diǎn)(N3)維持在L電平電壓VLl。[0181]在時間t22處，第一驅(qū)動器時鐘電壓(φΑ<:1)及第二驅(qū)動器時鐘電壓(q>AC2)大致
同時經(jīng)設(shè)定為L電平電壓VL。與在時間t2處類似，節(jié)點(diǎn)(N3及N4)的電壓經(jīng)設(shè)定為L電平電壓VLl ;節(jié)點(diǎn)(N2)的電壓經(jīng)設(shè)定為L電平電壓VL2。
[0182]在時間t23處，第一驅(qū)動器時鐘電壓((pAC'l)經(jīng)設(shè)定為H電平電壓VH2。在所述時
間，由于節(jié)點(diǎn)(NI)的電壓不改變到L電平電壓VDL，因此晶體管(PMT2)保持接通。此外，由于節(jié)點(diǎn)(N4)的電壓不改變到L電平電壓VL1，因此晶體管(PMT3)也保持接通。因此，節(jié)點(diǎn)(N2及N3)經(jīng)設(shè)定為H電平電壓VH2。
[0183]在時間t24處，第二驅(qū)動器時鐘電壓(cpAC2)經(jīng)設(shè)定為H電平電壓VH2。在所述時
間，節(jié)點(diǎn)(N2)的電壓保持處于H電平電壓VH2。因此，晶體管(PMT5)保持關(guān)斷。由于晶體管(PMT6)是二極管接法晶體管，因此電流不從第二鎖存控制線(LAC2)流動到節(jié)點(diǎn)(N4)。因此，節(jié)點(diǎn)(N4)保持處于L電平電壓VLl。
[0184]因此，第一輸出端子(OUTl)經(jīng)設(shè)定處于(節(jié)點(diǎn)(N3)的)H電平電壓VH2且第二輸出端子(0UT2)經(jīng)設(shè)定處于(節(jié)點(diǎn)(N4)的)L電平電壓VL1。
[0185]在實(shí)例中，像素電路可基于圖18的鎖存電路而形成且可移動快門控制線(LSS)經(jīng)配置以連接到快門(S)。此像素電路可用于致動可移動快門(S)。這些像素電路的布置(例如，二維陣列)可用于形成顯示器。所述顯示器可通過使用圖18的鎖存電路的輸出之間的電壓差來電致動與每一像素相關(guān)聯(lián)的可移動快門(S)而顯示圖像。
[0186]術(shù)語定義
[0187]NMT*n 型 MOS 晶體管
[0188]PMT*p 型 MOS 晶體管
[0189]⑶保持電容器
[0190]LD數(shù)據(jù)線
[0191]LG掃描線
[0192]LB偏置線
[0193]LAC*鎖存控制線
[0194]LDVV, LGND 電力線
[0195]LSS可移動快門控制線
[0196]S可移動快門
[0197]N* 節(jié)點(diǎn)
[0198]XDR垂直驅(qū)動電路
[0199]YDR水平驅(qū)動電路
[0200]本發(fā)明描述用于致動顯示器的可移動快門的各種像素電路的鎖存電路。然而，本文中所描述的鎖存電路可適用于可應(yīng)用于顯示器而非用于致動可移動快門的像素電路中的任何類似操作。另外，可在不背離本發(fā)明的范圍的情況下對本文中所描述的系統(tǒng)、設(shè)備及方法做出各種改變。
【權(quán)利要求】
1.一種設(shè)備，其包括: 多個MEMS裝置，其布置在陣列中；及 控制矩陣，其包括耦合到所述多個MEMS裝置以將數(shù)據(jù)傳遞到所述MEMS裝置及將電壓驅(qū)動到所述MEMS裝置的僅η型或僅P型晶體管， 其中針對每一 MEMS裝置，所述控制矩陣包括: 鎖存器，其經(jīng)配置以維持第一輸出端子與第二輸出端子上的電壓電平的差，所述鎖存器包括: 耦合到所述第一輸出端子的第一預(yù)充電晶體管及第一輸出端子放電晶體管； 耦合到所述第二輸出端子的第二預(yù)充電晶體管及第二輸出端子放電晶體管；及 像素放電晶體管，其耦合到所述第一輸出端子放電晶體管及所述第二輸出端子放電晶體管； 其中所述鎖存器經(jīng)配置成使得基于所述第二輸出端子的施加到所述第一輸出端子放電晶體管的柵極的電壓電平而控制所述第一輸出端子放電晶體管的狀態(tài)。
2.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第一預(yù)充電晶體管包括二極管接法晶體管。
3.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述設(shè)備是顯示設(shè)備且所述MEMS裝置包括快門，且其中所述快門是基于所述第一輸出端子及所述第二輸出端子上的所述電壓電平而被致動。
4.根據(jù)權(quán)利要求1所述的設(shè)`備，其進(jìn)一步包括第一鎖存控制線，所述第一鎖存控制線通過所述第一預(yù)充電晶體管而耦合到所述第一輸出端子且經(jīng)配置以施加第一驅(qū)動器電壓； 其中所述第一預(yù)充電晶體管經(jīng)配置以基于所述第一驅(qū)動器電壓的施加而將所述第一輸出端子從第一電壓電平預(yù)充電到不同于所述第一電壓電平的第二電壓電平；且 其中所述設(shè)備經(jīng)配置以中斷所述第一驅(qū)動器電壓，使得所述第一輸出端子返回到所述第一電壓電平，或基于保持于保持電容器中的電壓而將所述第一輸出端子維持在所述第二電壓電平。
5.根據(jù)權(quán)利要求4所述的設(shè)備，其中所述保持電容器的一端連接到所述第一鎖存控制線，且其中第一驅(qū)動器時鐘電壓充當(dāng)所述保持電容器的偏置電壓。
6.根據(jù)權(quán)利要求4所述的設(shè)備，其進(jìn)一步包括第二鎖存控制線，所述第二鎖存控制線通過所述第二預(yù)充電晶體管而耦合到所述第二輸出端子且經(jīng)配置以施加第二驅(qū)動器電壓； 其中所述第二預(yù)充電晶體管經(jīng)配置以基于所述第二驅(qū)動器電壓的施加而將所述第二輸出端子從所述第一電壓電平預(yù)充電到所述第二電壓電平；且 其中所述設(shè)備經(jīng)配置以在比所述第一驅(qū)動器電壓被中斷晚的時間處中斷所述第二驅(qū)動器電壓，使得所述電壓保持于所述保持電容器中。
7.根據(jù)權(quán)利要求6所述的設(shè)備，其中所述設(shè)備經(jīng)配置以同時起始所述第一驅(qū)動器電壓及第二驅(qū)動器時鐘電壓。
8.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述像素放電晶體管經(jīng)由所述第一輸出端子放電晶體管及所述第二輸出端子放電晶體管而控制所述第一輸出端子及所述第二輸出端子的放電。
9.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第一預(yù)充電晶體管、所述第一輸出端子放電晶體管、所述第二預(yù)充電晶體管及所述第二輸出端子放電晶體管中的每一者被配置為與共同柵極耦合的兩個晶體管。
10.一種設(shè)備，其包括: 多個MEMS裝置，其布置在陣列中；及 控制矩陣，其包括耦合到所述多個MEMS裝置以將數(shù)據(jù)傳遞到所述MEMS裝置及將電壓驅(qū)動到所述MEMS裝置的僅η型或僅P型晶體管， 其中針對每一 MEMS裝置，所述控制矩陣包括: 鎖存器，其經(jīng)配置以維持第一輸出端子與第二輸出端子上的電壓電平的差，所述鎖存器包括: 耦合到所述第一輸出端子的第一預(yù)充電晶體管及第一輸出端子放電晶體管；及 第二輸出端子放電晶體管，其耦合到所述第一輸出端子放電晶體管； 其中所述鎖存器經(jīng)配置成使得所述第二輸出端子放電晶體管的輸出選擇性地控制所述第一輸出端子放電晶體管，以選擇性地將存儲于所述第一輸出端子上的電壓放電，借此控制所述第一輸出端子的電壓電平。
11.根據(jù)權(quán)利要求10所述的設(shè)備，其中所述第一預(yù)充電晶體管包括二極管接法晶體管。
12.根據(jù)權(quán)利要求10所述的設(shè)備，其中所述設(shè)備是顯示設(shè)備且所述MEMS裝置包括快門，且其中所述快門是基于所述第一輸出端子及所述第二輸出端子上的所述電壓電平而被致動。
13.根據(jù)權(quán)利要求10所述的設(shè)備，其進(jìn)一步包括: 第一鎖存控制線，其通過所述第一預(yù)充電晶體管而耦合到所述第一輸出端子且經(jīng)配置以施加第一驅(qū)動器電壓 '及 第二鎖存控制線，其耦合到所述第二輸出端子放電晶體管且經(jīng)配置以施加第二驅(qū)動器電壓以切換所述第二輸出端子放電晶體管； 其中所述設(shè)備經(jīng)配置以在比所述第一驅(qū)動器電壓被中斷晚的時間處中斷所述第二驅(qū)動器電壓，使得所述第二輸出端子放電晶體管控制所述第一輸出端子放電晶體管的所述放電，借此控制所述第一輸出端子的電壓電平。
14.根據(jù)權(quán)利要求13所述的設(shè)備，其中所述設(shè)備經(jīng)配置以維持所述第一輸出端子的所述電壓電平直到施加后續(xù)的所述第一驅(qū)動器電壓為止。
15.根據(jù)權(quán)利要求13所述的設(shè)備，其中所述設(shè)備經(jīng)配置以同時起始所述第一驅(qū)動器電壓及第二驅(qū)動器時鐘電壓。
16.根據(jù)權(quán)利要求13所述的設(shè)備，其中所述第一預(yù)充電晶體管、所述第一輸出端子放電晶體管及所述第二 輸出端子放電晶體管中的每一者被配置為與共同柵極耦合的兩個晶體管。
17.—種設(shè)備,其包括: 多個MEMS裝置，其布置在陣列中；及 控制矩陣，其包括耦合到所述多個MEMS裝置以將數(shù)據(jù)傳遞到所述MEMS裝置及將電壓驅(qū)動到所述MEMS裝置的僅η型或僅P型晶體管，其中針對每一 MEMS裝置，所述控制矩陣包括: 鎖存器，其經(jīng)配置以維持第一輸出端子與第二輸出端子上的電壓電平的差，所述鎖存器包括: 耦合到所述第一輸出端子的第一預(yù)充電晶體管及第一輸出端子放電晶體管；及 第一鎖存控制線，其通過所述第一預(yù)充電晶體管而耦合到所述第一輸出端子； 其中所述第一輸出端子放電晶體管耦合到所述第一鎖存控制線的電極；且其中所述設(shè)備經(jīng)配置以將第一驅(qū)動器電壓施加到所述第一鎖存控制線，所述第一驅(qū)動器電壓在所述第一輸出端子上的電壓從第一電壓電平改變到第二電壓電平的時間處，從具有在所述第一電壓電平與所述第二電壓電平中間的量值的中間電壓電平改變到所述第二電平電壓、從所述第二電壓電平改變到所述第一電壓電平及從所述第一電壓電平改變到所述中間電壓電平。
18.根據(jù)權(quán)利要求17所述的設(shè)備，其中所述鎖存器經(jīng)配置成使得施加所述第一驅(qū)動器電壓將所述第一輸出端子的電壓電平從所述第一電壓電平改變到所述第二電壓電平。
19.根據(jù)權(quán)利要求17所述的設(shè)備，其中所述第一預(yù)充電晶體管包括二極管接法晶體管。
20.根據(jù)權(quán)利要求17所述的設(shè)備，其中所述設(shè)備是顯示設(shè)備且所述MEMS裝置包括快門，且其中所述快門是基于所述第一輸出端子及所述第二輸出端子上的所述電壓電平而被致動。
【文檔編號】G09G3/34GK103765497SQ201280025686
【公開日】2014年4月30日 申請日期:2012年5月31日 優(yōu)先權(quán)日:2011年6月1日
【發(fā)明者】宮澤敏夫, 宮本光秀 申請人:皮克斯特隆尼斯有限公司