移位寄存器、柵級(jí)驅(qū)動(dòng)電路及顯示裝置制造方法
【專利摘要】一種移位寄存器、柵極驅(qū)動(dòng)電路及顯示裝置。所述移位寄存器包括：始能端、復(fù)位端、第一時(shí)鐘端、第二時(shí)鐘端、輸出端、第一電源端、第二電源端、第一節(jié)點(diǎn)和第二節(jié)點(diǎn)；還包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管和第六MOS管，所述第四MOS管的柵極和漏極相連并連接至所述第一電源端，源極連接所述第五MOS管的漏極；所述第五MOS管的柵極連接所述第一節(jié)點(diǎn)，源極連接所述第二電源端；所述第六MOS管的柵極連接所述第四MOS管的源極，漏極連接所述第一時(shí)鐘端，源極連接所述第二節(jié)點(diǎn)。本發(fā)明移位寄存器減小了電路的面積并降低了輸出信號(hào)的延遲。
【專利說明】移位寄存器、柵級(jí)驅(qū)動(dòng)電路及顯示裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及液晶顯示【技術(shù)領(lǐng)域】，尤其涉及一種移位寄存器、柵極驅(qū)動(dòng)電路和顯示
裝置
【背景技術(shù)】
[0002]液晶顯示面板的像素陣列包括交錯(cuò)的多行柵線和多列數(shù)據(jù)線。其中，對(duì)柵線的驅(qū)動(dòng)可以通過貼附的集成驅(qū)動(dòng)電路實(shí)現(xiàn)。為了適應(yīng)顯示設(shè)備越來越高的解析度以及窄邊框的要求，要用到GOA (Gate drive On Array)技術(shù)，即把柵極驅(qū)動(dòng)電路集成在TFT-1XD (ThinFilm Transistor-Liquid Crystal Display,薄膜場(chǎng)效應(yīng)晶體管-液晶顯示面板)的陣列基板上，從而降低成本。
[0003]GOA電路是由一個(gè)個(gè)移位寄存器組成的，圖1示出了現(xiàn)有的一種移位寄存器的電路不意圖。
[0004]參考圖1，所述移位寄存器包括:始能端STV、復(fù)位端RST、第一時(shí)鐘端CKB，第二時(shí)鐘端CK、輸出端Gout、第一電源端VCC、第二電源端VSS、第一節(jié)點(diǎn)PU和第二節(jié)點(diǎn)H)、M0S管麗I~麗7、第一電容Cl和第二電容C2。
[0005]其中，所述第一電源端VCC提供高電平，第二電源端VSS提供低電平。各個(gè)端口與各個(gè)器件的具體連接關(guān)系參考圖1所示，在此不再贅述。
[0006]現(xiàn)有的移位寄存器占用的面積較大，導(dǎo)致窄邊框無法進(jìn)一步的實(shí)現(xiàn)。

【發(fā)明內(nèi)容】

[0007]本發(fā)明解決的問題是現(xiàn)有的移位寄存器占用面積大。
[0008]為解決上述問題，本發(fā)明提供一種移位寄存器，包括:始能端、復(fù)位端、第一時(shí)鐘端、第二時(shí)鐘端、輸出端、第一電源端、第二電源端、第一節(jié)點(diǎn)和第二節(jié)點(diǎn)，所述移位寄存器還包括:第一 MOS管、第二 MOS管、第三MOS管、第四MOS管、第五MOS管和第六MOS管，
[0009]所述第一 MOS管的柵極連接所述始能端，漏極連接所述第一電源端，源極作為所述第一節(jié)點(diǎn)；
[0010]所述二 MOS管的柵極連接所述第二時(shí)鐘端，漏極連接所述第三MOS管的漏極和所述輸出端，源極連接所述第三MOS管的源極和所述第二電源端；
[0011]所述第三MOS管的柵極作為第二節(jié)點(diǎn)；
[0012]所述第四MOS管的柵極和漏極相連并連接至所述第一電源端，源極連接所述第五MOS管的漏極；
[0013]所述第五MOS管的柵極連接所述第一節(jié)點(diǎn)，源極連接所述第二電源端；
[0014]所述第六MOS管的柵極連接所述第四MOS管的源極，漏極連接所述第一時(shí)鐘端，源極連接所述第二節(jié)點(diǎn)。
[0015]可選的，所述移位寄存器還包括第七M(jìn)OS管和電容，所述第七M(jìn)OS管的柵極連接所述第一節(jié)點(diǎn)，漏極連接所述第一時(shí)鐘端，源極連接所述輸出端；所述電容的第一端連接所述第一節(jié)點(diǎn)，第二端連接所述輸出端。
[0016]可選的，所述移位寄存器還包括第八MOS管，所述第八MOS管的柵極連接所述復(fù)位端，漏極連接所述第一節(jié)點(diǎn)，源極連接所述第二電源端。
[0017]可選的，所述移位寄存器還包括第九MOS管，所述第九MOS管的柵極連接所述第一節(jié)點(diǎn)，漏極連接所述第二節(jié)點(diǎn)，源極連接所述第二電源端。
[0018]可選的，所述移位寄存器還包括第十MOS管，所述第十MOS管的柵極連接所述第二節(jié)點(diǎn)，漏極連接所述第一節(jié)點(diǎn)，源極連接所述第二電源端。
[0019]本發(fā)明還提供一種柵極驅(qū)動(dòng)電路，包括兩個(gè)以上上述移位寄存器，每級(jí)移位寄存器的始能端連接上一級(jí)移位寄存器的輸出端，復(fù)位端連接下一級(jí)移位寄存器的輸出端；第一級(jí)的移位寄存器的始能端接收外部的始能信號(hào)，最后一級(jí)移位寄存器的復(fù)位端連接該級(jí)的輸出端。
[0020]本發(fā)明還提供一種顯示裝置，包括顯示陣列以及上述柵極驅(qū)動(dòng)電路，所述柵極驅(qū)動(dòng)電路適于驅(qū)動(dòng)所述顯示陣列。
[0021]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0022]本發(fā)明技術(shù)方案的移位寄存器利用第四MOS管、第五MOS管和第六MOS管替代了現(xiàn)有技術(shù)中的第一電容，從而降低了移位寄存器占用的面積。
[0023]另一方面，現(xiàn)有技術(shù)中的第一電容通常為一個(gè)1.5pf以上的大電容，而本發(fā)明技術(shù)方案中利用第四MOS管、第五MOS管和第六MOS管替代了現(xiàn)有技術(shù)中的第一電容，這三個(gè)管子的電容非常小，一般在0.1pf以下，因此，降低了電路的負(fù)載(RC loading)，從而降低了輸出信號(hào)的延遲。
[0024]進(jìn)一步地，本發(fā)明技術(shù)方案的移位寄存器中，所述第六MOS管的柵極連接所述第四MOS管的源極，漏極連接所述第一時(shí)鐘端，源極連接所述第二節(jié)點(diǎn)。這樣，當(dāng)所述第六MOS管導(dǎo)通時(shí)，所述第二節(jié)點(diǎn)的電壓與第一時(shí)鐘端的電壓非常接近，從而使得第三MOS管的下拉性能更穩(wěn)定。
[0025]進(jìn)一步地，本發(fā)明技術(shù)方案的移位寄存器包括第二MOS管，所述第二MOS管的柵極連接第二時(shí)鐘端，漏極連接輸出端，源極連接第二電源端。這樣，當(dāng)?shù)诙r(shí)鐘端為高電平時(shí)，所述第二 MOS管導(dǎo)通，將輸出端下拉至第二電源端的低電平。所述第二 MOS管與第三MOS管相互配合，在移位寄存器的非工作周期內(nèi)將移位寄存器的輸出端始終下拉至低電平，從而降低了移位寄存器在非工作周期內(nèi)的噪聲干擾。
【專利附圖】

【附圖說明】
[0026]圖1是現(xiàn)有的一種移位寄存器的電路不意圖；
[0027]圖2是本發(fā)明移位寄存器的一種實(shí)施例的電路不意圖；
[0028]圖3是圖2所示移位寄存器的信號(hào)時(shí)序圖；
[0029]圖4是圖1和圖2所不移位寄存器的仿真不意圖；
[0030]圖5是本發(fā)明柵極驅(qū)動(dòng)電路的一種實(shí)施例的電路示意圖。
【具體實(shí)施方式】
[0031]正如【背景技術(shù)】中所述，現(xiàn)有技術(shù)的移位寄存器包括七個(gè)MOS管和兩個(gè)電容。但是，電容占用的面積較大，不利于進(jìn)一步的實(shí)現(xiàn)窄邊框的要求。
[0032]本發(fā)明提供了一種移位寄存器，利用三個(gè)MOS管替代了現(xiàn)有技術(shù)中第一電容，從而大大地減小了電路的占用面積。
[0033]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說明。
[0034]圖2示出了本發(fā)明移位寄存器的一種實(shí)施例的電路示意圖。參考圖2，所述移位寄存器包括:包括始能端STV、復(fù)位端RST、第一時(shí)鐘端CKB、第二時(shí)鐘端CK、輸出端Gout、第一電源端VCC、第二電源端VSS、第一節(jié)點(diǎn)PU和第二節(jié)點(diǎn)H)。
[0035]在本實(shí)施例中，所述第一電源端VCC提供高電平，所述第二電源端VSS提供低電平，如OV或負(fù)電平。所述第一時(shí)鐘端CKB提供的第一時(shí)鐘信號(hào)與所述第二時(shí)鐘端CK提供的第二時(shí)鐘信號(hào)的相位相反。在具體應(yīng)用中，可以由不同的電路分別形成第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，也可以由一個(gè)電路形成第一時(shí)鐘信號(hào)，然后再進(jìn)行反相得出所述第二時(shí)鐘信號(hào)，本發(fā)明對(duì)此不做限制。
[0036]另外，所述移位寄存器還包括:第一 MOS管Ml、第二 MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5和第六MOS管M6。
[0037]其中，所述第一 MOS管Ml的柵極連接所述始能端STV，漏極連接所述第一電源端VCC，源極作為所述第一節(jié)點(diǎn)PU。
[0038]所述二 MOS管M2的柵極連接所述第二時(shí)鐘端CK，漏極連接所述第三MOS管M3的漏極和所述輸出端Gout，源極連接所述第三MOS管M3的源極和所述第二電源端VSS。
[0039]所述第三MOS管M3的柵極作為第二節(jié)點(diǎn)H)。
[0040]所述第四MOS管M4的柵極和漏極相連并連接至所述第一電源端VCC，源極連接所述第五MOS管M5的漏極。
[0041]所述第五MOS管M5的柵極連接所述第一節(jié)點(diǎn)PU，源極連接所述第二電源端VSS。
[0042]所述第六MOS管M6的柵極連接所述第四MOS管M4的源極，漏極連接所述第一時(shí)鐘端CKB，源極連接所述第二節(jié)點(diǎn)H)。
[0043]繼續(xù)參考圖2，所述移位寄存器還包括第七M(jìn)OS管M7、第八MOS管M8、第九MOS管M9、第十MOS管MlO和電容Ca。
[0044]所述第七M(jìn)OS管M7的柵極連接所述第一節(jié)點(diǎn)PU，漏極連接所述第一時(shí)鐘端CKB，源極連接所述輸出端Gout。
[0045]所述電容Ca的第一端連接所述第一節(jié)點(diǎn)PU,第二端連接所述輸出端Gout。
[0046]所述第八MOS管M8的柵極連接所述復(fù)位端RST，漏極連接所述第一節(jié)點(diǎn)PU，源極連接所述第二電源端VSS。
[0047]所述第九MOS管M9的柵極連接所述第一節(jié)點(diǎn)PU，漏極連接所述第二節(jié)點(diǎn)H)，源極連接所述第二電源端VSS。
[0048]所述第十MOS管MlO的柵極連接所述第二節(jié)點(diǎn)H)，漏極連接所述第一節(jié)點(diǎn)PU，源極連接所述第二電源端VSS。
[0049]圖3示出了本發(fā)明移位寄存器的信號(hào)時(shí)序圖。下面再結(jié)合參考圖2和圖3對(duì)本實(shí)施例的移位寄存器的工作原理做進(jìn)一步說明。
[0050]首先需要說明的是，在以下各個(gè)階段，第一電源端VCC始終提供高電平，第二電源端VSS始終提供低電平，柵極與第一電源端VCC連接的第四MOS管M4始終處于導(dǎo)通狀態(tài)。
[0051]在Tl階段，始能端STV為高電平，復(fù)位端RST、第一時(shí)鐘端CKB和第二時(shí)鐘端CK均為低電平:
[0052]高電平的始能端STV使得所述第一 MOS管Ml導(dǎo)通，所述第一節(jié)點(diǎn)I3U被充至高電平，即對(duì)電容Ca進(jìn)行充電；
[0053]高電平的第一節(jié)點(diǎn)I3U點(diǎn)使得所述第五MOS管M5、第七M(jìn)OS管M7和第九MOS管M9導(dǎo)通；
[0054]導(dǎo)通的第五MOS管M5將其漏極電壓即所述第四MOS管M4的源極拉至低電平，從而使所述第六MOS管M6關(guān)閉，而導(dǎo)通的第九MOS管M9將第二節(jié)點(diǎn)H)的電壓拉至低電平；
[0055]導(dǎo)通的第七M(jìn)OS管M7由于所述第一時(shí)鐘端CKB為低電平,所以輸出端Gout輸出低電平。
[0056]在Tl階段之后的T2階段，始能端STV、復(fù)位端RST、第二時(shí)鐘端CK均為低電平，第一時(shí)鐘端CKB為高電平:
[0057]由于所述電容Ca的自舉將所述第一節(jié)點(diǎn)自舉到更高的電位，因此所述第五MOS管M5、第七M(jìn)OS管M7和第九MOS管M9仍然處于導(dǎo)通狀態(tài)；
[0058]與Tl階段類似的，導(dǎo)通的第五MOS管M5使得所述第六MOS管處于關(guān)閉狀態(tài)，而導(dǎo)通的第九MOS管M9仍將第二節(jié)點(diǎn)ro的電壓鉗位至低電平；
[0059]導(dǎo)通的第七M(jìn)OS管M7由于所述第一時(shí)鐘端CKB為高電平，因此所述輸出端Gout輸出高電平。
[0060]在T2階段后的T3階段，復(fù)位端RST和第二時(shí)鐘端CK為高電平，始能端STV和第一時(shí)鐘端CKB為低電平:
[0061]高電平的復(fù)位端RST使得所述第八MOS管M8導(dǎo)通，進(jìn)而將所述第一節(jié)點(diǎn)I3U的電壓下拉至低電平；
[0062]由于所述第一節(jié)點(diǎn)I3U變?yōu)榈碗娖剑虼怂龅谖錗OS管M5、第七M(jìn)OS管M7和第九MOS管M9關(guān)閉；
[0063]由于所述第五MOS管M5關(guān)閉，而所述第四MOS管M4導(dǎo)通，因此，所述第六MOS管M6的柵極電壓變?yōu)楦唠娖?，從而所述第六MOS管M6導(dǎo)通。再由于所述第一時(shí)鐘端CKB為低電平，因此，所述第二節(jié)點(diǎn)H)仍然為低電平；
[0064]高電平的第二時(shí)鐘端CK使得所述第二 MOS管M2導(dǎo)通，從而將所述輸出端Gout鉗位至低電平。
[0065]在T3階段后的T4階段，第一時(shí)鐘端CKB為高電平，始能端STV、復(fù)位端RST、第二時(shí)鐘端CK以及第一節(jié)點(diǎn)I3U均為低電平；
[0066]低電平的第一節(jié)點(diǎn)I3U使得所述第五MOS管M5關(guān)閉；而由于所述第四MOS管導(dǎo)通，因此所述第六MOS管M6也導(dǎo)通，再由于所述第一時(shí)鐘端CKB為高電平，因此，所述第二節(jié)點(diǎn)H)被上拉至高電平；
[0067]高電平的第二節(jié)點(diǎn)H)使得所述第十MOS管MlO和所述第三MOS管M3導(dǎo)通；
[0068]導(dǎo)通的第三MOS管M3將所述輸出端Gout鉗位于低電平；
[0069]導(dǎo)通的第十MOS管MlO將所述第一節(jié)點(diǎn)I3U的電壓下拉至低電平。
[0070]在T4階段后的T5階段，第二時(shí)鐘端CK為高電平，始能端STV、復(fù)位端RST、第一時(shí)鐘端CKB以及第一節(jié)點(diǎn)I3U均為低電平:
[0071]與T4階段類似的，所述第五MOS管關(guān)閉，而所述第四MOS管M4和所述第六MOS管M6均導(dǎo)通，而由于所述第一時(shí)鐘端CKB為低電平，因此，所述第二節(jié)點(diǎn)ro為低電平；
[0072]低電平的第二節(jié)點(diǎn)H)使得所述第三MOS管M3和所述第十MOS管MlO關(guān)閉；
[0073]而高電平的第二時(shí)鐘端CK使得所述第二 MOS管M2導(dǎo)通，從而將所述輸出端Gout鉗位至低電平。
[0074]此后，重復(fù)所述T4階段和T5階段，直至始能端再次為高電平為止。
[0075]需要說明的是，移位寄存器在所述T4階段、T5階段以及后續(xù)始能端再次為高電平為止的各個(gè)階段不需要進(jìn)行輸出，即所述移位寄存器處于非工作周期內(nèi)。由上述分析可知:本實(shí)施例的移位寄存器在非工作周期內(nèi)，其輸出端Gout始終被鉗位至低電平，具體地，T4階段，由所述第三MOS管M3進(jìn)行下拉，在T5階段，由所述第二 MOS管M2進(jìn)行下拉。這樣，所述移位寄存器在非工作周期內(nèi)始終輸出穩(wěn)定的低電平，從而提高了抗噪聲干擾的能力。
[0076]圖2中，所述第四MOS管M4的柵極和漏極連接第一電源端VCC，因此所述第四MOS管M4處于導(dǎo)通狀態(tài)。當(dāng)所述第一節(jié)點(diǎn)為高電平時(shí)，所述第五MOS管M5導(dǎo)通，從而將所述第六MOS管M6的柵極電壓鉗位至低電平。
[0077]而當(dāng)所述第一節(jié)點(diǎn)I3U為低電平時(shí)，所述第五MOS管M5關(guān)閉，所述第六MOS管M6的柵極電壓為高電平，因此所述第六MOS管M6導(dǎo)通，從而使得所述二節(jié)點(diǎn)ro的電壓與所述第一時(shí)鐘端CKB的變化相一致。
[0078]這樣就使得所述第二節(jié)點(diǎn)ro的波形與現(xiàn)有的第二節(jié)點(diǎn)的波形相同，因此，可以用所述第四MOS管M4、第五MOS管M5和第六MOS管M6替代圖1中所示的第一電容Cl。而與現(xiàn)有技術(shù)相比，本實(shí)施例的移位寄存器的占用面積更小，可以進(jìn)一步地實(shí)現(xiàn)窄邊框的要求。
[0079]另外，由于MOS管的電容都非常小，通常在0.1pf以下，與現(xiàn)有技術(shù)中所述第一電容Cl (電容值一般在1.5pf以上)相比，電路的負(fù)載大大降低，因此電路的輸出信號(hào)的延遲時(shí)間也得到了大幅降低。
[0080]本技術(shù)方案的發(fā)明人對(duì)圖1中現(xiàn)有的移位寄存器和圖2所示移位寄存器的輸出信號(hào)進(jìn)行了仿真，放大波形圖如圖4所示。也就是說，圖4是圖3中用橢圓形圈出的輸出端Gout的信號(hào)放大圖。
[0081]參考圖4，曲線I為圖2所示的移位寄存器的輸出波形，曲線2為圖1所示現(xiàn)有的移位寄存器的輸出波形。圖4中橫坐標(biāo)表不的是時(shí)間，單位為微秒(μ s);縱坐標(biāo)表不輸出電壓，單位為伏特(V)。
[0082]繼續(xù)參考圖4，Α點(diǎn)的坐標(biāo)為(30.055，16.153);Β點(diǎn)的坐標(biāo)為(30.13，16.148)。發(fā)明人經(jīng)過研究，發(fā)現(xiàn)本發(fā)明移位寄存器的輸出波形上升沿的延遲時(shí)間為54.2ns ;而圖1所示現(xiàn)有技術(shù)的移位寄存器的輸出波形上升沿的延遲時(shí)間為129.6ns，是本發(fā)明移位寄存器的延遲時(shí)間的2倍多。換句話說，本發(fā)明的移位寄存器的輸出波形的延遲時(shí)間比現(xiàn)有的移位寄存器的延遲時(shí)間降低了 一半。
[0083]進(jìn)一步分析圖2所示的移位寄存器可以得知:所述第六MOS管M6受控于所述第五MOS管M5，并且當(dāng)所述第六MOS管M6導(dǎo)通時(shí)，其源極電壓幾乎等于漏極電壓。換句話說，所述第二節(jié)點(diǎn)H)的高電平非常接近于第一時(shí)鐘端CKB的時(shí)鐘信號(hào)，幾乎沒有電壓損耗，因此，所述第二節(jié)點(diǎn)ro的電壓穩(wěn)定，從而提高了所述第三MOS管M3和第十MOS管MlO的下拉性倉泛。
[0084]圖5示出了一種柵極驅(qū)動(dòng)電路的電路示意圖。如圖5所示,所述柵極驅(qū)動(dòng)電路包括:第一級(jí)移位寄存器、第二級(jí)移位寄存器......及第N級(jí)移位寄存器。
[0085]其中，每級(jí)移位寄存器的第一時(shí)鐘端CKB、第二時(shí)鐘端CK分別對(duì)應(yīng)接收第一時(shí)鐘信號(hào)CLKl和第二時(shí)鐘信號(hào)CLK2。
[0086]每級(jí)移位寄存器的始能端STV連接上一級(jí)移位寄存器的輸出端，如第二級(jí)移位寄存器的始能端STV連接第一級(jí)移位寄存器的輸出端Goutl。
[0087]每級(jí)移位寄存器的復(fù)位端RST連接下一級(jí)移位寄存器的輸出端，如第一級(jí)移位寄存器的復(fù)位端RST連接第二級(jí)移位寄存器的輸出端Gout2。
[0088]另外，第一級(jí)移位寄存器的始能端STV接收外部的始能信號(hào)，第N級(jí)移位寄存器的復(fù)位端RST連接該級(jí)的輸出端GoutN。
[0089]圖5中各個(gè)移位寄存器可由圖2所示的電路實(shí)現(xiàn)，在此不再贅述。
[0090]本發(fā)明還提供一種顯示裝置，包括顯示陣列以及圖5所示的柵極驅(qū)動(dòng)電路，所述柵極驅(qū)動(dòng)電路適于驅(qū)動(dòng)所述顯示陣列。
[0091]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【權(quán)利要求】
1.一種移位寄存器，包括始能端、復(fù)位端、第一時(shí)鐘端、第二時(shí)鐘端、輸出端、第一電源端、第二電源端、第一節(jié)點(diǎn)和第二節(jié)點(diǎn)，其特征在于，還包括:第一 MOS管、第二 MOS管、第三MOS管、第四MOS管、第五MOS管和第六MOS管， 所述第一 MOS管的柵極連接所述始能端，漏極連接所述第一電源端，源極作為所述第一節(jié)點(diǎn)； 所述二 MOS管的柵極連接所述第二時(shí)鐘端，漏極連接所述第三MOS管的漏極和所述輸出端，源極連接所述第三MOS管的源極和所述第二電源端； 所述第三MOS管的柵極作為第二節(jié)點(diǎn)； 所述第四MOS管的柵極和漏極相連并連接至所述第一電源端，源極連接所述第五MOS管的漏極； 所述第五MOS管的柵極連接所述第一節(jié)點(diǎn)，源極連接所述第二電源端； 所述第六MOS管的柵極連接所述第四MOS管的源極，漏極連接所述第一時(shí)鐘端，源極連接所述第二節(jié)點(diǎn)。
2.如權(quán)利要求1所述的移位寄存器，其特征在于，還包括第七M(jìn)OS管和電容，所述第七M(jìn)OS管的柵極連接所述第一節(jié)點(diǎn)，漏極連接所述第一時(shí)鐘端，源極連接所述輸出端；所述電容的第一端連接所述第一節(jié)點(diǎn)，第二端連接所述輸出端。
3.如權(quán)利要求1所述的移位寄存器，其特征在于，還包括第八MOS管，所述第八MOS管的柵極連接所述復(fù)位端，漏極連接所述第一節(jié)點(diǎn)，源極連接所述第二電源端。
4.如權(quán)利要求1所述的移位寄存器，其特征在于，還包括第九MOS管，所述第九MOS管的柵極連接所述第一節(jié)點(diǎn)，漏極連接所述第二節(jié)點(diǎn)，源極連接所述第二電源端。
5.如權(quán)利要求1所述的移位寄存器，其特征在于，還包括第十MOS管，所述第十MOS管的柵極連接所述第二節(jié)點(diǎn)，漏極連接所述第一節(jié)點(diǎn)，源極連接所述第二電源端。
6.一種柵極驅(qū)動(dòng)電路，其特征在于，包括兩個(gè)以上如權(quán)利要求1?5任一項(xiàng)所述的移位寄存器，每級(jí)移位寄存器的始能端連接上一級(jí)移位寄存器的輸出端，復(fù)位端連接下一級(jí)移位寄存器的輸出端；第一級(jí)的移位寄存器的始能端接收外部的始能信號(hào)，最后一級(jí)移位寄存器的復(fù)位端連接該級(jí)的輸出端。
7.—種顯示裝置，其特征在于，包括顯示陣列以及如權(quán)利要求6所述的柵極驅(qū)動(dòng)電路，所述柵極驅(qū)動(dòng)電路適于驅(qū)動(dòng)所述顯示陣列。
【文檔編號(hào)】G09G3/36GK103927996SQ201310261448
【公開日】2014年7月16日 申請(qǐng)日期:2013年6月26日 優(yōu)先權(quán)日:2013年6月26日
【發(fā)明者】倪杰, 周思思, 秦丹丹 申請(qǐng)人:上海中航光電子有限公司, 天馬微電子股份有限公司