一種柵極驅(qū)動(dòng)電路及顯示器的制造方法
【專利摘要】本發(fā)明公開了一種柵極驅(qū)動(dòng)電路及顯示器，所述柵極驅(qū)動(dòng)電路包括多個(gè)移位寄存器單元，一邏輯電路，用于接收第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，并輸出邏輯脈沖信號(hào)，所述邏輯脈沖信號(hào)用于驅(qū)動(dòng)多個(gè)所述移位寄存器單元和多個(gè)使能電路；所述多個(gè)使能電路，與所述多個(gè)移位寄存器單元一對(duì)一連接，用于接收所述移位寄存器單元輸出的第一脈沖信號(hào)和所述邏輯電路輸出的所述邏輯脈沖信號(hào)，并輸出多個(gè)第二脈沖信號(hào)，所述多個(gè)第二脈沖信號(hào)用于驅(qū)動(dòng)多條柵線，其中，每個(gè)所述使能電路輸出兩個(gè)所述第二脈沖信號(hào)，用于驅(qū)動(dòng)兩條柵線。本發(fā)明使一個(gè)移位寄存器可同時(shí)控制兩條柵線，減少使用的移位寄存器的個(gè)數(shù)，從而減少布線空間，實(shí)現(xiàn)面板窄邊框化。
【專利說明】一種柵極驅(qū)動(dòng)電路及顯示器【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，尤其涉及一種柵極驅(qū)動(dòng)電路及顯示器。
【背景技術(shù)】
[0002]目前，在薄膜場(chǎng)效應(yīng)晶體管(Thin Film Transistor,TFT)面板上，可以包括有:包括多個(gè)像素電極的有效顯示區(qū)域(可以用AA表示)、用于對(duì)AA區(qū)中每個(gè)像素電極連接的TFT進(jìn)行開關(guān)控制的垂直移位寄存器(Vertical Shift Register, VSR)以及為VSR提供信號(hào)的集成電路芯片，如圖1所示，圖1為現(xiàn)有技術(shù)提供的TFT面板結(jié)構(gòu)示意圖。
[0003]圖2為現(xiàn)有技術(shù)提供的垂直移位寄存器的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖，如圖2所示，VSR包括多個(gè)級(jí)聯(lián)的移位寄存器單元(Shift Register，SR)、開啟脈沖信號(hào)STV提供線、復(fù)位信號(hào)GRESET提供線、第一時(shí)鐘(CLKl)提供線和第二時(shí)鐘(CLK2)提供線。VSR電路每一級(jí)都采用一個(gè)移位寄存器電路，STV脈沖覆蓋CLKl的第一個(gè)脈沖，CLKl和CLK2脈沖交替提供，并通過Enable電路實(shí)現(xiàn)移位寄存器的功能。左側(cè)VSR移位寄存器工作時(shí)的時(shí)序圖如圖3所示，CLKl和CLK2的相位彼此相反。柵極驅(qū)動(dòng)電路工作過程如下:當(dāng)STV=I,輸出一高電平脈沖給第一行像素單元相連的移位寄存器單元SRl的輸入端，使第一行移位寄存器單元(SRl)打開，對(duì)面板內(nèi)輸出柵極高電平，其它行處于關(guān)閉狀態(tài)，同時(shí)為下一行移位寄存器單元(SR3)輸 入端注入高電平，使第二行打開；當(dāng)?shù)诙蠸R3輸出高電平時(shí)，其它行處于關(guān)閉狀態(tài)，同時(shí)為其下一行(移位寄存器SR5)輸入端注入高電平，依次順延，直到最后一行，各移位寄存器單元(SRl~SR2N-1)的輸出信號(hào)為OUTl~0UT2N-1，如圖3所示。
[0004]上述方案中的每一個(gè)移位寄存器單元只能控制一條柵線，該移位寄存器單元占據(jù)VSR40%以上的面積，面對(duì)如此多的VSR TFT器件，窄邊框設(shè)計(jì)難以實(shí)現(xiàn)。

【發(fā)明內(nèi)容】

[0005]有鑒于此，本發(fā)明實(shí)施例提供一種柵極驅(qū)動(dòng)電路及顯示器，使一個(gè)移位寄存器可同時(shí)控制兩條柵線，減少使用的移位寄存器的個(gè)數(shù)，從而減少布線空間，實(shí)現(xiàn)面板窄邊框化。
[0006]一種柵極驅(qū)動(dòng)電路，包括多個(gè)移位寄存器單元，所述柵極驅(qū)動(dòng)電路還包括:一邏輯電路，用于接收第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，并輸出邏輯脈沖信號(hào)，所述邏輯脈沖信號(hào)用于驅(qū)動(dòng)多個(gè)移位寄存器單元和多個(gè)使能電路；多個(gè)使能電路，與多個(gè)移位寄存器單元一對(duì)一連接，用于接收所述移位寄存器單元輸出的第一脈沖信號(hào)和所述邏輯電路輸出的邏輯脈沖信號(hào)，并輸出多個(gè)第二脈沖信號(hào)，所述多個(gè)第二脈沖信號(hào)用于驅(qū)動(dòng)多條柵線，其中，每個(gè)所述使能電路輸出兩個(gè)所述第二脈沖信號(hào)，用于驅(qū)動(dòng)兩條柵線。
[0007]一種顯示器，該顯示器包括:顯示區(qū)域，包括用于顯示圖像的多個(gè)像素，柵極驅(qū)動(dòng)電路，用于將掃描信號(hào)送至所述顯示區(qū)域，數(shù)據(jù)驅(qū)動(dòng)電路，用于將數(shù)據(jù)信號(hào)送至所述顯示區(qū)域，其中，該柵極驅(qū)動(dòng)電路為本發(fā)明實(shí)施例提供的任一所述的柵極驅(qū)動(dòng)電路。[0008]本發(fā)明提供的柵極驅(qū)動(dòng)電路及顯示器，通過使用一個(gè)移位寄存器同時(shí)控制兩條柵線，減少使用的移位寄存器的個(gè)數(shù)，從而減少布線空間，實(shí)現(xiàn)面板窄邊框化。
【專利附圖】

【附圖說明】
[0009]圖1為現(xiàn)有技術(shù)提供的TFT面板結(jié)構(gòu)示意圖；
[0010]圖2為現(xiàn)有技術(shù)提供的垂直移位寄存器的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；
[0011]圖3為現(xiàn)有柵極驅(qū)動(dòng)電路中左側(cè)垂直移位寄存器電路的時(shí)序圖；
[0012]圖4是本發(fā)明第一實(shí)施例中提供的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；
[0013]圖5是本發(fā)明第二實(shí)施例中提供的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；
[0014]圖6是本發(fā)明第二實(shí)施例中提供的第一邏輯電路?第五邏輯電路的結(jié)構(gòu)示意圖；
[0015]圖7是本發(fā)明第三實(shí)施例中提供的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；
[0016]圖8是本發(fā)明第三實(shí)施例中提供的使能電路的結(jié)構(gòu)示意圖；
[0017]圖9是本發(fā)明實(shí)施例提供的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；
[0018]圖10是本發(fā)明實(shí)施例提供的柵極驅(qū)動(dòng)電路的時(shí)序圖。
【具體實(shí)施方式】
[0019]下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說明?？梢岳斫獾氖牵颂幩枋龅木唧w實(shí)施例僅僅用于解釋本發(fā)明，而非對(duì)本發(fā)明的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與本發(fā)明相關(guān)的部分而非全部結(jié)構(gòu)。
[0020]本發(fā)明實(shí)施例提供的柵極驅(qū)動(dòng)電路可減少布線空間，實(shí)現(xiàn)面板窄邊框化，尤其適用于小尺寸的TFT面板。
[0021]一般地，在一個(gè)圖像幀中，驅(qū)動(dòng)每條柵線的驅(qū)動(dòng)信號(hào)均為只包括一個(gè)方波脈沖的信號(hào)，即在一個(gè)圖像畫面中每條柵線僅被驅(qū)動(dòng)一次，整個(gè)顯示屏中所有的柵線按照從上到下逐行掃描的方式依次被驅(qū)動(dòng)；當(dāng)然并不局限于逐行依次驅(qū)動(dòng)的方式，也可分區(qū)域驅(qū)動(dòng)，例如在一次掃描中同時(shí)驅(qū)動(dòng)兩行。
[0022]圖4為本發(fā)明實(shí)施例一提供的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖，本實(shí)施例提供的柵極驅(qū)動(dòng)電路可減少布線空間，實(shí)現(xiàn)面板窄邊框化，尤其適用于小尺寸的TFT面板。該柵極驅(qū)動(dòng)電路包括多個(gè)移位寄存器單元11(SR1?SRN)，還包括一邏輯電路12和多個(gè)使能電路13。
[0023]其中，一邏輯電路12，用于接收第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，并輸出邏輯脈沖信號(hào)，所述邏輯脈沖信號(hào)用于驅(qū)動(dòng)多個(gè)移位寄存器單元11和多個(gè)使能電路13。
[0024]在本實(shí)施例中，通過給移位寄存器單元11增加一個(gè)邏輯電路12，將時(shí)鐘信號(hào)轉(zhuǎn)換成所需的邏輯脈沖信號(hào)，驅(qū)動(dòng)多個(gè)移位寄存器單元11和多個(gè)使能電路13。
[0025]多個(gè)使能電路13，與多個(gè)移位寄存器單元11 一對(duì)一連接，用于接收所述移位寄存器單元輸出的第一脈沖信號(hào)和所述邏輯電路輸出的邏輯脈沖信號(hào)，并輸出多個(gè)第二脈沖信號(hào)，所述多個(gè)第二脈沖信號(hào)用于驅(qū)動(dòng)多條柵線，其中，每個(gè)所述使能電路輸出兩個(gè)所述第二脈沖信號(hào)，用于驅(qū)動(dòng)兩條柵線。
[0026]在本實(shí)施例中，使能電路與移位寄存器單元一對(duì)一連接，將每個(gè)移位寄存器單元輸出的一個(gè)脈沖信號(hào)和邏輯電路輸出的邏輯脈沖信號(hào)都轉(zhuǎn)化為兩個(gè)脈沖信號(hào)輸出，分別用于驅(qū)動(dòng)多條柵線，使每個(gè)移位寄存器單元能夠同時(shí)控制兩條柵線，大大減少了移位寄存器單元的個(gè)數(shù)，從而減少布線空間，有利于實(shí)現(xiàn)面板窄邊框化。
[0027]將每個(gè)移位寄存器單元輸出的一個(gè)脈沖信號(hào)和邏輯電路輸出的邏輯脈沖信號(hào)都轉(zhuǎn)化為兩個(gè)脈沖信號(hào)輸出的原理及實(shí)現(xiàn)方式有多種，本實(shí)施例僅在此舉出以下【具體實(shí)施方式】作為范例。
[0028]對(duì)于所述多個(gè)第二脈沖信號(hào)的時(shí)序圖形，可以有多種方案。以一個(gè)使能電路輸出兩個(gè)第二脈沖信號(hào)且所驅(qū)動(dòng)的兩條柵線為相鄰的為例，這兩個(gè)第二脈沖信號(hào)可以是互補(bǔ)的同步信號(hào)，即在這兩個(gè)第二脈沖信號(hào)組成的時(shí)間周期內(nèi)其中一個(gè)第二脈沖信號(hào)在一個(gè)周期內(nèi)前段為高電平，在一個(gè)周期內(nèi)后段為低電平，另一個(gè)第二脈沖信號(hào)在一個(gè)周期內(nèi)前段為低電平，在一個(gè)周期內(nèi)后段為高電平，此時(shí)所驅(qū)動(dòng)的兩條柵線依次被驅(qū)動(dòng)；也可以是高電平的時(shí)序完全相同的信號(hào)，此時(shí)所驅(qū)動(dòng)的兩條柵線同時(shí)被驅(qū)動(dòng)；也可以是高電平部分重疊的信號(hào)；以上各種情況中，兩個(gè)第二脈沖信號(hào)的高電平持續(xù)時(shí)間可以相等，也可以不相等。所述兩個(gè)第二脈沖信號(hào)驅(qū)動(dòng)不相鄰的兩條柵線時(shí)可作類似分析。當(dāng)然，最優(yōu)選的方式是依次驅(qū)動(dòng)兩條相鄰的柵線，且被驅(qū)動(dòng)的順序與顯示基板上所有柵線被驅(qū)動(dòng)的順序一致，且持續(xù)時(shí)間相同，此時(shí)顯示效果最佳。
[0029]該【具體實(shí)施方式】中，多個(gè)使能電路13將多個(gè)移位寄存器單元11輸出的第一脈沖信號(hào)和邏輯電路12輸出的邏輯脈沖信號(hào)進(jìn)行轉(zhuǎn)換，形成多個(gè)第二脈沖信號(hào)，且這些所述的第二脈沖信號(hào)除逐個(gè)落后一定時(shí)間外，頻率、幅度等均相同。其中，具體落后的時(shí)間，與多個(gè)使能電路13輸出多少個(gè)第二脈沖信號(hào)有關(guān)。
[0030]本發(fā)明第一實(shí)施例提供的柵極驅(qū)動(dòng)電路，通過一邏輯電路12和多個(gè)使能電路13將移位寄存器輸出的第一脈沖信號(hào)和邏輯電路輸出的邏輯脈沖信號(hào)轉(zhuǎn)換為多個(gè)第二脈沖信號(hào)，且每個(gè)使能電路輸出兩個(gè)第二脈沖信號(hào)，以向多條柵線進(jìn)行充電操作，打開多條柵線上的像素TFT開關(guān)，可大大降低移位寄存器的個(gè)數(shù)，從而減少布線空間，實(shí)現(xiàn)面板窄邊框化，尤其適用于小尺寸的面板，而且無需更改液晶面板的內(nèi)部設(shè)計(jì)，方便實(shí)現(xiàn)。
[0031]在上述技術(shù)方案的基礎(chǔ)上，同一使能電路輸出的所述第二脈沖信號(hào)的脈沖持續(xù)時(shí)間相等，且所述第二脈沖信號(hào)的高電平持續(xù)時(shí)間不相重疊。
[0032]在上述技術(shù)方案的基礎(chǔ)上，所述多個(gè)移位寄存器單元包括從第I級(jí)移位寄存器單元至第2*N-1級(jí)移位寄存器單元依次級(jí)聯(lián)的第一側(cè)N級(jí)移位寄存器單元，從第2級(jí)移位寄存器單元至第2*N級(jí)移位寄存器單元依次級(jí)聯(lián)的與第一側(cè)相對(duì)的第二側(cè)N級(jí)移位寄存器單元，所述N為大于I的整數(shù)。
[0033]在上述技術(shù)方案的基礎(chǔ)上，第I級(jí)和第2級(jí)移位寄存器單元的輸入端接收起始移位信號(hào)，從第I級(jí)移位寄存器單元至第2*N-2級(jí)任一級(jí)所述移位寄存器單元的輸出端連接下一級(jí)移位寄存器單元的輸入端，所述N為大于I的整數(shù)。
[0034]圖5和圖9為本發(fā)明實(shí)施例二提供的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖，圖5是本發(fā)明第二實(shí)施例中提供的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖，如圖5所示，本實(shí)施例在上述各實(shí)施例的基礎(chǔ)上，一邏輯電路12包括第一邏輯電路121、第二邏輯電路122、第三邏輯電路123、第四邏輯電路124和第五邏輯電路125。
[0035]其中，第一邏輯電路121,用于接收第一時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，并輸出第一邏輯脈沖信號(hào)，所述第一邏輯脈沖信號(hào)用于驅(qū)動(dòng)所述第一側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元。
[0036]在本實(shí)施例中，請(qǐng)參照?qǐng)D6、圖7，第一邏輯電路121接收第一時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，輸出第一邏輯脈沖信號(hào)，驅(qū)動(dòng)第一側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元。所述第一邏輯脈沖信號(hào)又經(jīng)過第一反相器輸出第一反相邏輯脈沖信號(hào)，驅(qū)動(dòng)與所述第一側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元相連的使能電路。
[0037]第二邏輯電路122，用于接收第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，并輸出第二邏輯脈沖信號(hào)，所述第二邏輯脈沖信號(hào)用于驅(qū)動(dòng)所述第二側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元。
[0038]在本實(shí)施例中，請(qǐng)參照?qǐng)D6、圖7，第二邏輯電路接收第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，輸出第二邏輯脈沖信號(hào)，驅(qū)動(dòng)第二側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元。第二邏輯脈沖信號(hào)又經(jīng)過第二反相器輸出第二反相邏輯脈沖信號(hào)，驅(qū)動(dòng)與所述第二側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元相連的使能電路。
[0039]第三邏輯電路123，用于接收第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)，并輸出第三邏輯脈沖信號(hào)，所述第三邏輯脈沖信號(hào)用于驅(qū)動(dòng)所述第一側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元。
[0040]在本實(shí)施例中，請(qǐng)參照?qǐng)D6、圖7，第三邏輯電路接收第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)，輸出第三邏輯脈沖信號(hào)，驅(qū)動(dòng)所述第一側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元。第三邏輯脈沖信號(hào)又經(jīng)過第三反相器輸出第三反相邏輯脈沖信號(hào)，驅(qū)動(dòng)與所述第一側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元相連的使能電路。
[0041]第四邏輯電路12 4，用于接收第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，并輸出第四邏輯脈沖信號(hào)，所述第四邏輯脈沖信號(hào)用于驅(qū)動(dòng)所述第二側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元。
[0042]在本實(shí)施例中，請(qǐng)參照?qǐng)D6、圖7，第四邏輯電路接收第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，輸出第四邏輯脈沖信號(hào)，驅(qū)動(dòng)所述第二側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元。第四邏輯脈沖信號(hào)又經(jīng)過第四反相器輸出第四反相邏輯脈沖信號(hào)，驅(qū)動(dòng)與所述第二側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元相連的使能電路。
[0043]第五邏輯電路125,用于接收第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，并輸出第五邏輯脈沖信號(hào)，所述第五邏輯脈沖信號(hào)用于驅(qū)動(dòng)所述多個(gè)使能電路。
[0044]其中，如圖10所示，為上述柵極驅(qū)動(dòng)電路的工作時(shí)序圖，PNP型三極管輸入高電平截止，輸入低電平導(dǎo)通，NPN型三極管輸入高電平導(dǎo)通，輸入低電平截止，CLKl代表第一時(shí)鐘信號(hào)，CLK2代表第二時(shí)鐘信號(hào)，CKL3代表第三時(shí)鐘信號(hào)，CLK4代表第四時(shí)鐘信號(hào)，
CLK\、CLK2 ^ CLK'、--分別表示與第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信
號(hào)、第四時(shí)鐘信號(hào)相反的時(shí)鐘信號(hào)。
[0045]對(duì)于第一邏輯電路，在和t2期間，CLKl=I輸入高電平，CLK4=0 WlCLKA = X輸入高電平，使第一邏輯脈沖信號(hào)輸出高電平；在t3、t4和t5期間，CLKl=O輸入低電平，CLK4=0則CLKA=I輸入高電平，使第一邏輯脈沖信號(hào)輸出低電平;在、和t7期間，CLKI=O輸入
低電平，CLK4=1則aJ4=0輸入低電平，使第一邏輯脈沖信號(hào)輸出低電平；在〖8期間，CLki=I輸入高電平，clk4=i w\clkI=o輸入低電平，使第一邏輯脈沖信號(hào)輸出低電平。
[0046]對(duì)于第二邏輯電路，在期間，CLKl=I則1=0輸入低電平，CLK2=0輸入低電
平，使第二邏輯脈沖信號(hào)輸出低電平；在t2期間，CLKl=I則aJTl=0輸入低電平，CLK2=1
輸入高電平，使第二邏輯脈沖信號(hào)輸出低電平；在丨3和t4期間，CLKl=O則OJH=I輸入高電平，CLK2=1輸入高電平，使第二邏輯脈沖信號(hào)輸出高電平；在t5、t6和t7期間，CLKl=O則CZJH=I輸入高電平，CLK2=0輸入低電平，使第二邏輯脈沖信號(hào)輸出低電平；在丨8期間，
CLKl=I則OJTl=O輸入低電平，CLK2=0輸入低電平，使第二邏輯脈沖信號(hào)輸出低電平。
[0047]對(duì)于第三邏輯電路，在&期間，CLK2=0則CZJT2=1輸入高電平，CLK3=0輸入低
電平，使第三邏輯脈沖信號(hào)輸出低電平；在t2和t3期間，CLK2=1則d2=0輸入低電平，
CLK3=0輸入低電平，使第二邏輯脈沖信號(hào)輸出低電平；在t4期間，CLK2=1則Π2=0輸入低電平，CLK3=1輸入高電平，使第三邏輯脈沖信號(hào)輸出低電平；在t5和t6期間，CLK2=0則d2=l輸入高電平，CLK3=1輸入高電平，使第三邏輯脈沖信號(hào)輸出高電平；在t7期間，
CLK2=0則CZJT2 = 1輸入高電平，CLK3=0輸入低電平，使第三邏輯脈沖信號(hào)輸出低電平；在
t8期間，CLK2=0則= 1輸入高電平，CLK3=0輸入低電平，使第三邏輯脈沖信號(hào)輸出低電平。
[0048]對(duì)于第四邏輯電路，在h、t2和t3期間，CLK3=0則CLK3 =1輸入高電平，CLK4=0輸入低電平，使第四邏輯脈沖信號(hào)輸出低電平；在&和t5期間，CLK3=i則CDT3=0輸入低電
平，CLK4=0輸入低電平，使第四邏輯脈沖信號(hào)輸出低電平；在t6期間，CLK3=1則.3=0
輸入低電平，CLK4=0輸入低電平，使第四邏輯脈沖信號(hào)輸出低電平；在t7和t8期間，CLK3=0則=1輸入高電平，CLK4=1輸入高電平，使第四邏輯脈沖信號(hào)輸出高電平。
[0049]對(duì)于第五邏輯電路，在h期間，CLKl=I輸入高電平，CLK2=0輸入低電平，CLK3=0輸入低電平，CLK4=0輸入低電平，使第五邏輯脈沖信號(hào)輸出低電平；在丨2期間，CLKl=I輸入高電平，CLK2=1輸入高電平，CLK3=0輸入低電平，CLK4=0輸入低電平，使第五邏輯脈沖信號(hào)輸出高電平；在t3期間，CLKl=O輸入低電平，CLK2=1輸入高電平，CLK3=0輸入低電平，CLK4=0輸入低電平，使第五邏輯脈沖信號(hào)輸出低電平；在t4期間,CLKl=O輸入低電平，CLK2=1輸入高電平，CLK3=1輸入高電平，CLK4=0輸入低電平，使第五邏輯脈沖信號(hào)輸出高電平；在&期間，CLKl=O輸入低電平，CLK2=0輸入低電平，CLK3=1輸入高電平，CLK4=0輸入低電平，使第五邏輯脈沖信號(hào)輸出低電平；在t6期間，CLKl=O輸入低電平，CLK2=0輸入低電平，CLK3=1輸入高電平，CLK4=1輸入高電平，使第五邏輯脈沖信號(hào)輸出高電平；在丨7期間，CLKl=O輸入低電平，CLK2=0輸入低電平，CLK3=0輸入低電平，CLK4=1輸入高電平，使第五邏輯脈沖信號(hào)輸出低電平；在t8期間，CLKl=I輸入高電平，CLK2=0輸入低電平，CLK3=0輸入低電平，CLK4=1輸入高電平，使第五邏輯脈沖信號(hào)輸出高電平。
[0050]本發(fā)明第二實(shí)施例提供的柵極驅(qū)動(dòng)電路，通過五個(gè)邏輯電路分別輸出五個(gè)邏輯脈沖信號(hào)分別用于驅(qū)動(dòng)多個(gè)移位寄存器單元和多個(gè)使能電路，每個(gè)移位寄存器單元可驅(qū)動(dòng)相鄰的兩條柵線，減少移位寄存器單元的個(gè)數(shù)，減少布線空間，從而實(shí)現(xiàn)面板窄邊框化。
[0051]在上述技術(shù)方案的基礎(chǔ)上，所述第一邏輯脈沖信號(hào)經(jīng)過第一反相器輸出第一反相邏輯脈沖信號(hào)，所述第一反相邏輯脈沖信號(hào)用于驅(qū)動(dòng)與所述第一側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元相連的使能電路；所述第二邏輯脈沖信號(hào)經(jīng)過第二反相器輸出第二反相邏輯脈沖信號(hào)，所述第二反相邏輯脈沖信號(hào)用于驅(qū)動(dòng)與所述第二側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元相連的使能電路；所述第三邏輯脈沖信號(hào)經(jīng)過第三反相器輸出第三反相邏輯脈沖信號(hào)，所述第三反相邏輯脈沖信號(hào)用于驅(qū)動(dòng)與所述第一側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元相連的使能電路；所述第四邏輯脈沖信號(hào)經(jīng)過第四反相器輸出第四反相邏輯脈沖信號(hào)，所述第四反相邏輯脈沖信號(hào)用于驅(qū)動(dòng)與所述第二側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元相連的使能電路。
[0052]圖7、圖8和圖9所示為本發(fā)明實(shí)施例三提供的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖，本實(shí)施例在上述各實(shí)施例的基礎(chǔ)上，多個(gè)使能電路13中的每個(gè)使能電路包括:第一薄膜晶體管Tl、第二薄膜晶體管T2、第三薄膜晶體管T3、第四薄膜晶體管T4、第五薄膜晶體管T5、第六薄膜晶體管T6、第五反相器和第六反相器；
[0053]其中，所述第一薄膜晶體管Tl的源極通過所述第五反相器與所述移位寄存器單元的輸出端相連，漏極與所述第三薄膜晶體管T3、所述第二薄膜晶體管T2、所述第五薄膜晶體管T5的源極相連。
[0054]所述第二薄膜晶體管T2的源極接收高電平信號(hào)，漏極與所述第一薄膜晶體管Tl的漏極相連。
[0055]當(dāng)所述使能電路與所述第一側(cè)N級(jí)移位寄存器單元奇數(shù)行移位寄存器單元相連時(shí)，所述第一薄膜晶體管Tl和所述第二薄膜晶體管T2的柵極接收所述第一反相邏輯脈沖信號(hào)，當(dāng)所述使能電路與所述第二側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元相連時(shí)，所述第一薄膜晶體管Tl和所述第二薄膜晶體管T2的柵極接收所述第二反相邏輯脈沖信號(hào)，當(dāng)所述使能電路與所述第一側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元相連時(shí)，所述第一薄膜晶體管Tl和所述第二薄膜晶體管T2的柵極接收所述第三反相邏輯脈沖信號(hào)，當(dāng)所述使能電路與所述第二側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元相連時(shí)，所述第一薄膜晶體管Tl和所述第二薄膜晶體管T2的柵極接收所述第四反相邏輯脈沖信號(hào)。
[0056]所述第三薄膜晶體管T3的源極與所述第一薄膜晶體管T2的漏極相連，漏極與所述使能電路中的兩條輸出線中的一條OUTl相連，柵極接收所述第五邏輯脈沖信號(hào)。
[0057]所述第四薄膜晶體管T4的源極接收高電平信號(hào)，漏極與所述使能電路中的兩條輸出線中的一條OUTl相連，柵極通過所述第六反相器接收所述第五邏輯脈沖信號(hào)。
[0058]所述第五薄膜晶體管T5的源極與所述第一薄膜晶體管Tl的漏極相連，漏極與所述使能電路中的兩條輸出線中的另一條0UT2相連，柵極接收所述第五邏輯脈沖信號(hào)。
[0059]所述第六薄膜晶體管T6的源極接收高電平信號(hào)，漏極與所述使能電路中的兩條輸出線中的另一條0UT2相連，柵極接收所述第五邏輯脈沖信號(hào)。[0060]其中，如圖10所示，為上述柵極驅(qū)動(dòng)電路的工作時(shí)序圖，PNP型三極管輸入高電平截止，輸入低電平導(dǎo)通，NPN型三極管輸入高電平導(dǎo)通，輸入低電平截止，SOUTl?S0UT2N分別代表移位寄存器單兀SRl?SR2N輸出的第一脈沖信號(hào)。
[0061]對(duì)于第一側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元(如移位寄存器單元SRl)對(duì)應(yīng)的使能電路，將第一脈沖信號(hào)、第三反相邏輯脈沖信號(hào)和第五邏輯脈沖信號(hào)轉(zhuǎn)換成兩個(gè)第二脈沖信號(hào)(0UT1和0UT2)。在&期間，SOUTl=I輸出高電平，第三邏輯脈沖信號(hào)輸出低電平則第三反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出低電平，則使OUTl輸出低電平，0UT2輸出低電平；在t2期間，SOUTl=I輸出高電平，第三邏輯脈沖信號(hào)輸出低電平則第三反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出高電平，則使OUTI輸出低電平，0UT2輸出低電平；在&期間，SOUTl=I輸出高電平，第三邏輯脈沖信號(hào)輸出低電平則第三反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出低電平，則使OUTl輸出低電平，0UT2輸出低電平；在t4期間，SOUTl=I輸出高電平，第三邏輯脈沖信號(hào)輸出低電平則第三反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出高電平，則使OUTl輸出低電平，0UT2輸出低電平；在&期間，SOUTl=I輸出高電平，第三邏輯脈沖信號(hào)輸出高電平則第三反相邏輯脈沖信號(hào)輸出低電平，第五邏輯脈沖信號(hào)輸出低電平，則使OUTl輸出高電平，0UT2輸出低電平；在t6期間，SOUTl=I輸出高電平，第三邏輯脈沖信號(hào)輸出高電平則第三反相邏輯脈沖信號(hào)輸出低電平，第五邏輯脈沖信號(hào)輸出高電平，則使OUTl輸出低電平，0UT2輸出高電平；在t7期間，SOUTl=I輸出高電平，第三邏輯脈沖信號(hào)輸出低電平則第三反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出低電平，則使OUTl輸出低電平，0UT2輸出低電平；在t8期間，SOUTl=I輸出高電平，第三邏輯脈沖信號(hào)輸出低電平則第三反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出高電平，則使OUTl輸出低電平，0UT2輸出低電平。
[0062]對(duì)于第二側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元(如移位寄存器單元SR2)對(duì)應(yīng)的使能電路，將第一脈沖信號(hào)、第四反相邏輯脈沖信號(hào)和第五邏輯脈沖信號(hào)轉(zhuǎn)換成兩個(gè)第二脈沖信號(hào)(0UT3和0UT4)。在&期間，S0UT2=0輸出低電平，第四邏輯脈沖信號(hào)輸出低電平則第四反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出低電平，則使0UT3輸出低電平，0UT4輸出低電平；在&期間，S0UT2=0輸出低電平，第四邏輯脈沖信號(hào)輸出低電平則第四反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT3輸出低電平，0UT4輸出低電平；在&期間，S0UT2=1輸出高電平，第四邏輯脈沖信號(hào)輸出低電平則第四反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出低電平，則使0UT3輸出低電平，0UT4輸出低電平；在t4期間，S0UT2=1輸出高電平，第四邏輯脈沖信號(hào)輸出低電平則第四反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT3輸出低電平，0UT4輸出低電平；在&期間，S0UT2=1輸出高電平，第四邏輯脈沖信號(hào)輸出低電平則第四反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出低電平，則使0UT3輸出低電平，0UT4輸出低電平；在t6期間，S0UT2=1輸出高電平，第四邏輯脈沖信號(hào)輸出低電平則第四反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT3輸出低電平，0UT4輸出低電平；在t7期間，S0UT2=1輸出高電平，第四邏輯脈沖信號(hào)輸出高電平則第四反相邏輯脈沖信號(hào)輸出低電平，第五邏輯脈沖信號(hào)輸出低電平，則使0UT3輸出高電平，0UT4輸出低電平；在t8期間，S0UT2=1輸出高電平，第四邏輯脈沖信號(hào)輸出高電平則第四反相邏輯脈沖信號(hào)輸出低電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT3輸出低電平，0UT4輸出高電平。[0063]對(duì)于第一側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元(如移位寄存器單元SR3)對(duì)應(yīng)的使能電路，將第一脈沖信號(hào)、第一反相邏輯脈沖信號(hào)和第五邏輯脈沖信號(hào)轉(zhuǎn)換成兩個(gè)第二脈沖信號(hào)(0UT5和0UT6)。在&期間，S0UT3=0輸出低電平，第一邏輯脈沖信號(hào)輸出高電平則第一反相邏輯脈沖信號(hào)輸出低電平，第五邏輯脈沖信號(hào)輸出低電平，則使0UT5輸出低電平，0UT6輸出低電平；在&期間，S0UT3=0輸出低電平，第一邏輯脈沖信號(hào)輸出高電平則第一反相邏輯脈沖信號(hào)輸出低電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT5輸出低電平，0UT6輸出低電平；在&期間，S0UT3=0輸出低電平，第一邏輯脈沖信號(hào)輸出低電平則第一反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出低電平，則使0UT5輸出低電平，0UT6輸出低電平；在t4期間，S0UT3=0輸出低電平，第一邏輯脈沖信號(hào)輸出低電平則第一反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT5輸出低電平，0UT6輸出低電平；在t5期間,S0UT3=1輸出高電平,第一邏輯脈沖信號(hào)輸出低電平則第一反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出低電平，則使0UT5輸出低電平，0UT6輸出低電平；在t6期間，S0UT3=1輸出高電平,第一邏輯脈沖信號(hào)輸出低電平則第一反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT5輸出低電平，0UT6輸出低電平；在t7期間，S0UT3=1輸出高電平,第一邏 輯脈沖信號(hào)輸出低電平則第一反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出低電平，則使0UT5輸出低電平，0UT6輸出低電平；在t8期間，S0UT3=1輸出高電平，第一邏輯脈沖信號(hào)輸出低電平則第一反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT5輸出低電平,0UT6輸出低電平；在t9期間,S0UT3=1輸出高電平,第一邏輯脈沖信號(hào)輸出高電平則第一反相邏輯脈沖信號(hào)輸出低電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT5輸出高電平，0UT6輸出低電平；在t1(l期間,S0UT3=1輸出高電平,第一邏輯脈沖信號(hào)輸出高電平則第一反相邏輯脈沖信號(hào)輸出低電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT5輸出低電平，0UT6輸出高電平。
[0064]對(duì)于第二側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元(如移位寄存器單元SR4)對(duì)應(yīng)的使能電路，將第一脈沖信號(hào)、第二反相邏輯脈沖信號(hào)和第五邏輯脈沖信號(hào)轉(zhuǎn)換成兩個(gè)第二脈沖信號(hào)(0UT7和0UT8)。在^期間，S0UT4=0輸出低電平，第二邏輯脈沖信號(hào)輸出低電平則第二反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出低電平，則使0UT7輸出低電平，0UT8輸出低電平；在t2期間，S0UT4=0輸出低電平，第二邏輯脈沖信號(hào)輸出低電平則第二反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT7輸出低電平，0UT8輸出低電平；在&期間，S0UT4=0輸出低電平，第二邏輯脈沖信號(hào)輸出高電平則第二反相邏輯脈沖信號(hào)輸出低電平，第五邏輯脈沖信號(hào)輸出低電平，則使0UT7輸出低電平，0UT8輸出低電平；在&期間，S0UT4=0輸出低電平，第二邏輯脈沖信號(hào)輸出高電平則第二反相邏輯脈沖信號(hào)輸出低電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT7輸出低電平，0UT8輸出低電平；在t5期間，S0UT4=0輸出低電平，第二邏輯脈沖信號(hào)輸出低電平則第二反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出低電平，則使0UT7輸出低電平，0UT8輸出低電平；在t6期間，S0UT4=0輸出低電平，第二邏輯脈沖信號(hào)輸出低電平則第二反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT7輸出低電平，0UT8輸出低電平；在t7期間，S0UT4=1輸出高電平，第二邏輯脈沖信號(hào)輸出低電平則第二反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出低電平，則使0UT7輸出低電平，0UT8輸出低電平；在t8期間，S0UT4=!輸出高電平，第二邏輯脈沖信號(hào)輸出低電平則第二反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT7輸出低電平，0UT8輸出低電平；在t9期間，S0UT4=1輸出高電平，第二邏輯脈沖信號(hào)輸出低電平則第二反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出低電平，則使0UT7輸出低電平,0UT8輸出低電平；在t10期間，S0UT4=1輸出高電平，第二邏輯脈沖信號(hào)輸出低電平則第二反相邏輯脈沖信號(hào)輸出高電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT7輸出低電平，0UT8輸出低電平^t11期間，S0UT4=1輸出高電平，第二邏輯脈沖信號(hào)輸出高電平則第二反相邏輯脈沖信號(hào)輸出低電平，第五邏輯脈沖信號(hào)輸出低電平，則使0UT7輸出高電平，0UT8輸出低電平；在^期間，S0UT4=1輸出高電平，第二邏輯脈沖信號(hào)輸出高電平則第二反相邏輯脈沖信號(hào)輸出低電平，第五邏輯脈沖信號(hào)輸出高電平，則使0UT7輸出低電平，0UT8輸出高電平。
[0065]接下來依次順延，直到最后一行。最終各柵線獲得的信號(hào)(0UT1~0UT8)如圖10所示，可用于驅(qū)動(dòng)各柵線，控制不同柵線上的像素TFT的開關(guān)。
[0066]本發(fā)明第三實(shí)施例提供的柵極驅(qū)動(dòng)電路，通過多個(gè)使能電路將多個(gè)移位寄存器單元輸出的第一脈沖信號(hào)和邏輯電路輸出的邏輯脈沖信號(hào)轉(zhuǎn)換成多個(gè)第二脈沖信號(hào)，且每個(gè)使能電路輸出兩個(gè)第二脈沖信號(hào)，每個(gè)移位寄存器單元可驅(qū)動(dòng)相鄰的兩條柵線，減少移位寄存器單元的個(gè)數(shù)，減少布線空間，從而實(shí)現(xiàn)面板窄邊框化。
[0067]本發(fā)明第四實(shí)施例提供一種顯示器，包括:顯示區(qū)域，具有用于顯示圖像的多個(gè)像素；柵極驅(qū)動(dòng)電路，用于將掃描信號(hào)送至所述顯示區(qū)域；數(shù)據(jù)驅(qū)動(dòng)電路，用于將數(shù)據(jù)信號(hào)送至所述顯示區(qū)域；其中，所述柵極驅(qū)動(dòng)電路為如第一-第三實(shí)施例任一個(gè)中所述的柵極驅(qū)動(dòng)電路。由于包含了在前實(shí)施例的柵極驅(qū)動(dòng)電路，本實(shí)施例中的顯示器自然也具備了相應(yīng)的有益效果。
[0068]注意，上述僅為本發(fā)明的較佳實(shí)施例及所運(yùn)用技術(shù)原理。本領(lǐng)域技術(shù)人員會(huì)理解，本發(fā)明不限于這里所述的特定實(shí)施例，對(duì)本領(lǐng)域技術(shù)人員來說能夠進(jìn)行各種明顯的變化、重新調(diào)整和替代而不會(huì)脫離本發(fā)明的保護(hù)范圍。因此，雖然通過以上實(shí)施例對(duì)本發(fā)明進(jìn)行了較為詳細(xì)的說明，但是本發(fā)明不僅僅限于以上實(shí)施例，在不脫離本發(fā)明構(gòu)思的情況下，還可以包括更多其他等效實(shí)施例，而本發(fā)明的范圍由所附的權(quán)利要求范圍決定。
【權(quán)利要求】
1.一種柵極驅(qū)動(dòng)電路，包括多個(gè)移位寄存器單元，其特征在于，還包括: 一邏輯電路，用于接收第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，并輸出邏輯脈沖信號(hào)，所述邏輯脈沖信號(hào)用于驅(qū)動(dòng)所述多個(gè)移位寄存器單元和多個(gè)使能電路； 所述多個(gè)使能電路，與所述多個(gè)移位寄存器單元一對(duì)一連接，用于接收所述移位寄存器單元輸出的第一脈沖信號(hào)和所述邏輯電路輸出的所述邏輯脈沖信號(hào)，并輸出多個(gè)第二脈沖信號(hào)，所述多個(gè)第二脈沖信號(hào)用于驅(qū)動(dòng)多條柵線，其中，每個(gè)所述使能電路輸出兩個(gè)所述第二脈沖信號(hào)，用于驅(qū)動(dòng)兩條柵線。
2.根據(jù)權(quán)利要求1所述的柵極驅(qū)動(dòng)電路，其特征在于，同一使能電路輸出的所述第二脈沖信號(hào)的脈沖持續(xù)時(shí)間相等，且所述第二脈沖信號(hào)的高電平持續(xù)時(shí)間不相重疊。
3.根據(jù)權(quán)利要求1所述的柵極驅(qū)動(dòng)電路，其特征在于，所述多個(gè)移位寄存器單元包括從第I級(jí)移位寄存器單元至第2*N-1級(jí)移位寄存器單元依次級(jí)聯(lián)的第一側(cè)N級(jí)移位寄存器單元，從第2級(jí)移位寄存器單元至第2*N級(jí)移位寄存器單元依次級(jí)聯(lián)的與第一側(cè)相對(duì)的第二側(cè)N級(jí)移位寄存器單元，所述N為大于I的整數(shù)。
4.根據(jù)權(quán)利要求3所述的柵極驅(qū)動(dòng)電路，其特征在于，所述邏輯電路包括: 第一邏輯電路，用于接收第一時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，并輸出第一邏輯脈沖信號(hào)，所述第一邏輯脈沖信號(hào)用于驅(qū)動(dòng)所述第一側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元； 第二邏輯電路，用于接收第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，并輸出第二邏輯脈沖信號(hào)，所述第二邏輯脈沖信號(hào)用于驅(qū)動(dòng)所述第二側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元； 第三邏輯電路，用于接收第二時(shí)鐘信號(hào)和第三時(shí)鐘信號(hào)，并輸出第三邏輯脈沖信號(hào)，所述第三邏輯脈沖信號(hào)用于驅(qū)動(dòng)所述第一側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元； 第四邏輯電路，用于接收第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，并輸出第四邏輯脈沖信號(hào)，所述第四邏輯脈沖信號(hào)用于驅(qū)動(dòng)所述第二側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元； 第五邏輯電路，用于接收第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，并輸出第五邏輯脈沖信號(hào)，所述第五邏輯脈沖信號(hào)用于驅(qū)動(dòng)所述多個(gè)使能電路。
5.根據(jù)權(quán)利要求4所述的柵極驅(qū)動(dòng)電路，其特征在于，所述第一邏輯脈沖信號(hào)經(jīng)過第一反相器輸出第一反相邏輯脈沖信號(hào)，所述第一反相邏輯脈沖信號(hào)用于驅(qū)動(dòng)與所述第一側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元相連的使能電路；所述第二邏輯脈沖信號(hào)經(jīng)過第二反相器輸出第二反相邏輯脈沖信號(hào)，所述第二反相邏輯脈沖信號(hào)用于驅(qū)動(dòng)與所述第二側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元相連的使能電路；所述第三邏輯脈沖信號(hào)經(jīng)過第三反相器輸出第三反相邏輯脈沖信號(hào)，所述第三反相邏輯脈沖信號(hào)用于驅(qū)動(dòng)與所述第一側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元相連的使能電路；所述第四邏輯脈沖信號(hào)經(jīng)過第四反相器輸出第四反相邏輯脈沖信號(hào)，所述第四反相邏輯脈沖信號(hào)用于驅(qū)動(dòng)與所述第二側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元相連的使能電路。
6.根據(jù)權(quán)利要求5所述的柵極驅(qū)動(dòng)電路，其特征在于，所述使能電路包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管、第五薄膜晶體管、第六薄膜晶體管、第五反相器和第六反相器； 其中，所述第一薄膜晶體管的源極通過所述第五反相器與所述移位寄存器單元的輸出端相連，漏極與所述第三薄膜晶體管、所述第二薄膜晶體管、所述第五薄膜晶體管的源極相連； 所述第二薄膜晶體管的源極接收高電平信號(hào)，漏極與所述第一薄膜晶體管的漏極相連； 當(dāng)所述使能電路與所述第一側(cè)N級(jí)移位寄存器單元奇數(shù)行移位寄存器單元相連時(shí)，所述第一薄膜晶體管和所述第二薄膜晶體管的柵極接收所述第一反相邏輯脈沖信號(hào)，當(dāng)所述使能電路與所述第二側(cè)N級(jí)移位寄存器單元的奇數(shù)行移位寄存器單元相連時(shí)，所述第一薄膜晶體管和所述第二薄膜晶體管的柵極接收所述第二反相邏輯脈沖信號(hào)，當(dāng)所述使能電路與所述第一側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元相連時(shí)，所述第一薄膜晶體管和所述第二薄膜晶體管的柵極接收所述第三反相邏輯脈沖信號(hào)，當(dāng)所述使能電路與所述第二側(cè)N級(jí)移位寄存器單元的偶數(shù)行移位寄存器單元相連時(shí)，所述第一薄膜晶體管和所述第二薄膜晶體管的柵極接收所述第四反相邏輯脈沖信號(hào)； 所述第三薄膜晶體管的源極與所述第一薄膜晶體管的漏極相連，漏極與所述使能電路中的兩條輸出線中的一條相連，柵極接收所述第五邏輯脈沖信號(hào)； 所述第四薄膜晶體管的源極接收高電平信號(hào)，漏極與所述使能電路中的兩條輸出線中的一條相連，柵極通過所述第六反相器接收所述第五邏輯脈沖信號(hào)； 所述第五薄膜晶體管的源極與所述第一薄膜晶體管的漏極相連，漏極與所述使能電路中的兩條輸出線中的另一條 相連，柵極接收所述第五邏輯脈沖信號(hào)； 所述第六薄膜晶體管的源極接收高電平信號(hào)，漏極與所述使能電路中的兩條輸出線中的另一條相連，柵極接收所述第五邏輯脈沖信號(hào)。
7.根據(jù)權(quán)利要求3-6中任一項(xiàng)所述的柵極驅(qū)動(dòng)電路，其特征在于，第I級(jí)和第2級(jí)移位寄存器單元的輸入端接收起始移位信號(hào)，從第I級(jí)移位寄存器單元至第2*N-2級(jí)任一級(jí)所述移位寄存器單元的輸出端連接下一級(jí)移位寄存器單元的輸入端，所述N為大于I的整數(shù)。
8.—種顯不器,包括: 顯示區(qū)域，包括用于顯示圖像的多個(gè)像素； 柵極驅(qū)動(dòng)電路，用于將掃描信號(hào)送至所述顯示區(qū)域； 數(shù)據(jù)驅(qū)動(dòng)電路，用于將數(shù)據(jù)信號(hào)送至所述顯示區(qū)域； 其中，所述柵極驅(qū)動(dòng)電路為如權(quán)利要求1-7中任一項(xiàng)所述的柵極驅(qū)動(dòng)電路。
【文檔編號(hào)】G09G3/36GK103928002SQ201310754900
【公開日】2014年7月16日 申請(qǐng)日期:2013年12月31日 優(yōu)先權(quán)日:2013年12月31日
【發(fā)明者】黃強(qiáng)燦 申請(qǐng)人:廈門天馬微電子有限公司, 天馬微電子股份有限公司