一種支持灰度等級(jí)擴(kuò)展的顯示控制系統(tǒng)及驅(qū)動(dòng)芯片的制作方法
【專利摘要】本實(shí)用新型屬于顯示控制【技術(shù)領(lǐng)域】，提供了一種支持灰度等級(jí)擴(kuò)展的顯示控制系統(tǒng)及驅(qū)動(dòng)芯片。該支持灰度等級(jí)擴(kuò)展的顯示控制系統(tǒng)中，同步控制卡輸出顯示精度為n2的灰度數(shù)據(jù)，n2＜16，同步控制卡配合相應(yīng)結(jié)構(gòu)的驅(qū)動(dòng)芯片，可使得同步控制卡與驅(qū)動(dòng)芯片之間的數(shù)據(jù)傳輸量從現(xiàn)有的16位降為n2位，因此，同步控制卡與驅(qū)動(dòng)芯片之間的數(shù)據(jù)傳輸速率提升了16/n2倍，因此，同步控制卡與驅(qū)動(dòng)芯片之間的數(shù)據(jù)傳輸速率提升了16/n2倍，從而相對(duì)于現(xiàn)有技術(shù)而言，提高了灰度時(shí)鐘信號(hào)GCLK的頻率上限，提高了行掃頻率，進(jìn)而提高了畫面的刷新率。
【專利說明】一種支持灰度等級(jí)擴(kuò)展的顯示控制系統(tǒng)及驅(qū)動(dòng)芯片
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于顯示控制【技術(shù)領(lǐng)域】，尤其涉及一種主要應(yīng)用在LED顯示控制方面、并支持灰度等級(jí)擴(kuò)展的顯示控制系統(tǒng)及驅(qū)動(dòng)芯片。
【背景技術(shù)】
[0002]在LED顯示屏的顯示控制領(lǐng)域，采用脈沖寬度調(diào)制(Pulse Width Modulation,PWM)方式，實(shí)現(xiàn)對(duì)各LED發(fā)光亮度的調(diào)節(jié)。具體來說，是在固定顯示周期內(nèi)，通過調(diào)節(jié)LED亮/滅的時(shí)間比，達(dá)到LED亮度調(diào)節(jié)的目的，且在LED亮?xí)r，流過的是固定的電流，光的波長不會(huì)變化，避免LED在不同電流下的顏色變化問題。
[0003]如圖1示出了 LED顯示屏的顯示控制系統(tǒng)的典型結(jié)構(gòu)，其包括同步控制卡和若干級(jí)聯(lián)的驅(qū)動(dòng)芯片。其中，串行數(shù)據(jù)傳輸線SDI為一條級(jí)聯(lián)線，數(shù)據(jù)時(shí)鐘線DCLK、灰度時(shí)鐘線GCLK和鎖存線LE分別為共用線；串行數(shù)據(jù)傳輸線SDI與數(shù)據(jù)時(shí)鐘線DCLK配合，得到所需的顯示數(shù)據(jù)，鎖存線LE與數(shù)據(jù)時(shí)鐘線配合，得到所需的控制指令。具體而言，同步控制卡與驅(qū)動(dòng)芯片之間的顯示數(shù)據(jù)傳輸過程是:同步控制卡通過串行數(shù)據(jù)傳輸線SDI向與其連接的驅(qū)動(dòng)芯片傳輸一定精度的灰度數(shù)據(jù)，當(dāng)驅(qū)動(dòng)芯片中任一端口的顯示數(shù)據(jù)傳輸完畢后，將該端口的灰度數(shù)據(jù)進(jìn)行鎖存，如此反復(fù)，直到所有端口的灰度數(shù)據(jù)均傳輸完畢并鎖存后，對(duì)整體的灰度數(shù)據(jù)進(jìn)行鎖存，鎖存的灰度數(shù)據(jù)用于輸出顯示。
[0004]現(xiàn)有技術(shù)中，同步控制卡與驅(qū)動(dòng)芯片之間采用16位灰度數(shù)據(jù)的傳輸方式，即是說，同步控制卡需要在一個(gè)顯示周期內(nèi)向驅(qū)動(dòng)芯片發(fā)送16位灰度數(shù)據(jù)，即便在顯示數(shù)據(jù)的精度要求低于16位時(shí)，仍需在低位補(bǔ)O而使得灰度數(shù)據(jù)的傳輸位數(shù)保持不變。而對(duì)于顯示動(dòng)態(tài)畫面的動(dòng)態(tài)屏來說，其畫面刷新率主要取決于換行掃描頻率(即:行掃頻率)，則在動(dòng)態(tài)屏上顯示一個(gè)固定顯示精度 的顯示數(shù)據(jù)時(shí)，需要在每一行LED完整顯示一個(gè)PWM信號(hào)的基本周期后，才能換行，此時(shí)，動(dòng)態(tài)屏的行掃頻率可以表示為:
[0005]
【權(quán)利要求】
1.一種支持灰度等級(jí)擴(kuò)展的顯示控制系統(tǒng)，包括至少一級(jí)級(jí)聯(lián)連接的驅(qū)動(dòng)芯片，其特征在于，所述系統(tǒng)還包括連接所述驅(qū)動(dòng)芯片，對(duì)每一顯示精度為nl的待顯示灰度數(shù)據(jù)進(jìn)行處理以得到與每一待顯示灰度數(shù)據(jù)對(duì)應(yīng)的一組顯示精度分別為n2的灰度數(shù)據(jù)并將每一組顯示精度分別為n2的灰度數(shù)據(jù)串行輸出給驅(qū)動(dòng)芯片的同步控制卡，其中，所述nl和n2均為正整數(shù)，且n2 < nl，n2 < 16，同時(shí)在2nl個(gè)灰度時(shí)鐘信號(hào)周期內(nèi)，一組顯示精度分別為n2的灰度數(shù)據(jù)所代表的占空比與對(duì)應(yīng)的顯示精度為nl的待顯示灰度數(shù)據(jù)所需展示的占空比相同，所述驅(qū)動(dòng)芯片包括數(shù)據(jù)時(shí)鐘接口、串行數(shù)據(jù)輸入接口、灰度時(shí)鐘接口、鎖存接口、串行數(shù)據(jù)輸出接口、以及至少一個(gè)分別連接發(fā)光元件的輸出驅(qū)動(dòng)接口，所述數(shù)據(jù)時(shí)鐘接口、串行數(shù)據(jù)輸入接口、灰度時(shí)鐘接口、鎖存接口分別連接所述同步控制卡，所述串行數(shù)據(jù)輸出接口連接下一級(jí)驅(qū)動(dòng)芯片的串行數(shù)據(jù)輸入接口，所述驅(qū)動(dòng)芯片還包括: 連接所述數(shù)據(jù)時(shí)鐘接口，通過所述數(shù)據(jù)時(shí)鐘接口接收所述同步控制卡發(fā)出的數(shù)據(jù)時(shí)鐘信號(hào)并在所述數(shù)據(jù)時(shí)鐘信號(hào)的上升沿和/或下降沿輸出單穩(wěn)態(tài)脈沖的觸發(fā)沿處理單元； 連接所述觸發(fā)沿處理單元和所述串行數(shù)據(jù)輸入接口，根據(jù)所述觸發(fā)沿處理單元輸出的所述單穩(wěn)態(tài)脈沖采樣所述同步控制卡或上一級(jí)聯(lián)的驅(qū)動(dòng)芯片輸出的精度為n2的灰度數(shù)據(jù)的n2位移位緩存器； 連接所述鎖存接口，通過所述鎖存接口接收所述同步控制卡發(fā)出的端口鎖存指令、整體鎖存指令和計(jì)數(shù)指令的指令控制單元； 連接所述灰度時(shí)鐘接口和所述指令控制單元，通過所述灰度時(shí)鐘接口接收所述同步控制卡發(fā)出的灰度時(shí)鐘信號(hào)并根據(jù)計(jì)數(shù)指令對(duì)灰度時(shí)鐘信號(hào)進(jìn)行計(jì)數(shù)的n2位計(jì)數(shù)器； 至少一個(gè)連接所述n2位移位緩存器，根據(jù)端口鎖存指令在2"1-"2個(gè)分別由2n2個(gè)灰度時(shí)鐘信號(hào)周期組成的顯示周期內(nèi)對(duì)所述n2位移位緩存器采樣得到的、與相應(yīng)端口的發(fā)光元件對(duì)應(yīng)的一組灰度數(shù)據(jù)進(jìn)行鎖存并在各發(fā)光元件分別對(duì)應(yīng)的各組灰度數(shù)據(jù)均鎖存完畢后根據(jù)整體鎖存指令對(duì)各組灰度數(shù)據(jù)進(jìn)行整體鎖存的灰度數(shù)據(jù)存儲(chǔ)單元；` 連接所述指令控制單元，根據(jù)整體鎖存指令生成原始灰度調(diào)節(jié)信號(hào)的脈沖寬度調(diào)制控制器； 至少一個(gè)分別與所述灰度數(shù)據(jù)存儲(chǔ)單元一一對(duì)應(yīng)連接，將所述脈沖寬度調(diào)制控制器生成的所述原始灰度調(diào)節(jié)信號(hào)與所述灰度數(shù)據(jù)存儲(chǔ)單元鎖存的各組灰度數(shù)據(jù)分別進(jìn)行比較并得到各組灰度數(shù)據(jù)分別對(duì)應(yīng)的脈沖寬度調(diào)制信號(hào)并輸出以驅(qū)動(dòng)各發(fā)光元件發(fā)光的比較器。
2.如權(quán)利要求1所述的支持灰度等級(jí)擴(kuò)展的顯示控制系統(tǒng)，其特征在于，所述發(fā)光元件是發(fā)光二極管。
3.如權(quán)利要求1所述的支持灰度等級(jí)擴(kuò)展的顯示控制系統(tǒng)，其特征在于，所述觸發(fā)沿處理單元包括: 第一延時(shí)電路，所述第一延時(shí)電路的輸入端連接所述數(shù)據(jù)時(shí)鐘接口 ； 兩輸入的異或門，所述異或門的一個(gè)輸入引腳連接所述第一延時(shí)電路的輸出端，所述異或門的另一個(gè)輸入引腳連接所述數(shù)據(jù)時(shí)鐘接口，所述異或門的輸出引腳連接所述π2位移位緩存器。
4.如權(quán)利要求3所述的支持灰度等級(jí)擴(kuò)展的顯示控制系統(tǒng)，其特征在于，所述η2位移位緩存器包括:10個(gè)串聯(lián)連接的D型觸發(fā)器DFF，首個(gè)所述D型觸發(fā)器DFF的數(shù)據(jù)輸入引腳連接所述串行數(shù)據(jù)輸入接口，10個(gè)所述D型觸發(fā)器DFF的時(shí)鐘引腳共同連接所述異或門的輸出引腳。
5.如權(quán)利要求1所述的支持灰度等級(jí)擴(kuò)展的顯示控制系統(tǒng)，其特征在于，所述n2位計(jì)數(shù)器包括:10個(gè)串聯(lián)連接的D型觸發(fā)器DFFl和10個(gè)串聯(lián)連接的加法器FA ； 每一所述D型觸發(fā)器DFFl的數(shù)據(jù)輸入引腳連接對(duì)應(yīng)的一所述加法器FA的和輸出引腳，10個(gè)所述D型觸發(fā)器DFFl的時(shí)鐘引腳共同連接所述灰度時(shí)鐘接口。
6.如權(quán)利要求1所述的支持灰度等級(jí)擴(kuò)展的顯示控制系統(tǒng)，其特征在于，所述脈沖寬度調(diào)制控制器包括:9個(gè)與門AND，I個(gè)緩沖器BUF，7個(gè)或非門NOR，I個(gè)非門INV ； 8個(gè)所述與門AND分別的第一輸入端連接所述n2位計(jì)數(shù)器，8個(gè)所述與門AND分別的第二輸入端連接對(duì)應(yīng)所述或非門NOR的輸出引腳；1個(gè)所述與門AND的第一輸入端連接所述n2位計(jì)數(shù)器，I個(gè)所述與門AND的第二輸入端連接所述非門INV的輸出端，所述非門INV的輸入端與所述緩沖器BUF的輸入端共同連接所述n2位計(jì)數(shù)器；9個(gè)所述與門AND的輸出端和所述緩沖器BUF的輸出端共同連接所述比較器。
7.如權(quán)利要求1所述的支持灰度等級(jí)擴(kuò)展的顯示控制系統(tǒng)，其特征在于，所述比較器包括:10個(gè)與門ANDl和I個(gè)或門OR ； 10個(gè)所述與門ANDl分別的第一輸入端連接所述灰度數(shù)據(jù)存儲(chǔ)單元，10個(gè)所述與門ANDl分別的第二輸入端連接所述脈沖寬度調(diào)制控制器，10個(gè)所述與門ANDl分別的輸出端連接所述或門OR的輸入端，所述或門OR的輸出端作為所述輸出驅(qū)動(dòng)接口。
8.如權(quán)利要求1所述的支持灰度等級(jí)擴(kuò)展的顯示控制系統(tǒng)，其特征在于，所述指令控制單元包括:4個(gè)串聯(lián)的加法器FA1，4個(gè)串聯(lián)的D型觸發(fā)器DFF2，D型觸發(fā)器DFF3，D型觸發(fā)器DFF4，第二延時(shí)電路和第三延時(shí)`電路，非門Ul和非門U2 ； 每一所述加法器FAl的和輸出引腳連接對(duì)應(yīng)的I個(gè)所述D型觸發(fā)器DFF2的數(shù)據(jù)輸入引腳；所述D型觸發(fā)器DFF2的復(fù)位引腳均連接所述鎖存接口，所述D型觸發(fā)器DFF2的時(shí)鐘引腳均連接所述異或門的輸出引腳；所述D型觸發(fā)器DFF3的數(shù)據(jù)輸入引腳連接4個(gè)串聯(lián)的所述D型觸發(fā)器DFF2中最后一個(gè)D型觸發(fā)器DFF2的數(shù)據(jù)輸出引腳，所述D型觸發(fā)器DFF3的時(shí)鐘引腳連接所述非門Ul的輸出端，所述非門Ul的輸入端連接所述鎖存接口，所述D型觸發(fā)器DFF3的數(shù)據(jù)輸出引腳通過所述第二延時(shí)電路連接所述D型觸發(fā)器DFF3的復(fù)位引腳；所述D型觸發(fā)器DFF4的數(shù)據(jù)輸入引腳連接4個(gè)串聯(lián)的所述D型觸發(fā)器DFF2中最后一個(gè)D型觸發(fā)器DFF2的數(shù)據(jù)輸出引腳，所述D型觸發(fā)器DFF4的時(shí)鐘引腳連接所述非門U2的輸出端，所述非門U2的輸入端連接所述鎖存接口，所述D型觸發(fā)器DFF4的數(shù)據(jù)輸出引腳通過所述第三延時(shí)電路連接所述D型觸發(fā)器DFF4的復(fù)位引腳； 所述灰度數(shù)據(jù)存儲(chǔ)單元包括:10個(gè)串聯(lián)的鎖存器LATCH1，10個(gè)串聯(lián)的鎖存器LATCH ；每一所述鎖存器LATCHl的時(shí)鐘引腳共同連接所述D型觸發(fā)器DFF3的數(shù)據(jù)輸出引腳，每一所述鎖存器LATCH的時(shí)鐘引腳共同連接所述D型觸發(fā)器DFF4的數(shù)據(jù)輸出引腳，每一所述鎖存器LATCHl的數(shù)據(jù)輸出引腳連接對(duì)應(yīng)I個(gè)所述鎖存器LATCH的數(shù)據(jù)輸入引腳。
9.一種驅(qū)動(dòng)芯片，其特征在于，所述驅(qū)動(dòng)芯片包括數(shù)據(jù)時(shí)鐘接口、串行數(shù)據(jù)輸入接口、灰度時(shí)鐘接口、鎖存接口、串行數(shù)據(jù)輸出接口、以及至少一個(gè)分別連接發(fā)光元件的輸出驅(qū)動(dòng)接口，所述數(shù)據(jù)時(shí)鐘接口、串行數(shù)據(jù)輸入接口、灰度時(shí)鐘接口、鎖存接口分別連接同步控制卡，所述串行數(shù)據(jù)輸出接口連接下一級(jí)驅(qū)動(dòng)芯片的串行數(shù)據(jù)輸入接口，所述驅(qū)動(dòng)芯片還包括: 連接所述數(shù)據(jù)時(shí)鐘接口，通過所述數(shù)據(jù)時(shí)鐘接口接收同步控制卡發(fā)出的數(shù)據(jù)時(shí)鐘信號(hào)并在所述數(shù)據(jù)時(shí)鐘信號(hào)的上升沿和/或下降沿輸出單穩(wěn)態(tài)脈沖的觸發(fā)沿處理單元； 連接所述觸發(fā)沿處理單元和所述串行數(shù)據(jù)輸入接口，根據(jù)所述觸發(fā)沿處理單元輸出的所述單穩(wěn)態(tài)脈沖采樣同步控制卡或上一級(jí)聯(lián)的驅(qū)動(dòng)芯片輸出的精度為n2的灰度數(shù)據(jù)的n2位移位緩存器，所述n2為正整數(shù)，且n2 < 16 ； 連接所述鎖存接口，通過所述鎖存接口接收同步控制卡發(fā)出的端口鎖存指令、整體鎖存指令和計(jì)數(shù)指令的指令控制單元； 連接所述灰度時(shí)鐘接口和所述指令控制單元，通過所述灰度時(shí)鐘接口接收同步控制卡發(fā)出的灰度時(shí)鐘信號(hào)并根據(jù)計(jì)數(shù)指令對(duì)灰度時(shí)鐘信號(hào)進(jìn)行計(jì)數(shù)的n2位計(jì)數(shù)器； 至少一個(gè)連接所述n2位移位緩存器，根據(jù)端口鎖存指令在浐-"2個(gè)分別由2n2個(gè)灰度時(shí)鐘信號(hào)周期組成的顯示周期內(nèi)對(duì)所述n2位移位緩存器采樣得到的、與相應(yīng)端口的發(fā)光元件對(duì)應(yīng)的一組灰度數(shù)據(jù)進(jìn)行鎖存并在各發(fā)光元件分別對(duì)應(yīng)的各組灰度數(shù)據(jù)均鎖存完畢后根據(jù)整體鎖存指令對(duì) 各組灰度數(shù)據(jù)進(jìn)行整體鎖存的灰度數(shù)據(jù)存儲(chǔ)單元，所述nl為正整數(shù)，且 n2 < nl ; 連接所述指令控制單元，根據(jù)同步控制卡發(fā)出的整體鎖存指令生成原始灰度調(diào)節(jié)信號(hào)的脈沖寬度調(diào)制控制器； 至少一個(gè)分別與所述灰度數(shù)據(jù)存儲(chǔ)單元一一對(duì)應(yīng)連接，將所述脈沖寬度調(diào)制控制器生成的所述原始灰度調(diào)節(jié)信號(hào)與所述灰度數(shù)據(jù)存儲(chǔ)單元鎖存的各組灰度數(shù)據(jù)分別進(jìn)行比較并得到各組灰度數(shù)據(jù)分別對(duì)應(yīng)的脈沖寬度調(diào)制信號(hào)并輸出以驅(qū)動(dòng)各發(fā)光元件發(fā)光的比較器。
10.如權(quán)利要求9所述的驅(qū)動(dòng)芯片，其特征在于，所述觸發(fā)沿處理單元包括:第一延時(shí)電路，所述第一延時(shí)電路的輸入端連接所述數(shù)據(jù)時(shí)鐘接口 ；兩輸入的異或門，所述異或門的一個(gè)輸入引腳連接所述第一延時(shí)電路的輸出端，所述異或門的另一個(gè)輸入引腳連接所述數(shù)據(jù)時(shí)鐘接口，所述異或門的輸出引腳連接所述π2位移位緩存器； 所述η2位移位緩存器包括:10個(gè)串聯(lián)連接的D型觸發(fā)器DFF，首個(gè)所述D型觸發(fā)器DFF的數(shù)據(jù)輸入引腳連接所述串行數(shù)據(jù)輸入接口，10個(gè)所述D型觸發(fā)器DFF的時(shí)鐘引腳共同連接所述異或門的輸出引腳； 所述η2位計(jì)數(shù)器包括:10個(gè)串聯(lián)連接的D型觸發(fā)器DFFl和10個(gè)串聯(lián)連接的加法器FA ;每一所述D型觸發(fā)器DFFl的數(shù)據(jù)輸入引腳連接對(duì)應(yīng)的一所述加法器FA的和輸出引腳，10個(gè)所述D型觸發(fā)器DFFl的時(shí)鐘引腳共同連接所述灰度時(shí)鐘接口 ； 所述脈沖寬度調(diào)制控制器包括:9個(gè)與門AND，I個(gè)緩沖器BUF，7個(gè)或非門NOR，I個(gè)非門INV ；8個(gè)所述與門AND分別的第一輸入端連接所述n2位計(jì)數(shù)器，8個(gè)所述與門AND分別的第二輸入端連接對(duì)應(yīng)所述或非門NOR的輸出引腳；1個(gè)所述與門AND的第一輸入端連接所述n2位計(jì)數(shù)器，I個(gè)所述與門AND的第二輸入端連接所述非門INV的輸出端，所述非門INV的輸入端與所述緩沖器BUF的輸入端共同連接所述n2位計(jì)數(shù)器；9個(gè)所述與門AND的輸出端和所述緩沖器BUF的輸出端共同連接所述比較器； 所述比較器包括:10個(gè)與門ANDl和I個(gè)或門OR ;10個(gè)所述與門ANDl分別的第一輸入端連接所述灰度數(shù)據(jù)存儲(chǔ)單元，10個(gè)所述與門ANDl分別的第二輸入端連接所述脈沖寬度調(diào)制控制器，10個(gè)所述與門ANDl分別的輸出端連接所述或門OR的輸入端，所述或門OR的輸出端作為所述輸出驅(qū)動(dòng)接口； 所述指令控制單元包括:4個(gè)串聯(lián)的加法器FA1，4個(gè)串聯(lián)的D型觸發(fā)器DFF2，D型觸發(fā)器DFF3，D型觸發(fā)器DFF4，第二延時(shí)電路和第三延時(shí)電路，非門Ul和非門U2 ;每一所述加法器FAl的和輸出引腳連接對(duì)應(yīng)的I個(gè)所述D型觸發(fā)器DFF2的數(shù)據(jù)輸入引腳；所述D型觸發(fā)器DFF2的復(fù)位引腳均連接所述鎖存接口，所述D型觸發(fā)器DFF2的時(shí)鐘引腳均連接所述異或門的輸出引腳；所述D型觸發(fā)器DFF3的數(shù)據(jù)輸入引腳連接4個(gè)串聯(lián)的所述D型觸發(fā)器DFF2中最后一個(gè)D型觸發(fā)器DFF2的數(shù)據(jù)輸出引腳，所述D型觸發(fā)器DFF3的時(shí)鐘引腳連接所述非門Ul的輸出端，所述非門Ul的輸入端連接所述鎖存接口，所述D型觸發(fā)器DFF3的數(shù)據(jù)輸出引腳通過所述第二延時(shí)電路連接所述D型觸發(fā)器DFF3的復(fù)位引腳；所述D型觸發(fā)器DFF4的數(shù)據(jù)輸入引腳連接4個(gè)串聯(lián)的所述D型觸發(fā)器DFF2中最后一個(gè)D型觸發(fā)器DFF2的數(shù)據(jù)輸出引腳，所述D型觸發(fā)器DFF4的時(shí)鐘引腳連接所述非門U2的輸出端，所述非門U2的輸入端連接所述鎖存接口，所述D型觸發(fā)器DFF4的數(shù)據(jù)輸出引腳通過所述第三延時(shí)電路連接所述D型觸發(fā)器DFF4的復(fù)位引腳； 所述灰度數(shù)據(jù)存儲(chǔ)單元包括:10個(gè)串聯(lián)的鎖存器LATCH1，10個(gè)串聯(lián)的鎖存器LATCH ；每一所述鎖存器LATCHl的時(shí)鐘引腳共同連接所述D型觸發(fā)器DFF3的數(shù)據(jù)輸出引腳，每一所述鎖存器LATCH的時(shí)鐘引腳共同連接所述D型觸發(fā)器DFF4的數(shù)據(jù)輸出引腳，每一所述鎖存器LATCHl的數(shù)據(jù)輸出引腳連接`對(duì)應(yīng)I個(gè)所述鎖存器LATCH的數(shù)據(jù)輸入引腳。
【文檔編號(hào)】G09G3/32GK203386459SQ201320376094
【公開日】2014年1月8日 申請(qǐng)日期:2013年6月27日 優(yōu)先權(quán)日:2013年6月27日
【發(fā)明者】石磊, 符傳匯, 李國添, 呂蘇誼, 李照華 申請(qǐng)人:深圳市明微電子股份有限公司