移位寄存器單元、柵極驅(qū)動電路及其驅(qū)動方法、顯示裝置制造方法
【專利摘要】本發(fā)明公開了一種移位寄存器單元、柵極驅(qū)動電路及其驅(qū)動方法、顯示裝置，移位寄存器單元包括輸入模塊、上拉模塊、第一控制模塊、第二控制模塊、第一復(fù)位模塊和下拉模塊。通過控制移位寄存器單元的下拉控制節(jié)點的電位，避免下拉薄膜晶體管的柵極閾值電壓產(chǎn)生較大的偏移，有效保證移位寄存器單元的可靠性。
【專利說明】移位寄存器單元、柵極驅(qū)動電路及其驅(qū)動方法、顯示裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，尤其涉及一種移位寄存器單元、柵極驅(qū)動電路及其驅(qū)動方法、顯示裝置。
【背景技術(shù)】
[0002]慣常技術(shù)中，在移位寄存器單元的輸出端輸出的信號為低電平期間，輸出端輸出的信號很容易受到輸入的時鐘信號的干擾而產(chǎn)生噪聲。為了抑制噪聲，移位寄存器單元通常包括用于將輸出端輸出的信號拉低的下拉薄膜晶體管。與下拉薄膜晶體管的柵極連接的下拉控制節(jié)點控制下拉薄膜晶體管導(dǎo)通，從而能夠拉低信號輸出端的柵極驅(qū)動信號的電平。
[0003]現(xiàn)有技術(shù)中的移位寄存器單元至少存在以下問題:通常與下拉薄膜晶體管的柵極連接的下拉控制節(jié)點大部分時間保持高電平，這樣大部分時間下拉薄膜晶體管保持導(dǎo)通，從而使得下拉薄膜晶體管的閾值電壓產(chǎn)生較大偏移。如果下拉薄膜晶體管的閾值電壓不斷升高，會導(dǎo)致下拉薄膜晶體管無法導(dǎo)通，從而無法起到抑制噪聲的作用，影響整個移位寄存器的性能。

【發(fā)明內(nèi)容】

[0004]本發(fā)明實施例目的在于針對現(xiàn)有技術(shù)存在的問題，提供一種移位寄存器單元、柵極驅(qū)動電路及顯示裝置，能夠控制移位寄存器單元下拉控制節(jié)點的電位，避免下拉薄膜晶體管柵極閾值電壓產(chǎn)生較大的偏移，保證移位寄存器的可靠性。
[0005]為了實現(xiàn)上述目的，本發(fā)明提供一種移位寄存器單元，包括:輸入模塊、上拉模塊、第一控制模塊、第二控制模塊、第一復(fù)位模塊和下拉模塊；
[0006]所述輸入模塊，用于根據(jù)第一信號端輸入的信號控制上拉控制節(jié)點的電位；
[0007]所述上拉模塊，用于根據(jù)第一時鐘信號端輸入的信號和所述上拉控制節(jié)點電位控制輸出端輸出第三電平信號；
[0008]所述第一控制模塊，用于根據(jù)第三時鐘信號端輸入的信號和上拉控制節(jié)點電位控制下拉控制節(jié)點的電位；
[0009]所述第二控制模塊，用于根據(jù)所述第一時鐘信號端輸入的信號控制所述下拉控制節(jié)點的電位；
[0010]所述第一復(fù)位模塊，用于根據(jù)所述下拉控制節(jié)點的電位復(fù)位所述上拉控制節(jié)點的電位；
[0011]所述下拉模塊，用于根據(jù)第二信號端輸入的信號控制所述輸出端輸出第一電平信號。
[0012]所述第一時鐘信號端輸入的信號與所述第三時鐘信號端輸入的信號之間具有半個時鐘信號周期的時延。
[0013]移位寄存器單元還包括第二復(fù)位模塊，用于根據(jù)第二輸入端輸入的信號復(fù)位所述上拉控制節(jié)點的電位。
[0014]所述第一控制模塊還用于根據(jù)所述第一信號端輸入的信號控制所述下拉控制節(jié)點的電位。
[0015]所述輸入模塊包括:第一薄膜晶體管；
[0016]所述第一薄膜晶體管的第一極與第二極連接所述第一信號端，所述第一薄膜晶體管的第三極連接所述上拉控制節(jié)點。
[0017]所述上拉模塊包括:第三薄膜晶體管和第一電容；
[0018]所述第三薄膜晶體管的第一極連接所述第一時鐘信號端，所述第三薄膜晶體管的第二極連接所述上拉控制節(jié)點，所述第三薄膜晶體管的第三極連接所述輸出端；
[0019]所述第一電容的第一端連接所述上拉控制節(jié)點，所述第一電容的第二端連接所述輸出端。
[0020]所述第一控制模塊包括:第五薄膜晶體管和第六薄膜晶體管；
[0021]所述第五薄膜晶體管的第一極和第二級連接所述第三時鐘信號端，所述第五薄膜晶體管的第三極連接所述下拉控制節(jié)點；
[0022]所述第六薄膜晶體管的第一極連接所述下拉控制節(jié)點，所述第六薄膜晶體管的第二極連接所述上拉控制節(jié)點，所述第六薄膜晶體管的第三極連接第一電壓端。
[0023]所述第二控制模塊包括:第九薄膜晶體管；
[0024]所述第九薄膜晶體管的第一極連接所述下拉控制節(jié)點，所述第九薄膜晶體管的第二極連接所述第一時鐘信號端，所述第九薄膜晶體管的第三極連接所述第一電壓端。
[0025]所述第一控制模塊還包括:第七薄膜晶體管；
[0026]所述第七薄膜晶體管的第一極連接所述下拉控制節(jié)點，所述第七薄膜晶體管的第二極連接所述第一信號端，所述第七薄膜晶體管的第三極連接所述第一電壓端。
[0027]所述第一復(fù)位模塊包括:第八薄膜晶體管；
[0028]所述第八薄膜晶體管的第一極連接所述上拉控制節(jié)點，所述第八薄膜晶體管的第二極連接所述下拉控制節(jié)點，所述第八薄膜晶體管的第三極連接所述第一電壓端。
[0029]所述第二復(fù)位模塊包括:第二薄膜晶體管；
[0030]所述第二薄膜晶體管的第一極連接所述上拉控制節(jié)點，所述第二薄膜晶體管的第二極連接所述第二信號端，所述第二薄膜晶體管的第三極連接所述第一電壓端；
[0031]所述下拉模塊包括:第四薄膜晶體管；
[0032]所述第四薄膜晶體管的第一極連接所述輸出端，所述第四薄膜晶體管的第二極連接所述第二信號端，所述第四薄膜晶體管的第三極連接所述第一電壓端。
[0033]本發(fā)明還提供一種柵極驅(qū)動電路，包括多級上述的移位寄存器單元；
[0034]其中，奇數(shù)項移位寄存器單元的第一時鐘信號端和第三時鐘信號端分別接入第一時鐘信號和第三時鐘信號，偶數(shù)項移位寄存器單元的第一時鐘信號端和第三時鐘信號端分別連接第二時鐘信號和第四時鐘信號；
[0035]所述第一時鐘信號、第二時鐘信號、第三時鐘信號和第四時鐘信號為順序輸出的移位信號；所述第一時鐘信號與所述第三時鐘信號之間，所述第二時鐘信號與所述第四時鐘信號之間具有半個時鐘周期的時延。
[0036]本發(fā)明還提供一種柵極驅(qū)動電路的驅(qū)動方法，其中，[0037]第一階段，第三時鐘信號端輸入的信號和所述上拉控制節(jié)點電位控制所述下拉控制節(jié)點的電位；
[0038]第二階段，所述第一時鐘信號端輸入的信號控制所述下拉控制節(jié)點的電位。
[0039]本發(fā)明還提供一種顯示裝置，包括如上所述的柵極驅(qū)動電路。
[0040]本發(fā)明提供了一種移位寄存器單元、柵極驅(qū)動電路及其驅(qū)動方法、顯示裝置。所述移位寄存器單元包括輸入模塊、上拉模塊、第一控制模塊、第二控制模塊、第一復(fù)位模塊和下拉模塊，其中，本發(fā)明通過控制移位寄存器單元下拉控制節(jié)點的電位，避免下拉薄膜晶體管(柵極與下拉控制節(jié)點連接的薄膜晶體管)的柵極的閾值電壓產(chǎn)生較大的偏移，保證移位寄存器的可靠性。
【專利附圖】

【附圖說明】
[0041]為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單的介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來說，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0042]圖1為本發(fā)明實施例提供的一種移位寄存器單元的模塊連接結(jié)構(gòu)示意圖一；
[0043]圖2為本發(fā)明實施例提供的一種移位寄存器單元的模塊連接結(jié)構(gòu)示意圖二；
[0044]圖3為本發(fā)明實施例提供的一種移位寄存器單元的模塊連接結(jié)構(gòu)示意圖三；
[0045]圖4為本發(fā)明實施例提供的一種移位寄存器單元電路連接結(jié)構(gòu)示意圖一；
[0046]圖5為本發(fā)明實施例提供的一種移位寄存器單元電路連接結(jié)構(gòu)示意圖二 ；
[0047]圖6為本發(fā)明實施例提供的一種移位寄存器單元工作時的信號時序波形圖；
[0048]圖7為本發(fā)明實施例提供的一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖。
實施例
[0049]下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所述獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0050]本發(fā)明所有的實施例中采用的薄膜晶體管是源極和漏極對稱的，所有其源極和漏極在名稱上可以互換。此外，按照薄膜晶體管的特性區(qū)分可以將薄膜晶體管分為N型晶體管或P型晶體管，在本發(fā)明實施例中，當(dāng)采用N型薄膜晶體管時，其第一極可以是源極，第二極可以是柵極，第三極可以是漏極。本發(fā)明實施例中采用的薄膜晶體管可以為N型晶體管，也可以為P型晶體管。在以下實施例中，是以薄膜晶體管均為N型晶體管為例進行的說明，可以想到，當(dāng)采用P型晶體管時，需要相應(yīng)調(diào)整驅(qū)動信號的時序。
[0051]本發(fā)明的實施例提供一種移位寄存器單元，如圖1所示，包括:輸入模塊10、上拉模塊20、第一控制模塊30、第二控制模塊40、第一復(fù)位模塊50和下拉模塊60。
[0052]其中，輸入模塊10，用于根據(jù)第一信號端STV輸入的信號控制上拉控制節(jié)點PU的電位，所述上拉控制節(jié)點PU為輸入模塊10和上拉模塊20的連接點。輸入模塊10的第一端連接第一信號端STV，其第三端連接上拉控制節(jié)點PU。例如，當(dāng)?shù)谝恍盘柖薙TV輸入的信號為高電平時，上拉控制節(jié)點PU的電位被拉升為高電平。第一信號端第一信號端第二端輸入的信號還可以為第一時鐘信號。
[0053]上拉模塊20用于根據(jù)第一時鐘信號端GCLKl輸入的信號和上拉控制節(jié)點F1U電位的制輸出端OUTPUT輸出第三電平信號；也即上拉模塊20，響應(yīng)于上拉控制節(jié)點I3U電位，輸出第一時鐘信號端GCLKl輸入的信號,此時,第一時鐘信號端GCLKl輸入的信號即為第三電平信號。上拉模塊20的第一端連接第一時鐘信號端GCLKl，其第二端連接上拉控制節(jié)點PU，其第三端連接輸出端OUTPUT。上拉模塊采用N型薄膜晶體管時，該第三電平信號為高電平。
[0054]第一控制模塊30,用于根據(jù)第三時鐘信號端GCLK3輸入的信號和上拉控制節(jié)點F1U電位控制下拉控制節(jié)點ro的電位。所述下拉控制節(jié)點ro為第一控制模塊30和第二控制模塊40的連接點。第一控制模塊30的第一端連接第三時鐘信號端GCLK3，其第二端連接上拉控制節(jié)點PU，其第三端連接第一電壓端VSS，其第四端連接下拉控制節(jié)點PD。所述第一電壓端VSS提供第一電平信號。
[0055]第二控制模塊40，用于根據(jù)第一時鐘信號端GCLKl輸入的信號控制下拉控制節(jié)點PD的電位。第二控制模塊40的第一端連接下拉控制節(jié)點PD，其第二端連接第一時鐘信號端GCLKl，其第三端可以連接第一電壓端VSS。例如，GCLKl的信號為高電平時，第二控制模塊40拉低下拉控制節(jié)點H)的電位至低電平。
[0056]第一復(fù)位模塊50,用于根據(jù)所述下拉控制節(jié)點F1D的電位復(fù)位所述上拉控制節(jié)點PU的電位。第一復(fù)位模塊50的第一端連接上拉控制節(jié)點PU，其第二端連接下拉控制節(jié)點PD，其第三端連接第一電壓端VSS。其中，第一復(fù)位模塊50的第三端連接方式可以有多種，不僅限于連接第一電壓端VSS，例如，其第三端可以連接地線或者第二電壓端，該第二電壓端提供第二電平信號。第一電壓端VSS提供的第一電平信號與第二電壓端第二電平信號的電位可以不同，但采用在N型薄膜晶體管時都是低電平信號。
[0057]下拉模塊60,用于根據(jù)第二信號端輸入的信號控制所述輸出端OUTPUT輸出第一電平信號。下拉模塊60的第一端連接輸出端0UPUT，其第二端連接第二信號端RST，其第三端連接第一電壓端VSS。其中，第二信號端RST可以是下一級或下下級移位寄存器的輸出端信號，也可以是第一時鐘信號端信號的反向信號，也可以是下拉控制節(jié)點信號，甚至單獨提供的RST信號。另外，其第三端也可以連接地線或者第二電壓端。該第二電壓端提供第二電平信號。第一電壓端VSS提供的第一電平信號與第二電壓端第二電平信號的電位可以不同，但采用在N型薄膜晶體管時都是低電平信號。
[0058]本發(fā)明實施例提供了一種移位寄存器單元，該移位寄存器單元包括輸入模塊、上拉模塊、第一控制模塊、第二控制模塊、第一復(fù)位模塊和下拉模塊，本發(fā)明實施例通過控制移位寄存器單元下拉控制節(jié)點的電位，避免下拉薄膜晶體管(柵極與下拉控制節(jié)點連接)的柵極的閾值電壓產(chǎn)生較大的偏移，保證移位寄存器單元的可靠性。
[0059]在一個不例中，第一時鐘信號端GCLKl輸入的信號與第三時鐘信號端GCLK3輸入的信號周期相同且兩個信號之間具有半個時鐘信號周期的時延。其中，第一時鐘信號端GCLKl輸入的信號與第三時鐘信號端GCLK3輸入的信號在一個周期內(nèi)可以具有四分之一的占空比。
[0060]在另一實施例中，如圖2所示，移位寄存器單元還可以包括第二復(fù)位模塊70，用于復(fù)位上拉控制節(jié)點PU的電位。其中，第二復(fù)位模塊70的第一端連接上拉控制節(jié)點PU，其第二端連接第二信號端RST，其第三端連接第一電壓端VSS。當(dāng)然，該第二復(fù)位模塊70的第二信號端輸入的RST可以是下一級移位寄存器的輸出端信號，也可以是第一時鐘信號端信號的反向信號，也可以是下拉控制節(jié)點信號，甚至單獨提供的RST信號。另外，其第三端也可以連接第二電壓端。該第二電壓端的電位與第一電壓端電位可以不同，但采用在N型薄膜晶體管時都需要提供低電平信號。
[0061]在另一實施例中，如圖3所不,第一控制模塊30還用于根據(jù)第一信號端STV輸入的信號控制下拉控制節(jié)點ro的電位。此時，第一控制模塊的第四端可以與第一信號端STV連接。
[0062]在一個不例中，如圖4所不,輸入模塊10可以包括:第一薄膜晶體管Ml,第一薄膜晶體管Ml的第一極與第二極連接第一信號端STV，第一薄膜晶體管Ml的第三極連接上拉控制節(jié)點W。
[0063]和/或；輸入模塊10包括:第^ 薄膜晶體管Mll (未不出),第^ 薄膜晶體管Mll的第一極連接第一信號端STV，第二極連接第五時鐘信號輸出端，第一薄膜晶體管Ml的第三極連接上拉控制節(jié)點PU。其中，第五時鐘信號輸出端的信號可以與STV同步，或者與第一時鐘信號時延四分之一周期。
[0064]在一個不例中，上拉模塊20包括:第三薄膜晶體管M3和第一電容Cl。
[0065]第三薄膜晶體管M3的第 一極連接第一時鐘信號端GCLK1，第三薄膜晶體管的Ml第二極連接上拉控制節(jié)點PU，第三薄膜晶體管M3的第三極連接輸出端OUTPUT。
[0066]第一電容Cl的第一端連接上拉控制節(jié)點I3U,第一電容的Cl第二端連接輸出端OUTPUT。
[0067]在一個不例中，第一控制模塊30包括:第五薄膜晶體管M5和第六薄膜晶體管M6。
[0068]第五薄膜晶體管M5的第一極和第二級連接第三時鐘信號端GCLK3，第五薄膜晶體管M5的第三極連接下拉控制節(jié)點H)。
[0069]第六薄膜晶體管M6的第一極連接下拉控制節(jié)點PD，第六薄膜晶體管M6的第二極連接上拉控制節(jié)點PU，第六薄膜晶體管M6的第三極連接第一電壓端VSS。
[0070]在一個示例中，第二控制模塊40包括:第九薄膜晶體管M9。
[0071]第九薄膜晶體管M9的第一極連接下拉控制節(jié)點PD，第九薄膜晶體管M9的第二極連接第一時鐘信號端GCLK1，第九薄膜晶體管M9的第三極連接所述第一電壓端VSS。
[0072]需要說明的是，第二控制模塊40還可以是多個與第九薄膜晶體管M9連接方式相同的晶體管，這里僅僅是以圖4中的第二控制模塊只包括一個第九薄膜晶體管M9為例進行的說明，其他結(jié)構(gòu)的第二控制模塊在此不再一一舉例，但都應(yīng)屬于本發(fā)明的保護范圍之內(nèi)。
[0073]本發(fā)明實施例中，第二控制模塊40用于通過在第一時鐘信號端GCLKl輸出高電平信號時，拉低下拉控制節(jié)點ro電位，減少了該下拉控制節(jié)點ro電壓的占空比，避免了與該下拉控制節(jié)點連接的第八薄膜晶體管M8 (即下拉薄膜晶體管)的柵極閾值電壓的偏移，保證了移位寄存器單元的可靠性。
[0074]在另一實施例中，如圖5所述，第一控制模塊30還包括:第七薄膜晶體管M7。
[0075]第七薄膜晶體管M7的第一極連接下拉控制節(jié)點PD，第七薄膜晶體管M7的第二極連接第一信號端STV，第七薄膜晶體管M7的第三極連接第一電壓端VSS。
[0076]在一個不例中，第一復(fù)位模塊50包括:第八薄膜晶體管M8。[0077]第八薄膜晶體管M8的第一極連接上拉控制節(jié)點第八薄膜晶體管M8的第二極連接下拉控制節(jié)點ro，第八薄膜晶體管M8的第三極連接第一電壓端VSS。
[0078]在一個示例中，第二復(fù)位模塊70包括第二薄膜晶體管M2。
[0079]第二薄膜晶體管M2的第一極連接上拉控制節(jié)點PU，第二薄膜晶體管M2的第二極連接第二信號端RST，第二薄膜晶體管M2的第三極連接第一電壓端VSS ；
[0080]在一個示例中，下拉模塊60包括:第四模塊晶體管M4。
[0081]第四薄膜晶體管M4的第一極連接輸出端OUTPUT，第四薄膜晶體管M4的第二極連接第二信號端RST，第四薄膜晶體管M4的第三極連接第一電壓端VSS。其中，該第四薄膜晶體管M4的第二極的輸入不僅限于第二信號端RST的信號，還可以是第一時鐘信號端GCLKl信號的反向信號，也可以是下拉控制節(jié)點H)的信號。
[0082]以下以圖5所示的結(jié)構(gòu)為例，并結(jié)合該移位寄存器單元輸出的時序圖4所示，對移位寄存器單元的工作過程進行詳細(xì)的描述。
[0083]TI 階段:GCLKI =0; GCLK3=0; STV= I; OUTPUT=O; RST=O; PU= I; PD=O。
[0084]Tl階段為該移位寄存器單元的充電階段。
[0085]如圖6所示，由于第一信號端STV=I,因此，第一薄膜晶體管Ml和第七薄膜晶體管M7導(dǎo)通，第一信號端STV通過控制第一薄膜晶體管Ml將上拉控制節(jié)點的電位拉高，并為第一電容Cl充電。由于上拉控制節(jié)點I3U電位拉高為高電平，第六薄膜晶體管M6導(dǎo)通。由于第六薄膜晶體管M6和第七薄膜晶體管M7導(dǎo)通，將下拉控制節(jié)點H)的電位拉低至低電平。在上拉控制節(jié)點PU為高電平時，第三薄膜晶體管M3導(dǎo)通，但由于第一時鐘信號端GCLK=O,因此，輸出端OUTPUT輸出低電平。第二信號端RST=O,第二薄膜晶體管M2、第四薄膜晶體管M4截止，同時，由于下拉控制節(jié)點ro的電位為低電平，第八薄膜晶體管M8截止，避免將上拉控制節(jié)點PU的電位拉低。
[0086]T2 階段:GCLK1=1 ；GCLK3=0 ；STV=O ；OUTPUT=I ；RST=O ；PU=1 ;PD=0。
[0087]T2階段為該移位寄存器單元打開的階段。如圖6所示，由于第一信號端STV=O,因此第一薄膜晶體管Ml和第七薄膜晶體管M7截止；第一電容Cl的自舉作用將上拉控制節(jié)點PU進一步拉高(大約等于或等于Tl階段PU點電平的兩倍)。第一時鐘信號端GCLKl=I,第九薄膜晶體管M9導(dǎo)通，第九薄膜晶體管M9與第六薄膜晶體管M6共同控制下拉控制節(jié)點PD繼續(xù)保持低電平，第八薄膜晶體管M8繼續(xù)處于截止?fàn)顟B(tài)。第二信號端RST=O,第二薄膜晶體管M2、第四薄膜晶體管M4繼續(xù)處于截止?fàn)顟B(tài)，避免將上拉控制節(jié)點PU的電位拉低。第一時鐘信號端GCLKl=I,第三薄膜晶體管M3將第一時鐘信號端的高電平信號傳輸至輸出端OUTPUT,使輸出端OUTPUT輸出高電平信號。
[0088]T3 階段:GCLK1=0 ；GCLK3=0 ；STV=O ；OUTPUT=O ；RST=O ；PU=1 ;PD=0。
[0089]第一時鐘信號端GCLKl=O,輸出端OUTPUT輸出低電平，由于第一電容Cl的作用，上拉控制節(jié)點PU的電位恢復(fù)至Tl階段的高電平，下拉控制節(jié)點ro繼續(xù)保持低電平。
[0090]T4 階段:GCLK1=0 ；GCLK3=1 ；STV=O ；OUTPUT=O ；RST=I ；PU=0 ;PD=1。
[0091]第三時鐘信號端GCLK3=1，第五薄膜晶體管M5導(dǎo)通，對下拉控制節(jié)點H)充電，下拉控制節(jié)點ro的電位升高，第八薄膜晶體管M8導(dǎo)通，拉低上拉控制節(jié)點ro的電位。同時，第二信號端RST=I,第二薄膜晶體管M2和第四薄膜晶體管M4導(dǎo)通，第二薄膜晶體管M2將上拉控制節(jié)點PU的電位拉低至低電平，第三薄膜晶體管M3截止。第四薄膜晶體管M4導(dǎo)通使輸出端OUTPUT繼續(xù)輸出低電平信號。
[0092]需要說明的是，本發(fā)明實施例中第二信號端RST與第三時鐘信號端GCLK3在T4階段同時提供高電平信號，而第二信號端RST的高電平信號還可以在T3階段或者T5階段提供。當(dāng)在T3階段，第二信號端RST提供高電平信號時，上拉控制節(jié)點的電位拉低至低電平。下拉控制節(jié)點ro的電位繼續(xù)保持低電平，直到T4階段第三時鐘信號端GCLK3的信號為高電平時，該下拉控制節(jié)點ro的電位被上拉至高電平。因此，當(dāng)在T3階段，第二信號端RST提供高電平信號并不會影響下拉控制節(jié)點ro電位的控制，也可以達到本發(fā)明的效果。而在T5階段，第二信號端RST提供高電平時，由于在T4階段第三時鐘信號端GCLK3對下拉控制節(jié)點ro進行充電至高電平，下拉控制節(jié)點ro控制上拉控制節(jié)點PU的電位，使上拉控制節(jié)點PU電位呈低電平。因此，該T5階段第二信號端RST提供的高電平信號也不會影響到下拉控制節(jié)點ro電位的控制。
[0093]T5 階段:GCLK1=0 ；GCLK3=0 ；STV=O ；OUTPUT=O ；RST=O ；PU=0 ;PD=1。
[0094]第三時鐘信號端GCLK3=0，第五薄膜晶體管M5截止，停止向下拉控制節(jié)點H)充電，而且第二信號端RST=O,第二薄膜晶體管M2和第四薄膜晶體管M4截止。第一信號端STV=O,第七薄膜晶體管M7和第一薄膜晶體管Ml繼續(xù)保持截止，上拉控制節(jié)點I3U也繼續(xù)保持低電平，第六薄膜晶體管M6也保持截止。第一時鐘信號端GCLKl=O,第九薄膜晶體管M9截止。第五薄膜晶體管M5、第六薄膜晶體管M6、第七薄膜晶體管M7和第九薄膜晶體管M9截止，避免了下拉控制節(jié)點H)電位被拉低。
[0095]TC 階段:GCLK1=1 ；GCLK3=0 ；STV=O ；OUTPUT=O ；RST=O ；PU=0 ;PD=0。
[0096]第一時鐘信號端GCLKl=I,第九薄膜晶體管M9導(dǎo)通，將下拉控制節(jié)點H)的電位拉低至低電平，上拉控制節(jié)點PU和輸出端OUTPUT的電位繼續(xù)保持低電平。
[0097]T7 階段:GCLK1=0 ；GCLK3=0 ；STV=O ；OUTPUT=O ；RST=O ；PU=0 ;PD=0。
[0098]由于GCLKl=O, GCLK3=0, STV=O, RST=O,上拉控制節(jié)點I3U和下拉控制節(jié)點H)的電位繼續(xù)保持低電平。
[0099]T8 階段:GCLK1=0 ；GCLK3=1 ；STV=O ；OUTPUT=O ；RST=O ；PU=0 ;PD=1。
[0100]第三時鐘信號端GCLK3=1，第五薄膜晶體管M5導(dǎo)通，對下拉控制節(jié)點H)進行充電，下拉控制節(jié)點ro電位上升，第八薄膜晶體管M8導(dǎo)通，上拉控制節(jié)點ro的電位繼續(xù)保持低電平，輸出端OUTPUT也繼續(xù)保持低電平。
[0101]從以上時序結(jié)果可以看出，第二信號端RST輸入的信號為高電平時起到第一信號端STV輸入的信號為高電平之前的階段(參考圖6中的T4?T7階段)，當(dāng)?shù)谌龝r鐘信號端GCLK3輸入高電平時(如在T4階段)，第五薄膜晶體管M5導(dǎo)通，第三時鐘信號端GCLK3的信號對下拉控制節(jié)點ro進行充電，下拉控制節(jié)點ro電位升高，且在相鄰的下一個階段(T5階段)也保持高電平；第一時鐘信號端GCLKl為高電平時(T6階段)，第九薄膜晶體管M9控制下拉控制節(jié)點ro的電位進行放電，將下拉控制節(jié)點ro的電位拉低至低電平，且在下一個階段(T7階段)中也保持低電平不變，使下拉控制節(jié)點ro的電壓保持了 50%的占空比。這樣，與下拉控制節(jié)點ro連接的第八薄膜晶體管M8的第二極(柵極)在第二信號端RST輸入的信號為高電平時起到第一信號端STV輸入的信號為高電平之前的階段(即移位寄存器單元完成一行薄膜晶體管柵極驅(qū)動后到下一幀的移位寄存器開啟信號到達之前的階段)，施加具有50%占空比的電壓，減少了對該薄膜晶體管柵極的負(fù)載，避免柵極閾值電壓的偏移，保證了移位寄存器單元的可靠性。
[0102]本發(fā)明的另一個實施例提供一種柵極驅(qū)動電路，如圖7所示，包括多級如上所述的移位寄存器單元。例如，該柵極驅(qū)動電路有N級移位寄存器級聯(lián)，(l=〈n〈=N，n為整數(shù))。其中，除第一級移位寄存器單元外，其余每個移位寄存器單元(例如是第η個移位寄存器，η>1)的第一信號端STV(η)連接與其相鄰的上一級移位寄存器單元的輸出端OUTPUT (η_1)。除最后一級移位寄存器單元外，其余每個移位寄存器單元的信號輸出端OUTPUT (η)連接與其相鄰的下一級移位寄存器單元的信號輸入端STV(η+1)。除最后兩級移位寄存器單元之夕卜，其余每個移位寄存器單元的第二信號端RST(η)連接相鄰下下級的移位寄存器單元的信號輸出端OUTPUT (n+2)。
[0103]奇數(shù)項移位寄存器單元的第一時鐘信號端GCLKl和第三時鐘信號端GCLK3分別連接第一時鐘信號CLKl和第三時鐘信號CLK3，偶數(shù)項移位寄存器單元的第一時鐘信號端GCLKl和第三時鐘信號端GCLK3分別連接第二時鐘信號CLK2和第四時鐘信號CLK4。
[0104]其中，第一時鐘信號CLKl、第二時鐘信號CLK2、第三時鐘信號CLK3和第四時鐘信號CLK4為一個時鐘周期內(nèi)分別處于四個不同階段的移位信號。第一時鐘信號CLKl與第二時鐘信號CLK2之間，第二時鐘信號CLK2與第三時鐘信號CLK3之間，第三時鐘信號CLK3與第四時鐘信號CLK4之間，第四時鐘信號CLK4與第一時鐘信號CLKl之間，均具有四分之一時鐘信號周期的時延。
[0105]本實施例中第一個移位寄存器單兀的第一信號端STV(I)可以輸入巾貞起始信號stv;最后兩級移位寄存器單元的第二信號端RST(N-1)和RST(N)，可以分別輸入復(fù)位信號rst，也可以是兩個移位寄存器單元本身的輸出端的信號，還可以增設(shè)兩個冗余的移位寄存器單元，將該兩個移位寄存器單元的輸出端連接至最后兩級移位寄存器單元的第二信號端，即 OUTPUT(N+1)連接 RST (N-1), OUTPUT(N+2)連接 RST (N)。
[0106]本發(fā)明的又一個實施例提供了一種柵極驅(qū)動電路的驅(qū)動方法。
[0107]具體包括:第一階段，第三時鐘信號端輸入的信號和上拉控制節(jié)點電位控制下拉控制節(jié)點的電位；第二階段，第一時鐘信號端輸入的信號控制所述下拉控制節(jié)點的電位。第一階段和第二階段之間(即第三時鐘信號與第一時鐘信號之間)具有半個時鐘周期的時延。
[0108]本實施例中，在第一階段和第二階段分別對下拉控制節(jié)點進行電位控制，如第一階段，第三時鐘信號端輸入的信號對下拉控制節(jié)點進行充電，在第二階段，第一時鐘信號控制下拉薄膜晶體管將所述下拉控制節(jié)點進行放電。其中，所述下拉薄膜晶體管用于將下拉控制節(jié)點的電位拉低。本實施例通過控制下拉控制節(jié)點的電壓占空比，避免了下拉薄膜晶體管的柵極的閾值電壓產(chǎn)生較大的偏移，有效提高移位寄存器單元的工作可靠性。
[0109]本發(fā)明的又一個實施例提供了 一種顯示裝置，該顯示裝置包括上述實施例提供的柵極驅(qū)動電路，該柵極驅(qū)動電路包括多級移位寄存器單元，該移位寄存器單元包括輸入模塊、上拉模塊、第一控制模塊、第二控制模塊、復(fù)位模塊和下拉模塊。
[0110]該顯示裝置可以為液晶顯示面板、有機電致發(fā)光器、電子紙、手機、電視、數(shù)碼相框等任何具有顯示功能的顯示設(shè)備。
[0111]以上所述，僅為本發(fā)明的【具體實施方式】，但本發(fā)明的保護范圍并不局限于此，任何熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護范圍之內(nèi)。因此，本發(fā)明的保護范圍應(yīng)以所述權(quán)利要求保護范圍為準(zhǔn)。
【權(quán)利要求】
1.一種移位寄存器單元，其特征在于，包括輸入模塊、上拉模塊、第一控制模塊、第二控制模塊、第一復(fù)位模塊和下拉模塊； 所述輸入模塊，用于根據(jù)第一信號端輸入的信號控制上拉控制節(jié)點的電位； 所述上拉模塊，用于根據(jù)第一時鐘信號端輸入的信號和所述上拉控制節(jié)點電位控制輸出端輸出第三電平信號； 所述第一控制模塊，用于根據(jù)第三時鐘信號端輸入的信號和上拉控制節(jié)點電位控制下拉控制節(jié)點的電位； 所述第二控制模塊，用于根據(jù)所述第一時鐘信號端輸入的信號控制所述下拉控制節(jié)點的電位； 所述第一復(fù)位模塊，用于根據(jù)所述下拉控制節(jié)點的電位復(fù)位所述上拉控制節(jié)點的電位； 所述下拉模塊，用于根據(jù)第二信號端輸入的信號控制所述輸出端輸出第一電平信號。
2.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述第一時鐘信號端輸入的信號與所述第三時鐘信號端輸入的信號之間具有半個時鐘信號周期的時延。
3.根據(jù)權(quán)利要求2所述的移位寄存器單元，其特征在于，還包括第二復(fù)位模塊，用于根據(jù)第二輸入端輸入的信號復(fù)位所述上拉控制節(jié)點的電位。
4.根據(jù)權(quán)利要求3所述的移位寄存器單元，其特征在于，所述第一控制模塊還用于根據(jù)所述第一信號端輸入的信號控制`所述下拉控制節(jié)點的電位。
5.根據(jù)權(quán)利要求1-4任一所述的移位寄存器單元，其特征在于，所述輸入模塊包括:第一薄膜晶體管； 所述第一薄膜晶體管的第一極與第二極連接所述第一信號端，所述第一薄膜晶體管的第三極連接所述上拉控制節(jié)點。
6.根據(jù)權(quán)利要求1-4任一所述的移位寄存器單元，其特征在于，所述上拉模塊包括:第三薄膜晶體管和第一電容； 所述第三薄膜晶體管的第一極連接所述第一時鐘信號端，所述第三薄膜晶體管的第二極連接所述上拉控制節(jié)點，所述第三薄膜晶體管的第三極連接所述輸出端； 所述第一電容的第一端連接所述上拉控制節(jié)點，所述第一電容的第二端連接所述輸出端。
7.根據(jù)權(quán)利要求1-3任一所述的移位寄存器單元，其特征在于，所述第一控制模塊包括:第五薄膜晶體管和第六薄膜晶體管； 所述第五薄膜晶體管的第一極和第二級連接所述第三時鐘信號端，所述第五薄膜晶體管的第三極連接所述下拉控制節(jié)點； 所述第六薄膜晶體管的第一極連接所述下拉控制節(jié)點，所述第六薄膜晶體管的第二極連接所述上拉控制節(jié)點，所述第六薄膜晶體管的第三極連接第一電壓端。
8.根據(jù)權(quán)利要求1-4任一所述的移位寄存器單元，其特征在于，所述第二控制模塊包括:第九薄膜晶體管； 所述第九薄膜晶體管的第一極連接所述下拉控制節(jié)點，所述第九薄膜晶體管的第二極連接所述第一時鐘信號端，所述第九薄膜晶體管的第三極連接所述第一電壓端。
9.根據(jù)權(quán)利要求4所述的移位寄存器單元，其特征在于，所述第一控制模塊還包括:第七薄膜晶體管； 所述第七薄膜晶體管的第一極連接所述下拉控制節(jié)點，所述第七薄膜晶體管的第二極連接所述第一信號端，所述第七薄膜晶體管的第三極連接所述第一電壓端。
10.根據(jù)權(quán)利要求1-4任一所述的移位寄存器單元，其特征在于，所述第一復(fù)位模塊包括:第八薄膜晶體管； 所述第八薄膜晶體管的第一極連接所述上拉控制節(jié)點，所述第八薄膜晶體管的第二極連接所述下拉控制節(jié)點，所述第八薄膜晶體管的第三極連接所述第一電壓端。
11.根據(jù)權(quán)利要求3-4任一所述的移位寄存器單元，其特征在于，所述第二復(fù)位模塊包括:第二薄膜晶體管； 所述第二薄膜晶體管的第一極連接所述上拉控制節(jié)點，所述第二薄膜晶體管的第二極連接所述第二信號端第二信號端，所述第二薄膜晶體管的第三極連接所述第一電壓端。
12.根據(jù)權(quán)利要求1-4任一所述的移位寄存器單元，其特征在于，所述下拉模塊包括:第四薄膜晶體管； 所述第四薄膜晶體管的第一極連接所述輸出端，所述第四薄膜晶體管的第二極連接所述第二信號端，所述第四薄膜晶體管的第三極連接所述第一電壓端。
13.一種柵極驅(qū)動電路，其特征在于，包括多級權(quán)利要求1-12任一所述的移位寄存器單元；其中， 奇數(shù)項移位寄存器單元的第一時鐘信號端和第三時鐘信號端分別接入第一時鐘信號和第三時鐘信號，偶數(shù)項移位寄存器單元的第一時鐘信號端和第三時鐘信號端分別連接第二時鐘信號和第四時鐘信號；` 所述第一時鐘信號、第二時鐘信號、第三時鐘信號和第四時鐘信號為順序輸出的移位信號；所述第一時鐘信號與所述第三時鐘信號之間，所述第二時鐘信號與所述第四時鐘信號之間具有半個時鐘周期的時延。
14.一種柵極驅(qū)動電路的驅(qū)動方法，其特征在于， 第一階段，第三時鐘信號端輸入的信號和上拉控制節(jié)點電位控制下拉控制節(jié)點的電位； 第二階段，第一時鐘信號端輸入的信號控制所述下拉控制節(jié)點的電位。
15.一種顯示裝置，其特征在于，包括如權(quán)利要求13所述的柵極驅(qū)動電路。
【文檔編號】G09G3/20GK103761937SQ201410040299
【公開日】2014年4月30日 申請日期:2014年1月27日 優(yōu)先權(quán)日:2014年1月27日
【發(fā)明者】韓承佑, 張元波 申請人:京東方科技集團股份有限公司