柵極驅(qū)動(dòng)電路、陣列基板及顯示裝置制造方法
【專利摘要】本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，具體提供一種柵極驅(qū)動(dòng)電路、陣列基板及顯示裝置。本發(fā)明在現(xiàn)有技術(shù)的基礎(chǔ)上，在每一級(jí)的移位寄存器的輸入端和輸出端之間增加一個(gè)由第二時(shí)鐘信號(hào)控制的輸出端開(kāi)關(guān)元件，并把原有的下一級(jí)輸出端與上一級(jí)復(fù)位端相連的復(fù)位連接模式改為第N+2級(jí)輸出端與第N級(jí)復(fù)位端相連的復(fù)位連接模式。在這樣的設(shè)計(jì)下，本發(fā)明可以將柵極驅(qū)動(dòng)電路中每一級(jí)移位寄存器的柵線輸出信號(hào)提前輸出，并將其持續(xù)輸出時(shí)間增加一倍，從而大大增加數(shù)據(jù)信號(hào)的寫(xiě)入時(shí)間，減小顯示故障出現(xiàn)的可能性。
【專利說(shuō)明】柵極驅(qū)動(dòng)電路、陣列基板及顯示裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，具體涉及一種柵極驅(qū)動(dòng)電路、陣列基板及顯示裝置。
【背景技術(shù)】
[0002]薄膜晶體管液晶顯不屏(Thinfilm transistor liquid crystal display,簡(jiǎn)稱TFT-1XD)是多數(shù)液晶顯示屏的一種，其采用薄膜晶體管技術(shù)，可以顯著改善影像質(zhì)量。
[0003]作為T(mén)FT-1XD驅(qū)動(dòng)器的重要組成部分，柵極驅(qū)動(dòng)電路的主要功能是將輸入的時(shí)鐘信號(hào)通過(guò)移位寄存器轉(zhuǎn)換后加在液晶顯示面板的柵線上。柵極驅(qū)動(dòng)電路所具有的多級(jí)移位寄存器中，每級(jí)均連接到相應(yīng)的柵極線以輸出柵線驅(qū)動(dòng)信號(hào)。柵極驅(qū)動(dòng)電路中，各級(jí)移位寄存器彼此相連，起始信號(hào)輸入至各級(jí)中的第一級(jí)，并按順序?qū)啪€驅(qū)動(dòng)信號(hào)輸出至各級(jí)柵極線，其中前級(jí)的輸入端連接到上一級(jí)的輸出端，并且下一級(jí)的輸出端連接到前級(jí)的控制端。
[0004]在現(xiàn)有技術(shù)中，通常會(huì)將下一級(jí)移位寄存器的輸出端接回至上一級(jí)的復(fù)位端，也就是使下一級(jí)的柵線驅(qū)動(dòng)信號(hào)輸出的同時(shí)把上一級(jí)的柵線驅(qū)動(dòng)信號(hào)復(fù)位，以準(zhǔn)備好下一次的信號(hào)傳遞。
[0005]但是，由于目前液晶顯示器的分辨率越來(lái)越高，柵線信號(hào)輸出時(shí)所進(jìn)行的數(shù)據(jù)信號(hào)寫(xiě)入時(shí)間越來(lái)越短。如果還采用現(xiàn)有技術(shù)中的柵線驅(qū)動(dòng)電路，則很容易由于數(shù)據(jù)信號(hào)寫(xiě)入時(shí)間的不足而導(dǎo)致畫(huà)面顯示的異常，使得高分辨率的液晶顯示器容易出現(xiàn)顯示故障，不能滿足用戶對(duì)顯示效果的要求。

【發(fā)明內(nèi)容】

[0006](一 )解決的技術(shù)問(wèn)題
[0007]針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提供一種柵極驅(qū)動(dòng)電路、陣列基板及顯示裝置，可以將柵極驅(qū)動(dòng)電路中每一級(jí)移位寄存器的柵線輸出信號(hào)提前輸出，并將其持續(xù)輸出時(shí)間增加一倍，從而大大增加數(shù)據(jù)信號(hào)的寫(xiě)入時(shí)間，減小顯示故障出現(xiàn)的可能性。
[0008]( 二 )技術(shù)方案
[0009]為實(shí)現(xiàn)以上目的，本發(fā)明通過(guò)以下技術(shù)方案予以實(shí)現(xiàn):
[0010]一種柵極驅(qū)動(dòng)電路，包括多級(jí)移位寄存器，每一級(jí)移位寄存器都與第一時(shí)鐘信號(hào)線和第二時(shí)鐘信號(hào)線相連，其特征在于，對(duì)于任一個(gè)不小于2的整數(shù)N，第N級(jí)移位寄存器的輸入端與第N-1級(jí)移位寄存器的輸出端相連；所述第N級(jí)移位寄存器的輸出端與第N+1級(jí)移位寄存器的輸入端相連，所述第N級(jí)移位寄存器的復(fù)位端與第N+2級(jí)移位寄存器的輸出端相連；
[0011]所述第N級(jí)移位寄存器的輸出端還與一個(gè)輸出端開(kāi)關(guān)元件的第二端相連；所述輸出端開(kāi)關(guān)元件的第一端與第N-1級(jí)移位寄存器的輸入端相連；所述輸出端開(kāi)關(guān)元件的控制端與第二時(shí)鐘信號(hào)線相連。
[0012]優(yōu)選地，所述移位寄存器包括十個(gè)開(kāi)關(guān)元件和存儲(chǔ)電容，其中:[0013]第一開(kāi)關(guān)元件的控制端與第一端相連；
[0014]第一開(kāi)關(guān)元件的第二端與第二開(kāi)關(guān)元件的第一端、第三開(kāi)關(guān)元件的控制端、第六開(kāi)關(guān)元件的控制端、第八開(kāi)關(guān)元件的控制端、第十開(kāi)關(guān)元件的第一端、存儲(chǔ)電容的第一端相連；
[0015]存儲(chǔ)電容的第二端與第三開(kāi)關(guān)元件的第二端、第四開(kāi)關(guān)元件的第一端相連；
[0016]第四開(kāi)關(guān)元件的控制端與第五開(kāi)關(guān)元件的第一端、第九開(kāi)關(guān)元件的第一端及控制端相連；
[0017]第五開(kāi)關(guān)元件的第二端與第六開(kāi)關(guān)元件的第一端、第十開(kāi)關(guān)元件的第一端相連；
[0018]第九開(kāi)關(guān)元件的第二端與第五開(kāi)關(guān)元件的控制端、第八開(kāi)關(guān)元件的第一端相連。
[0019]優(yōu)選地，所述第一開(kāi)關(guān)元件的第一端與該移位寄存器的輸入端的接口相連；所述存儲(chǔ)元件的第二端與該移位寄存器的輸出端的接口相連。
[0020]優(yōu)選地，所述第二開(kāi)關(guān)元件的控制端與該移位寄存器的復(fù)位端的接口相連。
[0021]優(yōu)選地，所述每一級(jí)移位寄存器都與第一時(shí)鐘信號(hào)線和第二時(shí)鐘信號(hào)線相連包括:
[0022]所述第三開(kāi)關(guān)元件的第一端與所述第一時(shí)鐘信號(hào)線相連；
[0023]所述第五開(kāi)關(guān)元件的第一端與所述第二時(shí)鐘信號(hào)線相連。
[0024]優(yōu)選地，第二、第四、第六、第八和第十開(kāi)關(guān)元件的第二端與該移位寄存器的工作低電平接口相連。
[0025]優(yōu)選地，所述十個(gè)開(kāi)關(guān)元件以及輸出端開(kāi)關(guān)元件具體為薄膜晶體管。
[0026]優(yōu)選地，所述輸出端開(kāi)關(guān)元件集成于所述移位寄存器中。
[0027]一種陣列基板，其特征在于，所述陣列基板上形成有上述任意一種柵極驅(qū)動(dòng)電路。
[0028]一種顯示裝置，其特征在于，包括上述任意一種陣列基板。
[0029](三)有益效果
[0030]本發(fā)明至少具有如下的有益效果:
[0031]本發(fā)明在現(xiàn)有的移位寄存器的基礎(chǔ)之上，在每一級(jí)的移位寄存器的輸入端和輸出端之間增加一個(gè)由第二時(shí)鐘信號(hào)控制的輸出端開(kāi)關(guān)元件，并把原有的下一級(jí)輸出端與上一級(jí)復(fù)位端相連的復(fù)位連接模式改為第N+2級(jí)輸出端與第N級(jí)復(fù)位端相連的復(fù)位連接模式。由此，相比較現(xiàn)有技術(shù)而言，就可以將柵極驅(qū)動(dòng)電路中每一級(jí)移位寄存器的柵線輸出信號(hào)提前輸出，并將其持續(xù)輸出時(shí)間增加一倍，從而大大增加數(shù)據(jù)信號(hào)的寫(xiě)入時(shí)間，減小顯示故障出現(xiàn)的可能性。
【專利附圖】

【附圖說(shuō)明】
[0032]為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一簡(jiǎn)單的介紹，顯而易見(jiàn)地，下面描述中的附圖是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0033]圖1是本發(fā)明一個(gè)實(shí)施例中柵極驅(qū)動(dòng)電路的結(jié)構(gòu)框圖；
[0034]圖2是現(xiàn)有技術(shù)中一種移位寄存器的電路結(jié)構(gòu)圖；
[0035]圖3是對(duì)應(yīng)于現(xiàn)有技術(shù)中移位寄存器的電路結(jié)構(gòu)的邏輯時(shí)序圖；[0036]圖4是本發(fā)明一個(gè)實(shí)施例中優(yōu)選的柵極驅(qū)動(dòng)電路中移位寄存器的電路結(jié)構(gòu)圖；
[0037]圖5是本發(fā)明一個(gè)實(shí)施例中對(duì)應(yīng)于優(yōu)選的柵極驅(qū)動(dòng)電路中移位寄存器的電路結(jié)構(gòu)的邏輯時(shí)序圖。
【具體實(shí)施方式】
[0038]為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0039]本發(fā)明實(shí)施例提出了一種柵極驅(qū)動(dòng)電路，參見(jiàn)圖1，該柵極驅(qū)動(dòng)電路包括多級(jí)移位寄存器，每一級(jí)所述移位寄存器都與第一時(shí)鐘信號(hào)線和第二時(shí)鐘信號(hào)線相連。
[0040]其中，對(duì)于任一個(gè)不小于2的整數(shù)N，第N級(jí)移位寄存器的輸入端與第N-1級(jí)移位寄存器的輸出端相連；所述第N級(jí)移位寄存器的輸出端與第N+1級(jí)移位寄存器的輸入端相連，所述第N級(jí)移位寄存器的復(fù)位端與第N+2級(jí)移位寄存器的輸出端相連；
[0041]所述第N級(jí)移位寄存器的輸出端還與一個(gè)輸出端開(kāi)關(guān)元件的第二端相連；所述輸出端開(kāi)關(guān)元件的第一端與第N-1級(jí)移位寄存器的輸入端相連；所述輸出端開(kāi)關(guān)元件的控制端與第二時(shí)鐘信號(hào)線相連。
[0042]其中，CLK為移位寄存器的第一時(shí)鐘信號(hào)接口，CLKB為第二時(shí)鐘信號(hào)接口。兩個(gè)時(shí)鐘信號(hào)都會(huì)以固定頻率在高低電平之間來(lái)回波動(dòng)，且第二時(shí)鐘信號(hào)與第一時(shí)鐘信號(hào)反相，所以兩個(gè)時(shí)鐘信號(hào)也可以稱為時(shí)鐘信號(hào)和反時(shí)鐘信號(hào)。
[0043]可見(jiàn)，當(dāng)柵線驅(qū)動(dòng)信號(hào)從第一級(jí)移位寄存器的輸入端輸入后，隨著時(shí)鐘信號(hào)的驅(qū)動(dòng)，柵線驅(qū)動(dòng)信號(hào)就會(huì)一級(jí)一級(jí)地向后傳遞。然而與現(xiàn)有技術(shù)不同的是，本發(fā)明實(shí)施例將第N+2級(jí)的輸出端(代替第N+1級(jí)的輸出端)與第N級(jí)的復(fù)位端相連。也就是說(shuō)，在信號(hào)傳遞到第N+2級(jí)的移位寄存器后，第N級(jí)的輸出端才會(huì)由高電平回到低電平。此外，在每一級(jí)輸入端與輸出端之間，添加一個(gè)由反時(shí)鐘信號(hào)(即第二時(shí)鐘信號(hào))控制打開(kāi)或關(guān)閉的輸出端開(kāi)關(guān)元件。也就是說(shuō)，信號(hào)傳遞到第N-1級(jí)的同時(shí)使添加的開(kāi)關(guān)元件打開(kāi)，并將第N-1級(jí)的輸出信號(hào)通過(guò)該開(kāi)關(guān)元件傳輸?shù)降贜級(jí)的輸出端，即將第N級(jí)的輸出信號(hào)提前一行輸出。
[0044]綜合這兩方面的設(shè)計(jì)，最終就可以將柵極驅(qū)動(dòng)電路中每一級(jí)移位寄存器的柵線輸出信號(hào)提前輸出，并將其持續(xù)輸出時(shí)間增加一倍，從而大大增加數(shù)據(jù)信號(hào)的寫(xiě)入時(shí)間，減小顯示故障出現(xiàn)的可能性。
[0045]為了更詳細(xì)地?cái)⑹霰景l(fā)明實(shí)施例的技術(shù)方案，下面在一種具體的現(xiàn)有技術(shù)中的移位寄存器電路結(jié)構(gòu)基礎(chǔ)之上，詳細(xì)介紹本發(fā)明實(shí)施例的一種優(yōu)選的柵極驅(qū)動(dòng)電路。
[0046]參見(jiàn)圖2，圖2展示了現(xiàn)有技術(shù)中的一種移位寄存器的電路結(jié)構(gòu)(第N級(jí))，其包括十個(gè)開(kāi)關(guān)元件Ml至MlO和存儲(chǔ)電容Cl，具體連接關(guān)系如下:
[0047]第一開(kāi)關(guān)元件Ml的控制端與第一端相連；
[0048]第一開(kāi)關(guān)元件Ml的第二端與第二開(kāi)關(guān)元件M2的第一端、第三開(kāi)關(guān)元件M3的控制端、第六開(kāi)關(guān)元件M6的控制端、第八開(kāi)關(guān)元件M8的控制端、第十開(kāi)關(guān)元件MlO的第一端、存儲(chǔ)電容Cl的第一端相連于Pl ；
[0049]存儲(chǔ)電容Cl的第二端與第三開(kāi)關(guān)元件M3的第二端、第四開(kāi)關(guān)元件M4的第一端相連；
[0050]第四開(kāi)關(guān)元件M4的控制端與第五開(kāi)關(guān)元件M5的第一端、第九開(kāi)關(guān)元件M9的第一端及控制端相連；
[0051]第五開(kāi)關(guān)元件M5的第二端與第六開(kāi)關(guān)元件M6的第一端、第十開(kāi)關(guān)元件MlO的第一端相連于P3 ；
[0052]第九開(kāi)關(guān)元件M9的第二端與第五開(kāi)關(guān)元件M5的控制端、第八開(kāi)關(guān)元件M8的第一端相連于P2。
[0053]其中，所述第一開(kāi)關(guān)元件Ml的第一端與該移位寄存器的輸入端的接口 G(N-1)相連；所述存儲(chǔ)元件Cl的第二端與該移位寄存器的輸出端的接口 G(N)相連。所述第二開(kāi)關(guān)元件M2的控制端與該移位寄存器的復(fù)位端的接口 G(N+1)相連。
[0054]而所述每一級(jí)所述移位寄存器都與第一時(shí)鐘信號(hào)線和第二時(shí)鐘信號(hào)線相連也就代表了下列連接關(guān)系:所述第三開(kāi)關(guān)元件M3的第一端與所述第一時(shí)鐘信號(hào)線CLK相連；所述第五開(kāi)關(guān)兀件M5的第一端與所述第二時(shí)鐘信號(hào)線CLKB相連。
[0055]在工作電壓的偏置上，M2、M4、M6、M8和MlO的第二端與該移位寄存器的工作低電平接口 VSS相連。
[0056]優(yōu)選地，所述輸出端開(kāi)關(guān)元件和第一至第10開(kāi)關(guān)元件Ml至MlO均為薄膜晶體管，其第一端為薄膜晶體管的漏極、第二端為薄膜晶體管的源極、控制端為薄膜晶體管的柵極。當(dāng)然，其也可以是其他具有相同功能的電器元件。
[0057]參見(jiàn)圖3，圖3是描述柵線驅(qū)動(dòng)信號(hào)是如何在時(shí)鐘信號(hào)的驅(qū)動(dòng)下經(jīng)過(guò)第N級(jí)移位寄存器的邏輯時(shí)序圖。其中，DATA代表上文所說(shuō)的數(shù)據(jù)信號(hào)。該電路的詳細(xì)工作原理均屬于現(xiàn)有技術(shù)，在此不再贅述。
[0058]對(duì)應(yīng)于該電路，這里優(yōu)選地將輸出端開(kāi)關(guān)元件集成于移位寄存器中，作為移位寄存器的Mll連入電路中，連入后的第N級(jí)移位寄存器電路如圖4所示。作為輸出端開(kāi)關(guān)元件的晶體管Mll的第一端與輸入端的接口 G(N-1)相連，第二端與輸出端的接口 G(N)相連。當(dāng)然，輸出端開(kāi)關(guān)元件也可以不作為移位寄存器的一部分，只要其與每級(jí)移位寄存器按照同樣的連接關(guān)系相連即可。
[0059]參見(jiàn)圖5，該移位寄存器的工作原理如下:
[0060]第一階段Tl:時(shí)鐘信號(hào)CLK為低電平，反時(shí)鐘信號(hào)CLKB為高電平,作為輸入信號(hào)的前級(jí)輸出信號(hào)G(N-1)為高電平，作為復(fù)位信號(hào)的下級(jí)輸出信號(hào)G(N+2)為低電平,VSS為低電平信號(hào)。高電平的輸入信號(hào)G(N-1)使得晶體管Ml導(dǎo)通并對(duì)電容Cl充電，使Pl點(diǎn)升為高電平，此時(shí)晶體管M3柵極開(kāi)關(guān)打開(kāi)，但由于此時(shí)反時(shí)鐘信號(hào)CLKB為高電平，晶體管Mll導(dǎo)通，輸出端G(N)輸出高電平；
[0061]在此階段中，晶體管M5、M6、M8和M9導(dǎo)通，P3點(diǎn)為低電位，晶體管MlO和M2截止，保證了輸出端G(N)正常的輸出。
[0062]第二階段T2:時(shí)鐘信號(hào)CLK為高電平，反時(shí)鐘信號(hào)CLKB為低電平，輸入信號(hào)G(N-1)為低電平，復(fù)位信號(hào)G(N+2)為低電平。此時(shí)晶體管Ml處于截止?fàn)顟B(tài)，晶體管M3導(dǎo)通，輸出端G(N)輸出高電平，同時(shí),輸出端G(N)作為下一級(jí)柵極驅(qū)動(dòng)電路的輸入信號(hào),在下一級(jí)柵極驅(qū)動(dòng)電路中晶體管Mll導(dǎo)通，輸出端G(N+1)為高電平；
[0063]在此階段中，晶體管M5和M9截止，晶體管M6和M8柵極打開(kāi)，P3點(diǎn)為低電位，晶體管MlO和M2截止，保證了輸出端G (N)正常的輸出。
[0064]第三階段T3:時(shí)鐘信號(hào)CLK為低電平，反時(shí)鐘信號(hào)CLKB為高電平，輸入信號(hào)G(N-1)為低電平，復(fù)位信號(hào)G(N+2)為低電平。此時(shí)晶體管Mll截止，晶體管M3柵極處于打開(kāi)狀態(tài)，但由于時(shí)鐘信號(hào)CLK為低電平,輸出端G(N)為低電平。
[0065]在此階段中，晶體管M5和M9導(dǎo)通，晶體管M6和M8截止，P3點(diǎn)為高電位，晶體管MlO導(dǎo)通，對(duì)Pl點(diǎn)進(jìn)行放噪。由于復(fù)位信號(hào)G(N+2)為低電平，晶體管M2截止。
[0066]第四階段T4:時(shí)鐘信號(hào)CLK為高電平，反時(shí)鐘信號(hào)CLKB為低電平，輸入信號(hào)G(N-1)為低電平，復(fù)位信號(hào)G(N+2)為高電平。此時(shí)晶體管Ml和M4處于截止?fàn)顟B(tài)，晶體管M2導(dǎo)通，對(duì)電容CI和輸出端放電，使PI點(diǎn)電位為低電平。這時(shí)晶體管M3截止，輸出端G (N)輸出低電平；
[0067]在此階段中，晶體管厘5、]?6、]\18、]\19、]\110和Mll截止，P3點(diǎn)為低電位。
[0068]可見(jiàn)，在第二階段T2中，輸出端G(N)和G(N+1)都為高電平，數(shù)據(jù)信號(hào)同時(shí)寫(xiě)入第N級(jí)和第N+1級(jí)。由于在第三階段T3中，輸出端G(N)為低電平，故第N級(jí)的像素在輸出端G(N)為低電平時(shí)保存的是T2時(shí)間里寫(xiě)入的數(shù)據(jù)信號(hào)電壓。第N+1級(jí)輸出端G(N+1)在T3時(shí)間持續(xù)為高電平，故在T2時(shí)間里寫(xiě)入的數(shù)據(jù)信號(hào)電壓并沒(méi)有在第N+1級(jí)像素中得以保存，而是保存了 T3時(shí)間里寫(xiě)入的數(shù)據(jù)信號(hào)電壓。此外，在T2時(shí)間里雖然第N級(jí)和第N+1級(jí)像素顯示同樣的顏色，但與顯示一幀圖像的時(shí)間相比，這樣的顯示時(shí)間非常短暫，人眼并不能分辨出來(lái)，故在T 2時(shí)間里第N級(jí)和第N+1級(jí)柵極信號(hào)線同時(shí)輸出并不影響顯示效果。
[0069]如此一來(lái)，設(shè)時(shí)鐘的周期為2T，則本發(fā)明實(shí)施例可以將每一級(jí)柵線驅(qū)動(dòng)信號(hào)的持續(xù)輸出時(shí)間由原來(lái)的T增加到2T (受Atl和At2的影響)，即將其持續(xù)輸出時(shí)間增加一倍。同時(shí)，本發(fā)明實(shí)施例把每一級(jí)柵線驅(qū)動(dòng)信號(hào)的到達(dá)時(shí)刻提前了 T。所以，在柵線驅(qū)動(dòng)信號(hào)持續(xù)輸出的時(shí)間內(nèi)，用來(lái)給數(shù)據(jù)信號(hào)寫(xiě)入的時(shí)間就大大增加了，從而也就減小顯示故障出現(xiàn)的可能性。
[0070]另一方面，在現(xiàn)有技術(shù)中，由于柵極線自身電阻及其上負(fù)載電容所產(chǎn)生的信號(hào)延遲，使得Atl和Λ t2時(shí)間里數(shù)據(jù)信號(hào)寫(xiě)入能力下降。對(duì)于高分辨率的液晶顯示器而言，每一行(對(duì)應(yīng)每一級(jí)移位寄存器)的掃描時(shí)間只有十幾微秒，而柵極信號(hào)延遲的時(shí)間在2微秒左右，數(shù)據(jù)信號(hào)實(shí)際寫(xiě)入時(shí)間的減少很有可能造成像素充電不足。
[0071]采用本發(fā)明實(shí)施例的柵極驅(qū)動(dòng)電路，由于每一行的柵極信號(hào)都提前一行輸出，這樣就消除了柵極線自身電阻及其上負(fù)載電容所產(chǎn)生的信號(hào)延遲，很大程度上提升了數(shù)據(jù)信號(hào)的寫(xiě)入能力，彌補(bǔ)了現(xiàn)有技術(shù)在高分辨率液晶顯示器上像素充電不足的缺點(diǎn)。
[0072]基于同樣的發(fā)明構(gòu)思，本發(fā)明實(shí)施例提出了一種陣列基板，所述陣列基板上形成有上述任意一種的柵極驅(qū)動(dòng)電路。
[0073]由于本發(fā)明實(shí)施例提供的陣列基板與實(shí)施例1所提供的柵極驅(qū)動(dòng)電路具有相同的技術(shù)特征，所以也能解決同樣的技術(shù)問(wèn)題，產(chǎn)生相同的技術(shù)效果。
[0074]基于相同的發(fā)明構(gòu)思，本發(fā)明實(shí)施例提出了一種顯示裝置，該顯示裝置包括實(shí)施例3所述的陣列基板，該顯示裝置可以為:液晶面板、電子紙、OLED面板、手機(jī)、平板電腦、電視機(jī)、顯示器、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件。
[0075]由于本發(fā)明實(shí)施例提供的顯示裝置與實(shí)施例2所提供的陣列基板具有相同的技術(shù)特征，所以也能解決同樣的技術(shù)問(wèn)題，產(chǎn)生相同的技術(shù)效果。[0076]綜上所述，本發(fā)明在現(xiàn)有技術(shù)的基礎(chǔ)上，在每一級(jí)的移位寄存器的輸入端和輸出端之間增加一個(gè)由第二時(shí)鐘信號(hào)控制的輸出端開(kāi)關(guān)元件，并把原有的下一級(jí)輸出端與上一級(jí)復(fù)位端相連的復(fù)位連接模式改為第N+2級(jí)輸出端與第N級(jí)復(fù)位端相連的復(fù)位連接模式。
[0077]由此，相比較現(xiàn)有技術(shù)而言，就可以將柵極驅(qū)動(dòng)電路中每一級(jí)移位寄存器的柵線輸出信號(hào)提前輸出，并將其持續(xù)輸出時(shí)間增加一倍，從而大大增加數(shù)據(jù)信號(hào)的寫(xiě)入時(shí)間，減小顯示故障出現(xiàn)的可能性。
[0078]需要說(shuō)明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語(yǔ)僅僅用來(lái)將一個(gè)實(shí)體或者操作與另一個(gè)實(shí)體或操作區(qū)分開(kāi)來(lái)，而不一定要求或者暗示這些實(shí)體或操作之間存在任何這種實(shí)際的關(guān)系或者順序。而且，術(shù)語(yǔ)“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過(guò)程、方法、物品或者設(shè)備不僅包括那些要素，而且還包括沒(méi)有明確列出的其他要素，或者是還包括為這種過(guò)程、方法、物品或者設(shè)備所固有的要素。在沒(méi)有更多限制的情況下，由語(yǔ)句“包括一個(gè)……”限定的要素，并不排除在包括所述要素的過(guò)程、方法、物品或者設(shè)備中還存在另外的相同要素。
[0079]以上實(shí)施例僅用以說(shuō)明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡管參照前述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技 術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的精神和范圍。
【權(quán)利要求】
1.一種柵極驅(qū)動(dòng)電路，包括多級(jí)移位寄存器，每一級(jí)移位寄存器都與第一時(shí)鐘信號(hào)線和第二時(shí)鐘信號(hào)線相連，其特征在于: 對(duì)于任一個(gè)不小于2的整數(shù)N，第N級(jí)移位寄存器的輸入端與第N-1級(jí)移位寄存器的輸出端相連；所述第N級(jí)移位寄存器的輸出端與第N+1級(jí)移位寄存器的輸入端相連，所述第N級(jí)移位寄存器的復(fù)位端與第N+2級(jí)移位寄存器的輸出端相連； 所述第N級(jí)移位寄存器的輸出端還與一個(gè)輸出端開(kāi)關(guān)元件的第二端相連；所述輸出端開(kāi)關(guān)元件的第一端與第N-1級(jí)移位寄存器的輸入端相連；所述輸出端開(kāi)關(guān)元件的控制端與第二時(shí)鐘信號(hào)線相連。
2.根據(jù)權(quán)利要求1所述的柵極驅(qū)動(dòng)電路，其特征在于，所述移位寄存器包括十個(gè)開(kāi)關(guān)元件和存儲(chǔ)電容，其中: 第一開(kāi)關(guān)元件的控制端與第一端相連； 第一開(kāi)關(guān)元件的第二端與第二開(kāi)關(guān)元件的第一端、第三開(kāi)關(guān)元件的控制端、第六開(kāi)關(guān)元件的控制端、第八開(kāi)關(guān)元件的控制端、第十開(kāi)關(guān)元件的第一端、存儲(chǔ)電容的第一端相連； 存儲(chǔ)電容的第二端與第三開(kāi)關(guān)元件的第二端、第四開(kāi)關(guān)元件的第一端相連； 第四開(kāi)關(guān)元件的控制端與第五開(kāi)關(guān)元件的第一端、第九開(kāi)關(guān)元件的第一端及控制端相連； 第五開(kāi)關(guān)元件的第二端與第六開(kāi)關(guān)元件的第一端、第十開(kāi)關(guān)元件的第一端相連； 第九開(kāi)關(guān)元件的第二端與第五開(kāi)關(guān)元件的控制端、第八開(kāi)關(guān)元件的第一端相連。
3.根據(jù)權(quán)利要求2所述的柵極驅(qū)動(dòng)電路，其特征在于，所述第一開(kāi)關(guān)元件的第一端與該移位寄存器的輸入端的接口相連；所述存儲(chǔ)元件的第二端與該移位寄存器的輸出端的接口相連。
4.根據(jù)權(quán)利要求2所述的柵極驅(qū)動(dòng)電路，其特征在于，所述第二開(kāi)關(guān)元件的控制端與該移位寄存器的復(fù)位端的接口相連。
5.根據(jù)權(quán)利要求2所述的柵極驅(qū)動(dòng)電路，其特征在于，所述每一級(jí)移位寄存器都與第一時(shí)鐘信號(hào)線和第二時(shí)鐘信號(hào)線相連包括: 所述第三開(kāi)關(guān)元件的第一端與所述第一時(shí)鐘信號(hào)線相連； 所述第五開(kāi)關(guān)元件的第一端與所述第二時(shí)鐘信號(hào)線相連。
6.根據(jù)權(quán)利要求1所述的柵極驅(qū)動(dòng)電路，其特征在于，第二、第四、第六、第八和第十開(kāi)關(guān)元件的第二端與該移位寄存器的工作低電平接口相連。
7.根據(jù)權(quán)利要求1至6中任意一項(xiàng)所述的柵極驅(qū)動(dòng)電路，其特征在于，所述十個(gè)開(kāi)關(guān)元件以及輸出端開(kāi)關(guān)元件具體為薄膜晶體管。
8.根據(jù)權(quán)利要求1至6中任意一項(xiàng)所述的柵極驅(qū)動(dòng)電路，其特征在于，所述輸出端開(kāi)關(guān)元件集成于所述移位寄存器中。
9.一種陣列基板，其特征在于，所述陣列基板上形成有如權(quán)利要求1至8中的任意一項(xiàng)所述的柵極驅(qū)動(dòng)電路。
10.一種顯示裝置，其特征在于，包括如權(quán)利要求9所述的陣列基板。
【文檔編號(hào)】G09G3/36GK103985366SQ201410184481
【公開(kāi)日】2014年8月13日 申請(qǐng)日期:2014年5月4日 優(yōu)先權(quán)日:2014年5月4日
【發(fā)明者】張曉潔, 邵賢杰, 李小和, 薛偉, 董職福 申請(qǐng)人:合肥京東方光電科技有限公司, 京東方科技集團(tuán)股份有限公司