移位寄存器及其驅(qū)動(dòng)方法、移位寄存器組及其驅(qū)動(dòng)方法
【專利摘要】本發(fā)明提供了一種移位寄存器及其驅(qū)動(dòng)方法、移位寄存器組及其驅(qū)動(dòng)方法。移位寄存器包括：第一至第六晶體管、第一時(shí)鐘信號(hào)端、第二時(shí)鐘信號(hào)端、第一電平信號(hào)端、第二電平信號(hào)端、第一輸入端、第二輸入端、輸出端。移位寄存器組包括多個(gè)上述移位寄存器，并連接為多級(jí)，實(shí)現(xiàn)驅(qū)動(dòng)多行的功能。采用本發(fā)明的移位寄存器或移位寄存器組，可以簡(jiǎn)化電路、減小電路所在區(qū)域的面積；采用本發(fā)明的驅(qū)動(dòng)方法可以有效抑制寄生電容的漏電流，達(dá)到穩(wěn)定輸出地效果。
【專利說明】移位寄存器及其驅(qū)動(dòng)方法、移位寄存器組及其驅(qū)動(dòng)方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種驅(qū)動(dòng)裝置，特別涉及一種顯示器驅(qū)動(dòng)電路中的移位寄存器及其驅(qū)動(dòng)方法、移位寄存器組及其驅(qū)動(dòng)方法。
【背景技術(shù)】
[0002]近些年來，有源矩陣型顯示裝置得到普及，例如，廣泛應(yīng)用在移動(dòng)電話、平板電腦、MP3、MP4等移動(dòng)設(shè)備中。在現(xiàn)有技術(shù)中，顯示裝置中包括多個(gè)掃描線(柵極線)、多個(gè)信號(hào)線(數(shù)據(jù)線)、掃描線(柵極線)驅(qū)動(dòng)電路和信號(hào)線(數(shù)據(jù)線)驅(qū)動(dòng)電路。各驅(qū)動(dòng)電路均使用由多個(gè)晶體管構(gòu)成的掃描電路。
[0003]在構(gòu)成該掃描電路的移位寄存器中，一般使用組合了 η溝道型晶體管(NMOS)和P溝道型晶體管(PMOS)的互補(bǔ)金屬氧化物半導(dǎo)體電路(CMOS:Complementary M0S)。但同時(shí)制作η溝道型晶體管和P溝道型晶體管兩者，會(huì)導(dǎo)致制作互補(bǔ)金屬氧化物半導(dǎo)體電路(CMOS: Complementary M0S)的工藝步驟過多、制造成本較高的問題。
[0004]此外，在掃描電路的移位寄存器中，一般還存在電容器件，而電容與晶體管的組合不僅將電路復(fù)雜化，還進(jìn)一步增加了器件數(shù)量，進(jìn)而增大了顯示邊框的面積。
【發(fā)明內(nèi)容】
[0005]本發(fā)明的實(shí)施例所要解決的技術(shù)問題是現(xiàn)有技術(shù)的移位寄存器、移位寄存器組內(nèi)部器件結(jié)構(gòu)復(fù)雜、數(shù)目較多，影響工藝制程和邊框?qū)挾鹊膯栴}。
[0006]為了解決上述技術(shù)問題，本發(fā)明的實(shí)施例提供了一種移位寄存器，其僅包括第一至第六晶體管:
[0007]第一晶體管的柵極與第一時(shí)鐘信號(hào)端連接，第一晶體管的源極與第一輸入端連接，第一晶體管的漏極與第二晶體管的源極及第六晶體管的柵極連接；
[0008]第二晶體管的柵極與第一電平信號(hào)端連接，第二晶體管的源極與第一晶體管的漏極及第六晶體管的柵極連接，第二晶體管的漏極與第三晶體管的柵極連接；
[0009]第三晶體管的柵極與第二晶體管的漏極連接，第三晶體管的源極與第二時(shí)鐘信號(hào)端連接，第三晶體管的漏極與輸出端及第五晶體管的漏極連接；
[0010]第四晶體管的柵極與第四晶體管的源極連接，且第四晶體管的柵極和源極與第二輸入信號(hào)端連接，第四晶體管的漏極與第五晶體管的柵極及第六晶體管的漏極連接；
[0011]第五晶體管的柵極與第四晶體管的漏極及第六晶體管的漏極連接，第五晶體管的源極與第二電平信號(hào)端及第六晶體管的源極連接，第五晶體管的漏極與輸出端及第三晶體管的漏極連接；
[0012]第六晶體管的柵極與第一晶體管的漏極及第二晶體管的源極連接，第六晶體管的源極與第二電平信號(hào)端及第五晶體管的源極連接，漏極與第四晶體管的漏極及第五晶體管的柵極連接。
[0013]本發(fā)明提供的移位寄存器僅使用六個(gè)晶體管，具有器件數(shù)目少、電路簡(jiǎn)單的優(yōu)點(diǎn)，減少了掃描電路的面積；并且第二晶體管具有抑制漏電流，穩(wěn)定電路輸出的作用。進(jìn)一步，本發(fā)明提供的移位寄存器可以僅使用P溝道型晶體管(PMOS)，相對(duì)于使用互補(bǔ)金屬氧化物半導(dǎo)體電路(CMOSiComplementaryMOS)或單獨(dú)使用η溝道型晶體管(NMOS)的掃描電路，減少了工藝步驟。
[0014]本發(fā)明實(shí)施例還提供一種移位寄存器組，包括上述多個(gè)移位寄存器，彼此連接為η級(jí)，η為大于I的正整數(shù)，其中，第一電平信號(hào)端彼此相連，第二電平信號(hào)端彼此相連；
[0015]奇數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端彼此相連，偶數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端彼此相連，奇數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端與偶數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端相連；
[0016]奇數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端彼此相連，偶數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端彼此相連，奇數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端與偶數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端相連；
[0017]第n-Ι級(jí)移位寄存器的第二輸入信號(hào)端連接第η級(jí)移位寄存器的輸出端，第η級(jí)移位寄存器的第一輸入信號(hào)端連接第n-Ι級(jí)的輸出端。
[0018]本發(fā)明實(shí)施例提供的移位寄存器組，僅使用2個(gè)時(shí)鐘信號(hào)，電路簡(jiǎn)單，由于其具有本發(fā)明實(shí)施例提供的移位寄存器，能進(jìn)一步減小所在區(qū)域的面積，將邊框做得更窄。
[0019]本發(fā)明實(shí)施例還提供驅(qū)動(dòng)上述移位寄存器的方法，包括，
[0020]復(fù)位階段:
[0021]第一時(shí)鐘信號(hào)端接入第一時(shí)鐘信號(hào)，開啟第一晶體管；
[0022]第一晶體管將第一輸入信號(hào)傳輸至第六晶體管的柵極和第二晶體管的源極，開啟第六晶體管；
[0023]第六晶體管將第二電平信號(hào)端接入的第二電平信號(hào)傳輸至第五晶體管的柵極，關(guān)閉所述第五晶體管；
[0024]第一電平信號(hào)端接入第一電平信號(hào)，開啟第二晶體管；
[0025]第二晶體管將傳輸至源極的第一輸入信號(hào)傳輸至第三晶體管的柵極，開啟所述第
二晶體管；
[0026]第三晶體管將第二時(shí)鐘信號(hào)端接入的第二時(shí)鐘信號(hào)傳輸至輸出端；
[0027]移位階段:
[0028]第一時(shí)鐘信號(hào)端接入第一時(shí)鐘信號(hào)，關(guān)閉第一晶體管；
[0029]持續(xù)開啟第六晶體管和第三晶體管；
[0030]第三晶體管將第二時(shí)鐘信號(hào)端接入的第二時(shí)鐘信號(hào)傳輸至所述輸出端；
[0031]關(guān)斷階段:
[0032]第一時(shí)鐘信號(hào)端接入第一時(shí)鐘信號(hào)，開啟第一晶體管；
[0033]第一晶體管將第一輸入信號(hào)端接入的第一輸入信號(hào)傳輸至所述第六晶體管的柵極和第二晶體管的源極，關(guān)閉第六晶體管；
[0034]第一電平信號(hào)端接入第一電平信號(hào)，開啟所述第二晶體管；
[0035]第二晶體管將傳第一輸入信號(hào)傳輸至第三晶體管的柵極，所述第三晶體管；
[0036]第二輸入信號(hào)端接入第二輸入信號(hào)，開啟第四晶體管；
[0037]第四晶體管將第二輸入信號(hào)傳輸至第五晶體管的柵極，開啟第五晶體管；[0038]第五晶體管將第二電平信號(hào)端接入的第二電平信號(hào)傳輸至輸出端。
[0039]本發(fā)明實(shí)施例提供的移位寄存器驅(qū)動(dòng)方法，在使用較少器件的前提下，可以實(shí)現(xiàn)電路的正確動(dòng)作，抑制漏電流過大，保證電路的正確輸出。
[0040]本發(fā)明實(shí)施例還提供驅(qū)動(dòng)上述移位寄存器組的方法，包括:
[0041]第一級(jí)移位寄存器的第一輸入信號(hào)接入初始信號(hào)；
[0042]奇數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端和偶數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端接入第一時(shí)鐘信號(hào)；
[0043]奇數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端和偶數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端接入第二時(shí)鐘信號(hào)；
[0044]各級(jí)寄存器的第一電平信號(hào)端接入第一電平信號(hào)；
[0045]各級(jí)寄存器的第二電平信號(hào)端接入第二電平信號(hào)；
[0046]第η-1級(jí)移位寄存器的第二輸入信號(hào)接入第η級(jí)移位寄存器的輸出信號(hào)；
[0047]第η級(jí)移位寄存器的第一輸入信號(hào)接入第η-1級(jí)移位寄存器的輸出信號(hào)；
[0048]第η級(jí)移位寄存器的第二輸入信號(hào)接入關(guān)斷信號(hào)。
[0049]本發(fā)明實(shí)施例提供的移位寄存器組的驅(qū)動(dòng)方法，使用較少的器件，將奇數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端和偶數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端接入第一時(shí)鐘信號(hào)，奇數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端和偶數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端接入第二時(shí)鐘信號(hào)，即可僅使用兩個(gè)時(shí)鐘信號(hào)實(shí)現(xiàn)逐行驅(qū)動(dòng)的功能，保證電路的正確輸出。
【專利附圖】
【附圖說明】
[0050]圖1為本發(fā)明一個(gè)實(shí)施例的移位寄存器的電路圖；
[0051]圖2為圖1移位寄存器的工作時(shí)序圖；
[0052]圖3為本發(fā)明一個(gè)實(shí)施例的移位寄存器組的結(jié)構(gòu)示意圖；
[0053]圖4為圖3移位寄存器組的工作時(shí)序圖。
【具體實(shí)施方式】
[0054]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】做詳細(xì)的說明。
[0055]在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實(shí)施，因此本發(fā)明不受下面公開的具體實(shí)施例的限制。
[0056]本發(fā)明提供一種移位寄存器，其電路示意圖如圖1所示，包括:第一晶體管Ml、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6。
[0057]第一晶體管Ml的柵極與第一時(shí)鐘信號(hào)端CKl連接，第一晶體管Ml的源極與第一輸入端INl連接，第一晶體管Ml的漏極與第二晶體管M2的源極及第六晶體管M6的柵極連接至NI點(diǎn)；
[0058]第二晶體管M2的柵極與第一電平信號(hào)端VGL連接，第二晶體管M2的源極與第一晶體管Ml的漏極及第六晶體管M6的柵極連接至NI點(diǎn)，第二晶體管M2的漏極與第三晶體管M3的柵極連接至N3點(diǎn)；[0059]第三晶體管M3的柵極與第二晶體管M2的漏極連接，第三晶體管M3的源極與第二時(shí)鐘信號(hào)端CK2連接，第三晶體管M3的漏極與輸出端OUT及第五晶體管M5的漏極連接；
[0060]第四晶體管M4的柵極與其源極連接，且與第二輸入信號(hào)端IN2連接，第四晶體管M4的漏極與第五晶體管M5的柵極及第六晶體管M6的漏極連接至N2點(diǎn)；
[0061]第五晶體管M5的柵極與第四晶體管M4的漏極及所述第六晶體管M6的漏極連接至N2點(diǎn)，第五晶體管M5的源極與第二電平信號(hào)端VGH及第六晶體管M6的源極連接，第五晶體管M5的漏極與輸出端OUT及第三晶體管M3的漏極連接；
[0062]第六晶體管M6的柵極與第一晶體管Ml的漏極及第二晶體管M2的源極連接，第六晶體管M6的源極與第二電平信號(hào)端VGH及第五晶體管M5的源極連接，漏極與第四晶體管M4的漏極及第五晶體管M5的柵極連接至N2點(diǎn)。
[0063]進(jìn)一步，第一晶體管Ml、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6均為PMOS管。
[0064]在本實(shí)施例中，第一電平信號(hào)端VGL的輸入信號(hào)為低電平信號(hào)，第二電平信號(hào)端VGH的輸入信號(hào)為高電平信號(hào),第一輸入端INl接入第一輸入信號(hào)，第二輸入端IN2接入第二輸入信號(hào)，第一時(shí)鐘信號(hào)端CKl接入第一時(shí)鐘信號(hào)，第二時(shí)鐘信號(hào)端CK2接入第二時(shí)鐘信號(hào)，其中，第二時(shí)鐘信號(hào)是第一時(shí)鐘信號(hào)的反向信號(hào)。其工作時(shí)序圖如圖2所示，現(xiàn)結(jié)合圖1和圖2說明本實(shí)施例提供的移位寄存器的驅(qū)動(dòng)方法。
[0065]如圖1和圖2所示，驅(qū)動(dòng)過程分為三個(gè)階段，分別是復(fù)位階段a，移位階段b、關(guān)斷階段C。
[0066]復(fù)位階段a:
[0067]第一時(shí)鐘信號(hào)端CKl接入第一時(shí)鐘信號(hào)，第一時(shí)鐘信號(hào)為低電平脈沖信號(hào)，在復(fù)位階段a時(shí)為低電平信號(hào)，開啟第一晶體管Ml ；
[0068]第一晶體管Ml將第一輸入信號(hào)端INl接入的低電平信號(hào)傳輸至第六晶體管M6的柵極和第二晶體管M2的源極，NI點(diǎn)的電位為低電平，此時(shí)開啟第六晶體管；
[0069]由于第六晶體管M6的源極連接第二電平信號(hào)端VGH，第二電平信號(hào)端VGH接入第二電平信號(hào)，第二電平信號(hào)為高電平信號(hào)，即該信號(hào)電平值恒定，且電平值相對(duì)后續(xù)出現(xiàn)的第一電平信號(hào)的電平值高，因此第六晶體管M6將高電平信號(hào)傳輸至第五晶體管M5的柵級(jí)，N2點(diǎn)的電位為高電平，關(guān)閉第五晶體管M5，從而第五晶體管M5不影響輸出值的變化；
[0070]第一電平信號(hào)端VGL接入第一電平信號(hào)，第一電平信號(hào)為低電平信號(hào)，即該信號(hào)電平值恒定，且電平值相對(duì)前述的第二電平信號(hào)的電平值低，開啟第二晶體管M2 ；
[0071 ] 第二晶體管M2將第一晶體管Ml傳輸?shù)牡碗娖叫盘?hào)傳輸至第三晶體管M3的柵極，N3點(diǎn)的電位為低電平，開啟所述第三晶體管M3 ;由于第五晶體管M5不影響輸出值的變化，因此輸出端OUT的輸出僅為第三晶體管M3將第二時(shí)鐘信號(hào)端接入的第二時(shí)鐘信號(hào)傳輸?shù)闹担诙r(shí)鐘信號(hào)為第一時(shí)鐘信號(hào)的反向信號(hào)，此時(shí)為高電平，即輸出端OUT的輸出也為高電平，對(duì)整個(gè)寄存器進(jìn)行一個(gè)復(fù)位調(diào)整。
[0072]移位階段b:
[0073]第一時(shí)鐘信號(hào)端CKl接入所述第一時(shí)鐘信號(hào)變?yōu)楦唠娖?，關(guān)閉第一晶體管M1，此時(shí)NI點(diǎn)的電位保持復(fù)位階段a的低電平，第六晶體管M6持續(xù)開啟，由于第二晶體管M2的柵極恒為低電平信號(hào)，因此第二晶體管M2持續(xù)開啟，M3也持續(xù)開啟；[0074]此時(shí)，第二時(shí)鐘信號(hào)端CK2接入的第二時(shí)鐘信號(hào)變?yōu)榈碗娖?，由于電路的耦合作用，N3點(diǎn)的電位會(huì)被拉得更低，此時(shí)的第二晶體管M2則能抑制寄生電容的漏電流過大，達(dá)到維持電路穩(wěn)定的效果。
[0075]同時(shí)，第二輸入信號(hào)端IN2仍接入高電平，繼續(xù)關(guān)閉第四晶體管M4，第五晶體M5的柵極仍接入第六晶體管M6傳輸?shù)牡诙娖叫盘?hào)端接入的高電平，第五晶體管M5關(guān)閉，不影響輸出端的輸出值，僅由第三晶體管M3將第二時(shí)鐘信號(hào)端接入的低電平傳輸至輸出端，至此，體現(xiàn)了移位寄存器的移位功能，即將輸入端的低電平脈沖信號(hào)移了一個(gè)階段輸出。
[0076]由于本實(shí)施例的移位寄存器通常使用于柵極驅(qū)動(dòng)器，其還將有一段時(shí)間的保持功能，移位寄存器需要保持較好的高電平輸出，為關(guān)斷階段c:
[0077]第一時(shí)鐘信號(hào)端CKl接入的第一時(shí)鐘信號(hào)變?yōu)榈碗娖?，開啟第一晶體管Ml ；
[0078]第一晶體管Ml將第一輸入信號(hào)端INl接入的高電平傳輸至第六晶體管M6的柵極和第二晶體管M2的源極，NI點(diǎn)的電位為高電平，關(guān)閉第六晶體管M6 ；
[0079]由于第二晶體管M2的柵極恒為低電平信號(hào)，因此第二晶體管M2持續(xù)開啟并將第一晶體管Ml傳輸?shù)母唠娖叫盘?hào)傳輸至第三晶體管M3的柵極，N3點(diǎn)的電位為高電平，關(guān)閉第三晶體管M3，第三晶體管M3不影響電路的輸出；
[0080]第二輸入信號(hào)端IN2接入的第二輸入信號(hào)變?yōu)榈碗娖?，開啟第四晶體管M4 ；
[0081]第四晶體管M4將低電平信號(hào)傳輸至第五晶體管M5的柵極，由于第六晶體管M6關(guān)閉，因此N2點(diǎn)的電位為 低電平,開啟第五晶體管M5 ；
[0082]第五晶體管M5將第二電平信號(hào)端接入的高電平信號(hào)傳輸至所述輸出端。
[0083]可見本移位寄存器可實(shí)現(xiàn)正確的電路動(dòng)作，在移位階段b中第二晶體管M2可抑制寄生電容的漏電流過大，正確的驅(qū)動(dòng)?xùn)艠O；再者，本實(shí)施例提供的移位寄存器不使用電容，較大的減小了用于顯示裝置驅(qū)動(dòng)時(shí)所在位置，即非顯示區(qū)域、邊框區(qū)域的寬度，
[0084]此外本實(shí)施例提供的移位寄存器僅采用6個(gè)PMOS晶體管，由于在制程工藝中，單獨(dú)采用P溝道型晶體管(PMOS)比η溝道型晶體管(NMOS)工藝減少兩道MASK，因此本發(fā)明實(shí)施例提供的移位寄存器相比具有NMOS晶體管的移位寄存器減少了工藝步驟，節(jié)約了成本。
[0085]本發(fā)明還提供一種移位寄存器組，包括上述的η個(gè)寄存器(η>1且η為整數(shù))，彼此連接為η級(jí)。如圖3所示，移位寄存器組包括第一級(jí)移位寄存器Ρ1、第二級(jí)移位寄存器Ρ2、第三級(jí)移位寄存器Ρ3……第η級(jí)移位寄存器Ρη，彼此連接為η級(jí)。第一級(jí)移位寄存器Pl的輸出端OUTl連接第二級(jí)移位寄存器Ρ2的第一輸入端Ρ2-ΙΝ1，第二級(jí)移位寄存器Ρ2的輸出端0UT2連接第一級(jí)移位寄存器的第二輸入端Ρ1-ΙΝ2和第三級(jí)移位寄存器的第一輸入端Ρ3-ΙΝ1，第三級(jí)移位器Ρ3的輸出端0UT3連接第二級(jí)移位寄存器Ρ2的第二輸入端Ρ2-ΙΝ2和第四級(jí)移位器存器Ρ4的第一輸入端Ρ4-ΙΝ1(未示出)，依此類推，第η級(jí)移位寄存器Pn的第一輸入端Pn-1Nl連接第η-1級(jí)移位寄存器的輸出端OUTn-1 (未示出)，第η_1級(jí)移位寄存器的第二輸入信號(hào)Pn-1-1N2端(未示出)接入第η級(jí)移位寄存器Pn的輸出信號(hào)OUTn。
[0086]各級(jí)移位寄存器P1、P2、P3……Pn的第一電平信號(hào)端VGL并聯(lián)，各級(jí)移位寄存器P1、P2、P3……Pn的第二電平信號(hào)端VGH并聯(lián)。
[0087]奇數(shù)級(jí)移位寄存器P1、P3……P2k_l(k為正整數(shù))的第一時(shí)鐘信號(hào)端CKl彼此相連，偶數(shù)級(jí)移位寄存器P2……P2k的第二時(shí)鐘信號(hào)端CK2彼此相連，奇數(shù)級(jí)移位寄存器P1、P3……P2k-l(k為正整數(shù))的第一時(shí)鐘信號(hào)端CKl與偶數(shù)級(jí)移位寄存器P2……P2k的第二時(shí)鐘信號(hào)端CK2相連。
[0088]奇數(shù)級(jí)移位寄存器P1、P3……P2k_l的第二時(shí)鐘信號(hào)端CK2彼此相連，偶數(shù)級(jí)移位寄存器P2……P2k的第一時(shí)鐘信號(hào)端CKl彼此相連，所述奇數(shù)級(jí)移位寄存器P1、P3……P2k-1的第二時(shí)鐘信號(hào)端CK2與所述偶數(shù)級(jí)移位寄存器P2……P2k的第一時(shí)鐘信號(hào)端CKl相連。
[0089]進(jìn)一步，第一晶體管Ml、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6均為PMOS管。
[0090]進(jìn)一步，第一級(jí)移位寄存器Pl的第一輸入端Pl-1Nl，連接初始信號(hào)端STV，第η級(jí)移位寄存器Pn的第二輸入端Ρη-ΙΝ2連接關(guān)斷信號(hào)端END。
[0091]本發(fā)明實(shí)施例還提供一種移位寄存器組的驅(qū)動(dòng)方法，可以用于多行的柵極驅(qū)動(dòng)，其電路工作時(shí)序圖如圖4所示，現(xiàn)結(jié)合圖3與圖4說明:
[0092]奇數(shù)級(jí)移位寄存器P1、P3……P2k_l(k為正整數(shù))的第一時(shí)鐘信號(hào)端CKl和偶數(shù)級(jí)移位寄存器P2……P2k的第二時(shí)鐘信號(hào)端CK2接入第一時(shí)鐘信號(hào)，奇數(shù)級(jí)移位寄存器P1、P3……P2k-1的第二時(shí)鐘信號(hào)端CK2和偶數(shù)級(jí)移位寄存器P2……P2k的第一時(shí)鐘信號(hào)端CKl接入第二時(shí)鐘信號(hào)，第 一電平信號(hào)端VGL接入第一電平信號(hào)，第二電平信號(hào)端VGH接入第二電平信號(hào)；
[0093]第一級(jí)移位寄存器Pl的輸出端OUTl接入第二級(jí)移位寄存器P2的第一輸入端P2-1N1的信號(hào)，第二級(jí)移位寄存器P2的輸出端0UT2接入第一級(jí)移位寄存器的第二輸入端P1-1N2和第三級(jí)移位寄存器的第一輸入端P3-1N1的信號(hào)，第三級(jí)移位器P3的輸出端0UT3接入第二級(jí)移位寄存器P2的第二輸入端P2-1N2和第四級(jí)移位器存器P4的第一輸入端P4-1N1 (未示出)的輸出信號(hào)，依此類推，第η級(jí)移位寄存器Pn的第一輸入端Pn-1Nl接入第η-1級(jí)的輸出端OUTn-1的輸出信號(hào)，第η_1級(jí)移位寄存器的第二輸入信號(hào)接入第η級(jí)移位寄存器的輸出信號(hào)。
[0094]進(jìn)一步，第一級(jí)移位寄存器Pl的第一輸入信號(hào)端Pl-1Nl接入初始信號(hào),第η級(jí)移位寄存器的第二輸入信號(hào)端Ρη_ΙΝ2接入關(guān)斷信號(hào)。
[0095]參考圖4，在第一個(gè)周期的前半個(gè)周期，第一級(jí)移位寄存器Pl的第一輸入信號(hào)端Pl-1Nl接受初始信號(hào)端STV的低電平信號(hào)，第一級(jí)移位寄存器Pl的第一時(shí)鐘信號(hào)端CK1、第二時(shí)鐘信號(hào)端CK2、第一電平信號(hào)端VGL和第二電平信號(hào)端VGL分別接入第一時(shí)鐘信號(hào)，第二時(shí)鐘信號(hào)，第一點(diǎn)評(píng)信號(hào)和第二電平信號(hào)，其時(shí)序與前述寄存器中的第一時(shí)鐘信號(hào)，第二時(shí)鐘信號(hào)，第一點(diǎn)評(píng)信號(hào)和第二電平信號(hào)相同。由前述移位寄存器的工作時(shí)序可知，第一級(jí)移位寄存器Pl處于自身工作時(shí)序的復(fù)位階段，其輸出端OUTl在前半周期輸出第二時(shí)鐘信號(hào)，為高電平，進(jìn)行初始化。
[0096]在第一周期的后半周期，初始電平信號(hào)變?yōu)楦唠娖?，第一?jí)移位寄存器Pl處于自身工作時(shí)序的移位階段，由前述移位寄存器的工作時(shí)序可知，其輸出端OUTl在后半周期輸出第二時(shí)鐘信號(hào)，為低電平，實(shí)現(xiàn)了將初始信號(hào)的低電平向后推移了半個(gè)周期。
[0097]此時(shí)，第二級(jí)移位寄存器Ρ2的第一輸入信號(hào)端Ρ2-ΙΝ1接受到第一級(jí)移位寄存器Pl的輸出端OUTl的低電平信號(hào)，其第一時(shí)鐘信號(hào)端CKl接入第二時(shí)鐘信號(hào)的低電平，第二級(jí)移位寄存器Ρ2處于自身的復(fù)位階段，輸出端P2-0UT輸出高電平。第二級(jí)移位寄存器Ρ2的輸出端P2-0UT輸出的高電平傳輸至第一級(jí)移位寄存器Pl的第二輸入端P1-1N2，使第一級(jí)移位寄存器Pl在下一周期進(jìn)入關(guān)斷階段，持續(xù)關(guān)閉，而接下來的半個(gè)周期第二級(jí)移位寄存器P2重復(fù)類似第一級(jí)移位寄存器Pl的工作，輸出低電平，開啟第三級(jí)移位寄存器P3，并再延后半個(gè)周期后被第三級(jí)移位寄存器P3的輸出端P3-0UT關(guān)閉。依次類推可得，下一級(jí)移位寄存器將上一級(jí)移位寄存器輸出的低電平延后半個(gè)周期后輸出，并關(guān)閉上一級(jí)移位寄存器。
[0098]在最后一級(jí)移位寄存器，如第η級(jí)移位寄存器Pn工作完成后，由于無下一級(jí)移位寄存器來關(guān)閉它，因此給出將第η級(jí)移位寄存器Pn輸出延后半個(gè)周期的關(guān)斷信號(hào)，如END的時(shí)序圖。
[0099]本發(fā)明實(shí)施例提供的移位寄存器組及其驅(qū)動(dòng)方法，將奇數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端和偶數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端接入第一時(shí)鐘信號(hào)，奇數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端和偶數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端接入第二時(shí)鐘信號(hào)，即可僅使用兩個(gè)時(shí)鐘信號(hào)實(shí)現(xiàn)逐行驅(qū)動(dòng)的功能，保證電路的正確輸出。
[0100]本發(fā)明實(shí)施例提供的移位寄存器組在正確輸出的基礎(chǔ)上，采用無電容結(jié)構(gòu)，能進(jìn)一步減小掃描電路的面積，將邊框做得更窄；再者，該移位寄存器組僅使用6個(gè)PMOS管，比具有NMOS管的掃描電路減少兩次MASK，簡(jiǎn)化了工藝步驟。
[0101]需要說明的是，以上實(shí)施例可以互相借鑒、綜合使用。本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
【權(quán)利要求】
1.一種移位寄存器，其特征在于，包括:第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管，其中， 所述第一晶體管的柵極與第一時(shí)鐘信號(hào)端連接，所述第一晶體管的源極與第一輸入端連接，所述第一晶體管的漏極與所述第二晶體管的源極及所述第六晶體管的柵極連接； 所述第二晶體管的柵極與第一電平信號(hào)端連接，所述第二晶體管的源極與所述第一晶體管的漏極及所述第六晶體管的柵極連接，所述第二晶體管的漏極與第三晶體管的柵極連接； 所述第三晶體管的柵極與所述第二晶體管的漏極連接，所述第三晶體管的源極與第二時(shí)鐘信號(hào)端連接，所述第三晶體管的漏極與輸出端及所述第五晶體管的漏極連接； 所述第四晶體管的柵極與所述第四晶體管的源極連接，且所述第四晶體管的柵極和源極與第二輸入信號(hào)端連接，所述第四晶體管的漏極與所述第五晶體管的柵極及所述第六晶體管的漏極連接； 所述第五晶體管的柵極與第四晶體管的漏極及所述第六晶體管的漏極連接，所述第五晶體管的源極與第二電平信號(hào)端及所述第六晶體管的源極連接，所述第五晶體管的漏極與輸出端及所述第三晶體管的漏極連接； 所述第六晶體管的柵極與所述第一晶體管的漏極及所述第二晶體管的源極連接，所述第六晶體管的源極與第二電平信號(hào)端及所述第五晶體管的源極連接，漏極與所述第四晶體管的漏極及所述第五晶體管的柵極連接。
2.如權(quán)利要求1所述的移位寄存器，其特征在于，所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管、所述第五晶體管及所述第六晶體管均為PMOS晶體管。
3.如權(quán)利要求1所述的移位寄存器，其特征在于，所述第一電平信號(hào)端的輸入信號(hào)為低電平信號(hào)，所述第二電平信號(hào)端的輸入信號(hào)為高電平信號(hào)，所述第一輸入端接入第一輸入信號(hào)，所述第二輸入端接入第二輸入信號(hào)，所述第一時(shí)鐘信號(hào)端接入第一時(shí)鐘信號(hào)，所述第二時(shí)鐘信號(hào)端接入第二時(shí)鐘信號(hào)，其中，所述第二時(shí)鐘信號(hào)是所述第一時(shí)鐘信號(hào)的反向信號(hào)。
4.一種移位寄存器組，其特征在于，具有η個(gè)如權(quán)利要求1所述的移位寄存器，η為大于I的正整數(shù)，所述η個(gè)移位寄存器，依次連接成η級(jí)，其中， 所述各級(jí)移位寄存器的第一電平信號(hào)端彼此相連； 所述各級(jí)移位寄存器的第二電平信號(hào)端彼此相連； 奇數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端彼此相連，偶數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端彼此相連，所述奇數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端與所述偶數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端相連； 所述奇數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端彼此相連，所述偶數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端彼此相連，所述奇數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端與所述偶數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端相連； 第η級(jí)移位寄存器的第一輸入信號(hào)端連接第n-Ι級(jí)移位寄存器的輸出端； 第n-Ι級(jí)移位寄存器的第二輸入信號(hào)連接第η級(jí)移位寄存器的輸出端。
5.如權(quán)利要求4所述移位寄存器組,其特征在于，第一級(jí)移位寄存器的第一輸入信號(hào)端連接初始信號(hào)端，第η級(jí)移位寄存器的第二輸入信號(hào)端連接關(guān)斷信號(hào)端。
6.如權(quán)利要求4所述移位寄存器組，其特征在于，所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管、所述第五晶體管及所述第六晶體管均為PMOS晶體管。
7.—種驅(qū)動(dòng)如權(quán)利要求1所述移位寄存器的驅(qū)動(dòng)方法，其特征在于，包括: 復(fù)位階段: 所述第一時(shí)鐘信號(hào)端接入第一時(shí)鐘信號(hào)，開啟所述第一晶體管； 所述第一晶體管將所述第一輸入信號(hào)端接入的第一輸入信號(hào)傳輸至所述第六晶體管的柵極和所述第二晶體管的源極，開啟所述第六晶體管； 所述第六晶體管將所述第二電平信號(hào)端接入的第二電平信號(hào)傳輸至所述第五晶體管的柵極，關(guān)閉所述第五晶體管； 所述第一電平信號(hào)端接入第一電平信號(hào)，開啟所述第二晶體管； 所述第二晶體管將傳輸至源極的第一輸入信號(hào)傳輸至所述第三晶體管的柵極，開啟所述第三晶體管； 所述第三晶體管將所述第二時(shí)鐘信號(hào)端接入的第二時(shí)鐘信號(hào)傳輸至所述輸出端； 移位階段: 所述第一時(shí)鐘信號(hào) 端接入所述第一時(shí)鐘信號(hào)，關(guān)閉所述第一晶體管； 持續(xù)開啟所述第六晶體管和所述第三晶體管； 所述第三晶體管將所述第二時(shí)鐘信號(hào)端接入的第二時(shí)鐘信號(hào)傳輸至所述輸出端； 關(guān)斷階段: 所述第一時(shí)鐘信號(hào)端接入所述第一時(shí)鐘信號(hào)，開啟所述第一晶體管； 所述第一晶體管將所述第一輸入信號(hào)端接入的第一輸入信號(hào)傳輸至所述第六晶體管的柵極和所述第二晶體管的源極，關(guān)閉所述第六晶體管； 所述第一電平信號(hào)端接入第一電平信號(hào)，開啟所述第二晶體管； 所述第二晶體管將傳輸至源極的第一輸入信號(hào)傳輸至所述第三晶體管的柵極，關(guān)閉所述第三晶體管； 所述第二輸入信號(hào)端接入第二輸入信號(hào)，開啟所述第四晶體管； 所述第四晶體管將所述第二輸入信號(hào)傳輸至所述第五晶體管的柵極，開啟第五晶體管； 所述第五晶體管將所述第二電平信號(hào)端接入的第二電平信號(hào)傳輸至所述輸出端。
8.如權(quán)利要求7所述的移位寄存器驅(qū)動(dòng)方法，其特征在于，所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管、所述第五晶體管及所述第六晶體管均為PMOS晶體管。
9.如權(quán)利要8所述的移位寄存器驅(qū)動(dòng)方法，其特征在于，所述第一電平信號(hào)為低電平信號(hào)，所述第二電平信號(hào)為高電平信號(hào)，所述第一時(shí)鐘信號(hào)為低電平脈沖信號(hào)，所述第二時(shí)鐘信號(hào)為所述第一時(shí)鐘信號(hào)的反向信號(hào)。
10.一種驅(qū)動(dòng)如權(quán)利要求4所述的移位寄存器組的驅(qū)動(dòng)方法，其特征在于，包括: 所述第一級(jí)移位寄存器的第一輸入信號(hào)接入初始信號(hào)； 所述奇數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端和所述偶數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端接入第一時(shí)鐘信號(hào)； 所述奇數(shù)級(jí)移位寄存器的第二時(shí)鐘信號(hào)端和所述偶數(shù)級(jí)移位寄存器的第一時(shí)鐘信號(hào)端接入第二時(shí)鐘信號(hào)； 所述各級(jí)寄存器的第一電平信號(hào)端接入第一電平信號(hào)； 所述各級(jí)寄存器的第二電平信號(hào)端接入第二電平信號(hào)； 所述第n-Ι級(jí)移位寄存器的第二輸入信號(hào)接入所述第η級(jí)移位寄存器的輸出信號(hào)； 所述第η級(jí)移位寄存器的第一輸入信號(hào)接入所述第n-Ι級(jí)移位寄存器的輸出信號(hào)； 所述第η級(jí)移位寄存器的第二輸入信號(hào)端接入關(guān)斷信號(hào)。
11.如權(quán)利要求10所述的移位寄存器組驅(qū)動(dòng)方法，其特征在于，所述第一電平信號(hào)為低電平信號(hào)，所述第二電平信號(hào)為高電平信號(hào)，所述第一時(shí)鐘信號(hào)為低電平脈沖信號(hào)，所述第二時(shí)鐘信號(hào)為所述第一時(shí)鐘信號(hào)的反向信號(hào)。
12.如權(quán)利要求10所述的移位寄存器組驅(qū)動(dòng)方法，其特征在于，所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管、所述第五晶體管及所述第六晶體管均為PMOS晶體管。
【文檔編號(hào)】G09G3/20GK104008779SQ201410226541
【公開日】2014年8月27日 申請(qǐng)日期:2014年5月27日 優(yōu)先權(quán)日:2014年5月27日
【發(fā)明者】王志良, 陳嫻, 羅麗媛 申請(qǐng)人:上海天馬有機(jī)發(fā)光顯示技術(shù)有限公司, 天馬微電子股份有限公司