移位寄存器單元電路、移位寄存器、驅(qū)動方法及顯示裝置制造方法
【專利摘要】本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，公開了一種移位寄存器單元電路，包括：柵極啟動端、第一時鐘端、第二時鐘端、復(fù)位端、低電平端、柵極輸出端、存儲電容、充電模塊、輸出控制模塊及復(fù)位模塊。還公開了移位寄存器、驅(qū)動方法及顯示裝置，本發(fā)明的移位寄存器單元電路中，由于第二晶體管和第五晶體管一起作用控制復(fù)位端，即使復(fù)位端信號出現(xiàn)的不穩(wěn)定的情況，也不會出現(xiàn)錯誤的復(fù)位操作。
【專利說明】移位寄存器單元電路、移位寄存器、驅(qū)動方法及顯示裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，特別涉及一種移位寄存器單元電路、移位寄存器、驅(qū)動方法及顯示裝置。

【背景技術(shù)】
[0002]GOA (Gate Drive on Array)技術(shù)是將柵極驅(qū)動電路IC的功能做在陣列基板上,提高了液晶顯示面板的集成度，降低了材料成本和制作工藝成本。如圖1所示，GOA電路包括多個GOA單元，每個GOA單元對應(yīng)一個柵極驅(qū)動輸出，從而實現(xiàn)柵極驅(qū)動電路IC的功能。
[0003]但是GOA單元電路存在一個問題，在Reset信號本身可能會出現(xiàn)不穩(wěn)定的情況，導(dǎo)致晶體管M2誤開啟，從而出現(xiàn)錯誤的Reset操作。


【發(fā)明內(nèi)容】

[0004](一 )要解決的技術(shù)問題
[0005]本發(fā)明要解決的技術(shù)問題是:如何避免GOA單元電路的Reset端的誤操作。
[0006]( 二 )技術(shù)方案
[0007]為解決上述技術(shù)問題，本發(fā)明提供了一種移位寄存器單元電路，包括:柵極啟動端、第一時鐘端、第二時鐘端、復(fù)位端、低電平端、柵極輸出端、存儲電容、充電模塊、輸出控制模塊及復(fù)位模塊；
[0008]所述充電模塊連接?xùn)艠O啟動端、第一時鐘端和存儲電容，用于在所述柵極啟動端和第一時鐘端的控制下對所述存儲電容充電至高電平；
[0009]所述輸出控制模塊連接所述第二時鐘端、存儲電容和柵極輸出端，用于在所述存儲電容為高電平時將所述第二時鐘端的電平信號輸出至所述柵極輸出端；
[0010]所述復(fù)位模塊包括:第二晶體管、第四晶體管和第五晶體管，所述第二晶體管的柵極連接所述復(fù)位端，源極連接所述存儲電容的第一端，漏極連接所述第五晶體管的柵極，所述第四晶體管的柵極連接所述復(fù)位端，源極連接所述柵極輸出端，漏極連接所述低電平端，所述第五晶體管的源極連接所述存儲電容的第一端，漏極連接所述低電平端；所述第二晶體管和第五晶體管用于在復(fù)位端的控制下將所述存儲電容第一端連接至所述低電平端，所述第四晶體管用于在復(fù)位端的控制下將所述柵極輸出端連接至所述低電平端。
[0011]其中，所述第五晶體管的柵極開啟電壓大于所述第二晶體管的柵極開啟電壓。
[0012]其中，所述充電模塊包括:第一晶體管和第六晶體管，所述第一晶體管的柵極和源極連接所述柵極啟動端，漏極連接所述存儲電容的第一端，用于在柵極啟動端為高電平時對所述存儲電容充電，所述第六晶體管的柵極連接所述第一時鐘端，源極連接所述柵極啟動端，漏極連接所述存儲電容的第一端，用于在柵極啟動端和第一時鐘端為高電平時對所述存儲電容充電。
[0013]其中，所述輸出控制模塊包括:第三晶體管，所述第三晶體管的柵極連接所述存儲電容的第一端，源極連接所述第二時鐘端、漏極連接所述柵極輸出端，柵極輸出端連接所述存儲電容的第二端，所述第三晶體管用于在所述存儲電容第一端為高電平時將所述第二時鐘端的電平信號輸出至所述柵極輸出端。
[0014]本發(fā)明還提供了一種上述任一項所述的移位寄存器單元電路驅(qū)動方法，包括:
[0015]對所述柵極啟動端和第一時鐘端施加高電平，第二時鐘端施加低電平，使所述充電模塊在所述柵極啟動端和第一時鐘端的控制下對所述存儲電容充電至高電平，且使柵極輸出端輸出第二時鐘端的低電平；
[0016]對所述柵極啟動端和第一時鐘端施加低電平，第二時鐘端施加高電平，存儲電容保持高電平，使輸出控制模塊控制柵極輸出端輸出第二時鐘端的高電平；
[0017]對復(fù)位端施加高電平，第二晶體管導(dǎo)通，將存儲電容第一端的高電平傳輸至第五晶體管的柵極，導(dǎo)通第五晶體管，將存儲電容的第一端拉至電平，同時第四晶體管導(dǎo)通，使柵極輸出端輸出低電平。
[0018]其中，對所述柵極啟動端和第一時鐘端施加高電平，第二時鐘端施加低電平，使所述充電模塊在所述柵極啟動端和第一時鐘端的控制下對所述存儲電容充電至高電平，且使柵極輸出端輸出第二時鐘端的低電平具體包括:
[0019]對所述柵極啟動端和第一時鐘端施加高電平，第一晶體管和第六晶體管導(dǎo)通，將所述存儲電容第一端充為高電平，第三晶體管導(dǎo)通，同時對第二時鐘端施加低電平，使第二時鐘端的低電平輸出至所述柵極輸出端。
[0020]其中，對所述柵極啟動端和第一時鐘端施加低電平，第二時鐘端施加高電平，存儲電容保持高電平，使輸出控制模塊控制柵極輸出端輸出第二時鐘端的高電平具體包括:
[0021]對所述柵極啟動端和第一時鐘端施加低電平，第一晶體管和第六晶體管關(guān)閉，存儲電容第一端保持高電平，使第三晶體管導(dǎo)通，同時第二時鐘端施加高電平，且通過所述第三晶體管輸出至所述柵極輸出端。
[0022]本發(fā)明還提供了一種移位寄存器，包括級聯(lián)的若干上述任一項所述的移位寄存器單元電路，下一級移位寄存器單元電路的柵極輸出端信號反饋至所述上一級移位寄存器單元電路的復(fù)位端。
[0023]本發(fā)明還提供了一種顯示裝置，包括上述的移位寄存器。
[0024](三)有益效果
[0025]本發(fā)明的移位寄存器單元電路中，由于第二晶體管和第五晶體管一起作用控制復(fù)位端，即使復(fù)位端信號出現(xiàn)的不穩(wěn)定的情況，也不會出現(xiàn)錯誤的復(fù)位操作。

【專利附圖】

【附圖說明】
[0026]圖1是移位寄存器結(jié)構(gòu)示意圖；
[0027]圖2是本發(fā)明實施例的移位寄存器單元電路結(jié)構(gòu)示意圖；
[0028]圖3是圖2中移位寄存器單元電路的工作時序圖。

【具體實施方式】
[0029]下面結(jié)合附圖和實施例，對本發(fā)明的【具體實施方式】作進一步詳細(xì)描述。以下實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。
[0030]如圖2所示，本發(fā)明提供了一種移位寄存器單元電路，包括:柵極啟動端STV、第一時鐘端CLKB、第二時鐘端CLK、復(fù)位端Reset、低電平端VSS、柵極輸出端OUT、存儲電容Cl、充電模塊、輸出控制模塊及復(fù)位模塊。
[0031]所述充電模塊連接?xùn)艠O啟動端STV、第一時鐘端CLKB和存儲電容Cl，用于在所述柵極啟動端STV和第一時鐘端CLKB的控制下對所述存儲電容Cl充電至高電平，即圖2中PU點為高電平。
[0032]所述輸出控制模塊連接所述第二時鐘端CLK、存儲電容Cl和柵極輸出端0UT，用于在所述存儲電容Cl為高電平時將所述第二時鐘端CLK的電平信號輸出至所述柵極輸出端OUT。
[0033]所述復(fù)位模塊連接所述復(fù)位端Reset、低電平端VSS、存儲電容Cl和柵極輸出端0UT，用于在所述復(fù)位端Reset的控制下將所述存儲電容Cl的兩端和柵極輸出端OUT連接至所述低電平端VSS。具體地，復(fù)位模塊包括:第二晶體管M2、第四晶體管M4和第五晶體管M5，所述第二晶體管M2的柵極連接所述復(fù)位端Reset，源極連接所述存儲電容Cl的第一端，漏極連接所述第五晶體管M5的柵極，所述第四晶體管M4的柵極連接所述復(fù)位端Reset，源極連接所述柵極輸出端0UT，漏極連接所述低電平端VSS，所述第五晶體管M5的源極連接所述存儲電容Cl的第一端，漏極連接所述低電平端VSS ;所述第二晶體管M2和第五晶體管M5用于在復(fù)位端Reset的控制下將所述存儲電容Cl第一端連接至所述低電平端VSS，所述第四晶體管M4用于在復(fù)位端Reset的控制下將所述柵極輸出端OUT連接至所述低電平端VSS。
[0034]當(dāng)Reset信號不穩(wěn)定發(fā)生波動時，第二晶體管M2處于微導(dǎo)通狀態(tài)，Pl點電壓不足以使第五晶體管M5導(dǎo)通，這時存儲電容Cl的第一端，即點的電壓不會被拉到低電平端VSS，所以移位寄存器單元電路不會因為Reset信號的不穩(wěn)定而發(fā)生錯誤的Reset。
[0035]本實施例中，所述充電模塊包括:第一晶體管Ml和第六晶體管M6,所述第一晶體管Ml的柵極和源極連接所述柵極啟動端STV，漏極連接所述存儲電容Cl的第一端，用于在柵極啟動端STV為高電平時對所述存儲電容Cl充電，所述第六晶體管M6的柵極連接所述第一時鐘端CLKB，源極連接所述柵極啟動端STV，漏極連接所述存儲電容Cl的第一端，用于在柵極啟動端STV和第一時鐘端CLKB為高電平時對所述存儲電容Cl充電。
[0036]其中，所述輸出控制模塊包括:第三晶體管M3，所述第三晶體管M3的柵極連接所述存儲電容Cl的第一端，源極連接所述第二時鐘端CLK、漏極連接所述柵極輸出端0UT，柵極輸出端OUT連接所述存儲電容Cl的第二端，所述第三晶體管M3用于在所述存儲電容Cl第一端為高電平時將所述第二時鐘端CLK的電平信號輸出至所述柵極輸出端OUT。
[0037]進一步地，所述第五晶體管M5的柵極開啟電壓大于所述第二晶體管M2的柵極開啟電壓。這樣更能保證在第二晶體管M2微導(dǎo)通時，Pl點電壓無法打開第五晶體管M5。
[0038]本實施例的GOA電路工作時序如圖3所示，其具體工作原理如下:
[0039]階段1、STV端和CLKB端為高電平，CLK端為低電平，此時Ml和M6導(dǎo)通，PU點被拉高，對電容Cl充電。M3導(dǎo)通，OUT端輸出為CLK端的低電平。
[0040]階段2、STV端和CLKB端為低電平，CLK端為高電平，電容Cl保持PU點的高電平，M3導(dǎo)通，OUT端輸出為CLK端的高電平。
[0041]階段3、當(dāng)下一級單元電路的OUT端的高電平反饋到本級GOA單元時，即Reset端為高電平，此時M2導(dǎo)通，將Pl點拉高，同時M5導(dǎo)通，將I3U點電壓拉到VSS端的低電平，實現(xiàn)GOA單元的Reset。同時M4導(dǎo)通，將OUT端電位拉到VSS端的低電平，關(guān)閉GOA單元的輸出，即OUT端停止輸出高電平。
[0042]本實施例中，當(dāng)Reset信號不穩(wěn)定，發(fā)生波動時，晶體管M2處于微導(dǎo)通狀態(tài)，Pl點電壓不足以使晶體管M5導(dǎo)通，這時PU點的電壓不會被拉到VSS，所以GOA單元不會因為Reset信號的不穩(wěn)定而發(fā)生錯誤的Reset。即只有晶體管M2和晶體管M5同時處于導(dǎo)通狀態(tài)時，GOA單元才能完成正確的Reset。
[0043]本發(fā)明還提供了一種基于上述移位寄存器單元電路的驅(qū)動方法，包括一下三個階段:
[0044]階段一:對所述柵極啟動端STV和第一時鐘端CLKB施加高電平，第二時鐘端CLK施加低電平，使所述充電模塊在所述柵極啟動端STV和第一時鐘端CLKB的控制下對所述存儲電容Cl充電至高電平，且使柵極輸出端OUT輸出第二時鐘端CLK的低電平。具體地，對所述柵極啟動端STV和第一時鐘端CLKB施加高電平，第一晶體管Ml和第六晶體管M6導(dǎo)通，將所述存儲電容Cl第一端充為高電平，第三晶體管M3導(dǎo)通，同時對第二時鐘端CLK施加低電平，使第二時鐘端CLK的低電平輸出至所述柵極輸出端OUT。
[0045]階段二:對所述柵極啟動端STV和第一時鐘端CLKB施加低電平，第二時鐘端CLK施加高電平，存儲電容Cl保持高電平，使輸出控制模塊控制柵極輸出端OUT輸出第二時鐘端CLK的高電平。具體地，對所述柵極啟動端STV和第一時鐘端CLKB施加低電平，第一晶體管Ml和第六晶體管M6關(guān)閉，存儲電容Cl第一端保持高電平，使第三晶體管M3導(dǎo)通，同時第二時鐘端CLK施加高電平，且通過所述第三晶體管M3輸出至所述柵極輸出端OUT。
[0046]階段三:對復(fù)位端Reset施加高電平，第二晶體管M2導(dǎo)通，將存儲電容Cl第一端的高電平傳輸至第五晶體管M5的柵極，導(dǎo)通第五晶體管M5，將存儲電容Cl的第一端拉至低電平，同時第四晶體管M4導(dǎo)通，使柵極輸出端OUT輸出低電平。
[0047]本發(fā)明還提供了一種移位寄存器，包括級聯(lián)的若干上述任一項所述的移位寄存器單元電路，下一級移位寄存器單元電路的柵極輸出端信號反饋至所述上一級移位寄存器單元電路的復(fù)位端。
[0048]本發(fā)明還提供了一種顯示裝置，包括上述的移位寄存器。該顯示裝置可以為:液晶面板、電子紙、OLED面板、手機、平板電腦、電視機、顯示器、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件。
[0049]以上實施方式僅用于說明本發(fā)明，而并非對本發(fā)明的限制，有關(guān)【技術(shù)領(lǐng)域】的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術(shù)方案也屬于本發(fā)明的范疇，本發(fā)明的專利保護范圍應(yīng)由權(quán)利要求限定。
【權(quán)利要求】
1.一種移位寄存器單元電路，其特征在于，包括:柵極啟動端、第一時鐘端、第二時鐘端、復(fù)位端、低電平端、柵極輸出端、存儲電容、充電模塊、輸出控制模塊及復(fù)位模塊； 所述充電模塊連接?xùn)艠O啟動端、第一時鐘端和存儲電容，用于在所述柵極啟動端和第一時鐘端的控制下對所述存儲電容充電至高電平； 所述輸出控制模塊連接所述第二時鐘端、存儲電容和柵極輸出端，用于在所述存儲電容為高電平時將所述第二時鐘端的電平信號輸出至所述柵極輸出端； 所述復(fù)位模塊包括:第二晶體管、第四晶體管和第五晶體管，所述第二晶體管的柵極連接所述復(fù)位端，源極連接所述存儲電容的第一端，漏極連接所述第五晶體管的柵極，所述第四晶體管的柵極連接所述復(fù)位端，源極連接所述柵極輸出端，漏極連接所述低電平端，所述第五晶體管的源極連接所述存儲電容的第一端，漏極連接所述低電平端；所述第二晶體管和第五晶體管用于在復(fù)位端的控制下將所述存儲電容第一端連接至所述低電平端，所述第四晶體管用于在復(fù)位端的控制下將所述柵極輸出端連接至所述低電平端。
2.如權(quán)利要求1所述的移位寄存器單元電路，其特征在于，所述第五晶體管的柵極開啟電壓大于所述第二晶體管的柵極開啟電壓。
3.如權(quán)利要求1或2所述的移位寄存器單元電路，其特征在于，所述充電模塊包括:第一晶體管和第六晶體管，所述第一晶體管的柵極和源極連接所述柵極啟動端，漏極連接所述存儲電容的第一端，用于在柵極啟動端為高電平時對所述存儲電容充電，所述第六晶體管的柵極連接所述第一時鐘端，源極連接所述柵極啟動端，漏極連接所述存儲電容的第一端，用于在柵極啟動端和第一時鐘端為高電平時對所述存儲電容充電。
4.如權(quán)利要求3所述的移位寄存器單元電路，其特征在于，所述輸出控制模塊包括:第三晶體管，所述第三晶體管的柵極連接所述存儲電容的第一端，源極連接所述第二時鐘端、漏極連接所述柵極輸出端，柵極輸出端連接所述存儲電容的第二端，所述第三晶體管用于在所述存儲電容第一端為高電平時將所述第二時鐘端的電平信號輸出至所述柵極輸出端。
5.一種如權(quán)利要求4所述的移位寄存器單元電路驅(qū)動方法，其特征在于，包括: 對所述柵極啟動端和第一時鐘端施加高電平，第二時鐘端施加低電平，使所述充電模塊在所述柵極啟動端和第一時鐘端的控制下對所述存儲電容充電至高電平，且使柵極輸出端輸出第二時鐘端的低電平； 對所述柵極啟動端和第一時鐘端施加低電平，第二時鐘端施加高電平，存儲電容保持高電平，使輸出控制模塊控制柵極輸出端輸出第二時鐘端的高電平； 對復(fù)位端施加高電平，第二晶體管導(dǎo)通，將存儲電容第一端的高電平傳輸至第五晶體管的柵極，導(dǎo)通第五晶體管，將存儲電容的第一端拉至低電平，同時第四晶體管導(dǎo)通，使柵極輸出端輸出低電平。
6.如權(quán)利要求5所述的驅(qū)動方法，其特征在于，對所述柵極啟動端和第一時鐘端施加高電平，第二時鐘端施加低電平，使所述充電模塊在所述柵極啟動端和第一時鐘端的控制下對所述存儲電容充電至高電平，且使柵極輸出端輸出第二時鐘端的低電平具體包括: 對所述柵極啟動端和第一時鐘端施加高電平，第一晶體管和第六晶體管導(dǎo)通，將所述存儲電容第一端充為高電平，第三晶體管導(dǎo)通，同時對第二時鐘端施加低電平，使第二時鐘端的低電平輸出至所述柵極輸出端。
7.如權(quán)利要求5所述的驅(qū)動方法，其特征在于，對所述柵極啟動端和第一時鐘端施加低電平，第二時鐘端施加高電平，存儲電容保持高電平，使輸出控制模塊控制柵極輸出端輸出第二時鐘端的高電平具體包括: 對所述柵極啟動端和第一時鐘端施加低電平，第一晶體管和第六晶體管關(guān)閉，存儲電容第一端保持高電平，使第三晶體管導(dǎo)通，同時第二時鐘端施加高電平，且通過所述第三晶體管輸出至所述柵極輸出端。
8.—種移位寄存器，其特征在于，包括級聯(lián)的若干如權(quán)利要求1?4中任一項所述的移位寄存器單元電路，下一級移位寄存器單元電路的柵極輸出端信號反饋至所述上一級移位寄存器單元電路的復(fù)位端。
9.一種顯示裝置，其特征在于，包括如權(quán)利要求8所述的移位寄存器。
【文檔編號】G09G3/20GK104299589SQ201410594545
【公開日】2015年1月21日 申請日期:2014年10月29日 優(yōu)先權(quán)日:2014年10月29日
【發(fā)明者】姚樹林, 李承珉, 孫志華, 吳行吉, 崔文海, 劉寶玉 申請人:京東方科技集團股份有限公司, 北京京東方顯示技術(shù)有限公司