本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元及其驅(qū)動方法、柵極驅(qū)動電路、顯示裝置。

背景技術(shù)：

TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶體管-液晶顯示器)以及AMOLED(Active Matrix Driving OLED，有源矩陣驅(qū)動有機發(fā)光二極管)顯示裝置因其具有體積小、功耗低、無輻射以及制作成本相對較低等特點，而越來越多地被應(yīng)用于高性能顯示領(lǐng)域當中。

隨著顯示制造業(yè)技術(shù)的不斷發(fā)展，以及TFT開關(guān)特性的不斷提高，現(xiàn)有技術(shù)常采用將GOA(Gate Driver on Array，陣列基板行驅(qū)動)電路集成于陣列基板的周邊區(qū)域，能夠提高顯示裝置的集成度，實現(xiàn)窄邊框設(shè)計的同時，降低制作成本。

上述GOA電路中每一級移位寄存器的輸出端與一行柵線相連接，用于向該柵線輸出柵極掃描信號，以實現(xiàn)對柵線的逐行掃描。在對柵線進行逐行掃描的過程中，某一行柵線被掃描時，能夠接收到與該柵線相連接移位寄存器的輸出端輸出的柵極掃描信號，而與未被掃描的柵線相連接的移位寄存器處于非工作狀態(tài)，輸出端需要保持無輸出的狀態(tài)。

然而，受到移位寄存器電路結(jié)構(gòu)以及其內(nèi)部驅(qū)動晶體管自身耦合電容的影響，使得處于非輸出階段的移位寄存器的信號輸出端處于浮動(floating)狀態(tài)，無法保持無輸出的狀態(tài)，從而對該移位寄存器輸出端造成噪聲干擾，進而降低了GOA電路的穩(wěn)定性。

技術(shù)實現(xiàn)要素：

本發(fā)明的實施例提供一種移位寄存器單元及其驅(qū)動方法、柵極驅(qū)動電路、顯示裝置，能夠使得處于非工作狀態(tài)的移位寄存器輸出端保持無輸出狀態(tài)。

為達到上述目的，本發(fā)明的實施例采用如下技術(shù)方案：

本發(fā)明實施例一方面提供一種移位寄存器單元，包括上拉控制模塊、上拉模塊、復(fù)位模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊。所述上拉控制模塊連接信號輸入端和上拉節(jié)點，用于在所述信號輸入端的控制下，將所述信號輸入端的信號輸出至所述上拉節(jié)點。所述上拉模塊連接所述上拉節(jié)點、時鐘信號輸入端以及信號輸出端，用于在所述上拉節(jié)點的控制下將所述時鐘信號輸入端的時鐘信號輸出至所述信號輸出端。所述復(fù)位模塊連接所述上拉節(jié)點、復(fù)位信號端以及第一電壓端，用于在所述復(fù)位信號端的控制下，將所述上拉節(jié)點的電位下拉至所述第一電壓端的電位。所述第一下拉模塊連接所述信號輸入端、所述第一電壓端以及所述信號輸出端，用于在所述信號輸入端的控制下，將所述信號輸出端的電位下拉至所述第一電壓端的電位。所述下拉控制模塊連接所述上拉節(jié)點、下拉節(jié)點、所述第一電壓端以及第二電壓端，用于在所述上拉節(jié)點的控制下，將所述下拉節(jié)點的電位下拉至所述第一電壓端的電位；或者，用于在所述第二電壓端的控制下，將所述下拉節(jié)點的電位上拉至所述第二電壓端的電位；所述第二下拉模塊連接所述下拉節(jié)點、所述第一電壓端以及所述信號輸出端，用于在所述下拉節(jié)點的控制下，將所述信號輸出端的電位下拉至所述第一電壓端的電位。

進一步的，所述上拉控制模塊包括第一晶體管，所述第一晶體管的柵極和第一極連接所述信號輸入端，其第二極與所述上拉節(jié)點相連接。

進一步的，所述上拉模塊包括電容和第三晶體管，所述第三晶體管的柵極與所述上拉節(jié)點相連接，第一極連接所述時鐘信號輸出端，第二極連接所述信號輸出端。所述電容的一端與所述上拉節(jié)點相連接，另一端連接所述信號輸出端。

進一步的，所述復(fù)位模塊包括第二晶體管，所述第二晶體管的柵極與所述復(fù)位信號端相連接，第一極連接所述第一電壓端，第二極連接所述上拉節(jié)點。

進一步的，所述下拉控制模塊包括第四晶體管和第五晶體管。所述第四晶體管的柵極與所述上拉節(jié)點相連接，第一極連接所述第一電壓端，第二極連接所述下拉節(jié)點。所述第五晶體管的柵極和第一極與所述第二電壓端相連接，其第二極連接所述下拉節(jié)點。

進一步的，所述第一下拉模塊包括第六晶體管，所述第六晶體管的柵極與所述信號輸入端相連接，第一極連接所述第一電壓端，第二極連接所述信號輸出端。

進一步的，所述第二下拉模塊包括第七晶體管，所述第七晶體管的柵極與所述下拉節(jié)點相連接，第一極連接所述第一電壓端，第二極連接所述信號輸出端。

本發(fā)明實施例另一方面還提供一種柵極驅(qū)動電路，包括多個級聯(lián)的如權(quán)利要求上述的移位寄存器單元，第一級移位寄存器單元的信號輸入端連接起始信號端；除了第一級移位寄存器單元以外，上一級移位寄存器單元的信號輸出端連接下一級移位寄存器單元的信號輸入端；除了最后一級移位寄存器單元以外，下一級移位寄存器單元的信號輸出端連接上一級移位寄存器單元的復(fù)位信號端；最后一級移位寄存器單元的復(fù)位信號端接收復(fù)位信號。

本發(fā)明實施例一方面還提供一種顯示裝置，其特征在于，包括上述的柵極驅(qū)動電路。

本發(fā)明實施例又一方面還提供一種移位寄存器單元的驅(qū)動方法，在一圖像幀內(nèi)，所述方法包括：

輸入階段：第一下拉模塊在第一輸入信號端的控制下，將信號輸出端的電位下拉至所述第一電壓端的電位；上拉控制模塊在所述第一輸入信號端的控制下，將所述第一輸入信號端的輸入信號輸出至上拉節(jié)點；上拉模塊在所述上拉節(jié)點的控制下，將時鐘信號端輸入的時鐘信號輸出至所述信號輸出端，并將所述上拉節(jié)點的信號進行存儲；下拉控制模塊在所述上拉節(jié)點的控制下，將下拉節(jié)點的電位下拉至所述第一電壓端的電位。

輸出階段：上拉模塊將上一階段存儲的信號輸出至所述上拉節(jié)點，在所述上拉節(jié)點的控制下，所述上拉模塊將所述時鐘信號端輸入的時鐘信號輸出至所述信號輸出端，所述信號輸出端輸出柵極掃描信號。

復(fù)位階段：復(fù)位模塊在復(fù)位信號端的控制下，將所述第一電壓端的電壓輸出至所述上拉節(jié)點；下拉控制模塊在所述上拉節(jié)點和所述第一電壓端的控制下，將下拉節(jié)點的電位上拉至第二電壓端的電位；第二下拉模塊在所述下拉節(jié)點的控制下，將所述信號輸出端的電位下拉至所述第一電壓端的電位。

降噪階段：下拉控制模塊在所述第二電壓端的控制下，將將所述下拉節(jié)點的電位上拉至所述第二電壓端的電位；第二下拉模塊在所述下拉節(jié)點的控制下，將所述信號輸出端的電位下拉至所述第一電壓端的電位。

在下一圖像幀之前，在所述第二電壓端的控制下，所述下拉節(jié)點的電位持續(xù)上拉至所述第二電壓端的電位，并在所述下拉結(jié)點的控制下，將所述信號輸出端的電位下拉至所述第一電壓端的電位，所述信號輸出端保持無信號輸出的狀態(tài)。

本發(fā)明實施例提供一種移位寄存器單元及其驅(qū)動方法、柵極驅(qū)動電路、顯示裝置，該移位寄存器單元包括上拉控制模塊、上拉模塊、復(fù)位模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊。上拉控制模塊連接信號輸入端和上拉節(jié)點，用于在信號輸入端的控制下，將信號輸入端的信號輸出至上拉節(jié)點。上拉模塊連接上拉節(jié)點、時鐘信號輸入端以及信號輸出端，用于在上拉節(jié)點的控制下將時鐘信號輸入端的時鐘信號輸出至信號輸出端。復(fù)位模塊連接上拉節(jié)點、復(fù)位信號端以及第一電壓端，用于在復(fù)位信號端的控制下，將上拉節(jié)點的電位下拉至第一電壓端的電位。第一下拉模塊連接信號輸入端、第一電壓端以及信號輸出端，用于在信號輸入端的控制下，將信號輸出端的電位下拉至第一電壓端的電位。下拉控制模塊連接上拉節(jié)點、下拉節(jié)點、第一電壓端以及第二電壓端，用于在上拉節(jié)點的控制下，將下拉節(jié)點的電位下拉至第一電壓端的電位；或者，用于在第二電壓端的控制下，將下拉節(jié)點的電位上拉至第二電壓端的電位；第二下拉模塊連接下拉節(jié)點、第一電壓端以及信號輸出端，用于在下拉節(jié)點的控制下，將信號輸出端的電位下拉至第一電壓端的電位。

這樣一來，在一圖像幀內(nèi)，第一下拉模塊在信號輸入端的控制下，可以將信號輸出端的電位下拉至第一電壓端的電位，以對信號輸出端在輸出階段前進行復(fù)位，以使得信號輸出端處于無輸出狀態(tài)；同時，上拉控制模塊可以對上拉節(jié)點的電位進行控制，而該上拉節(jié)點可以控制上拉模塊將時鐘信號輸入端的時鐘信號作為柵極掃描信號由信號輸出端輸出，以對與該信號輸出端相連接的柵線進行掃描；此外，復(fù)位模塊能夠控制上拉節(jié)點的電位，而在該上拉節(jié)點的控制下，下拉控制模塊能夠控制下拉節(jié)點的電位，該下拉節(jié)點能夠控制第二下拉模塊將信號輸出端的電位下拉至第一電壓端的電位，從而使得信號輸出端在復(fù)位階段能夠處于無輸出狀態(tài)，并且，在下一圖像幀之前，在上述上拉節(jié)點和下拉節(jié)點的控制下，第二電壓端能夠持續(xù)控制第二下拉模塊將信號輸出端的電位下拉至第一電壓端的電位，以使得移位寄存器單元在復(fù)位階段后到下一圖像幀之前能夠持續(xù)保持無信號輸出的狀態(tài)。綜上所述，該移位寄存器單元能夠在輸出階段前的非工作狀態(tài)，以及輸出階段后的非工作狀態(tài)均處于無信號輸出的狀態(tài)，從而提高了該移位寄存器單元構(gòu)成的柵極驅(qū)動電路的穩(wěn)定性。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本發(fā)明實施例提供的一種移位寄存器單元的結(jié)構(gòu)示意圖；

圖2為圖1中各個模塊的具體結(jié)構(gòu)示意圖；

圖3為控制圖2所示的移位寄存器單元的一種信號時序圖；

圖4為本發(fā)明實施例提供的一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖。

附圖標記：

101-上拉控制模塊；102-復(fù)位模塊；103-下拉控制模塊；104-上拉模塊；105-第一下拉模塊；106-第二下拉模塊；INPUT-信號輸入端；OUTPUT-信號輸出端；PU-上拉節(jié)點；PD-下拉節(jié)點；RESET-復(fù)位信號端；Voff-第一電壓端；ELVDD-第二電壓端；CLK-時鐘信號輸入端；C-電容。

具體實施方式

下面將節(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本發(fā)明實施例一方面提供一種移位寄存器單元，如圖1所示，該移位寄存器單元包括上拉控制模塊101、上拉模塊104、復(fù)位模塊102、下拉控制模塊103、第一下拉模塊105、第二下拉模塊106。

其中，上拉控制模塊103連接信號輸入端INPUT和上拉節(jié)點PU，用于在信號輸入端INPUT的控制下，將信號輸入端INPUT的信號輸出至上拉節(jié)點PU。

上拉模塊104連接上拉節(jié)點PU、時鐘信號輸入端CLK以及信號輸出端OUTPUT，用于在上拉節(jié)點PU的控制下將時鐘信號輸入端CLK的時鐘信號輸出至信號輸出端OUTPUT。

復(fù)位模塊102連接上拉節(jié)點PU、復(fù)位信號端RESET以及第一電壓端Voff，用于在復(fù)位信號端RESET的控制下，將上拉節(jié)點PU的電位下拉至第一電壓端Voff的電位。

第一下拉模塊105連接信號輸入端INPUT、第一電壓端Voff以及信號輸出端OUTPUT，用于在信號輸入端INPUT的控制下，將信號輸出端OUTPUT的電位下拉至第一電壓端Voff的電位；

下拉控制模塊106連接上拉節(jié)點PU、下拉節(jié)點PD、第一電壓端Voff以及第二電壓端ELVDD，用于在上拉節(jié)點PU的控制下，將第一電壓端Voff的電壓輸出至下拉節(jié)點PD；或者，用于在第二電壓端ELVDD的控制下，將下拉節(jié)點PD的電位上拉至第二電壓端ELVDD的電位。

第二下拉模塊106連接下拉節(jié)點PD、第一電壓端Voff以及信號輸出端OUTPUT，用于在下拉節(jié)點PD的控制下，將信號輸出端OUTPUT的電位下拉至第一電壓端Voff的電位。

本發(fā)明實施例提供一種移位寄存器單元包括上拉控制模塊、上拉模塊、復(fù)位模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊。其中上拉控制模塊連接信號輸入端和上拉節(jié)點，用于在信號輸入端的控制下，將信號輸入端的信號輸出至上拉節(jié)點；上拉模塊連接上拉節(jié)點、時鐘信號輸入端以及信號輸出端，用于在上拉節(jié)點的控制下將時鐘信號輸入端的時鐘信號輸出至信號輸出端；復(fù)位模塊連接上拉節(jié)點、復(fù)位信號端以及第一電壓端，用于在復(fù)位信號端的控制下，將上拉節(jié)點的電位下拉至第一電壓端的電位；第一下拉模塊連接信號輸入端、第一電壓端以及信號輸出端，用于在信號輸入端的控制下，將信號輸出端的電位下拉至第一電壓端的電位；下拉控制模塊連接上拉節(jié)點、下拉節(jié)點、第一電壓端以及第二電壓端，用于在所述上拉節(jié)點的控制下，將所述下拉節(jié)點的電位下拉至所述第一電壓端的電位；或者，用于在所述第二電壓端的控制下，將所述下拉節(jié)點的電位上拉至所述第二電壓端的電位；第二下拉模塊連接下拉節(jié)點、第一電壓端以及信號輸出端，用于在下拉節(jié)點的控制下，將信號輸出端的電位下拉至第一電壓端的電位。

這樣一來，在一圖像幀內(nèi)，第一下拉模塊在信號輸入端的控制下，可以將信號輸出端的電位下拉至第一電壓端的電位，以對信號輸出端在輸出階段前進行復(fù)位，以使得信號輸出端處于無輸出狀態(tài)；同時，上拉控制模塊可以對上拉節(jié)點的電位進行控制，而該上拉節(jié)點可以控制上拉模塊將時鐘信號輸入端的時鐘信號作為柵極掃描信號由信號輸出端輸出，以對與該信號輸出端相連接的柵線進行掃描；此外，復(fù)位模塊能夠控制上拉節(jié)點的電位，而在該上拉節(jié)點的控制下，下拉控制模塊能夠控制下拉節(jié)點的電位，該下拉節(jié)點能夠控制第二下拉模塊將信號輸出端的電位下拉至第一電壓端的電位，從而使得信號輸出端在復(fù)位階段能夠處于無輸出狀態(tài)，并且，在下一圖像幀之前，在上述上拉節(jié)點和下拉節(jié)點的控制下，第二電壓端能夠持續(xù)控制第二下拉模塊將信號輸出端的電位下拉至第一電壓端的電位，以使得移位寄存器單元在復(fù)位階段后到下一圖像幀之前能夠持續(xù)保持無信號輸出的狀態(tài)。綜上所述，該移位寄存器單元能夠在輸出階段前的非工作狀態(tài)，以及輸出階段后的非工作狀態(tài)均處于無信號輸出的狀態(tài)，從而提高了該移位寄存器單元構(gòu)成的柵極驅(qū)動電路的穩(wěn)定性。

以下結(jié)合圖2對圖1所示的移位寄存器單元中各個模塊的結(jié)構(gòu)進行詳細的舉例說明。

具體的，上述上拉控制模塊101包括第一晶體管T1。其中，第一晶體管T1的柵極和第一極連接信號輸入端INPUT，其第二極與上拉節(jié)點PU相連接。

上述上拉模塊104包括電容C和第三晶體管T3。

其中，第三晶體管T3的柵極與上拉節(jié)點PU相連接，第一極連接時鐘信號輸出端CLK，第二極連接信號輸出端OUTPUT。

電容C的一端與上拉節(jié)點PU相連接，另一端連接信號輸出端OUTPUT。

上述復(fù)位模塊102包括第二晶體管T2。其中，第二晶體管T2的柵極與復(fù)位信號端RESET相連接，第一極連接第一電壓端Voff，第二極連接上拉節(jié)點PU。

上述下拉控制模塊103包括第四晶體管T4和第五晶體管T5。

其中，第四晶體管T4的柵極與上拉節(jié)點PU相連接，第一極連接第一電壓端Voff，第二極連接下拉節(jié)點PD。

第五晶體管T5的柵極和第一極與第二電壓端ELVDD相連接，其第二極連接下拉節(jié)點PD。

上述第一下拉模塊105包括第六晶體管T6。其中，第六晶體管T6的柵極與信號輸入端INPUT相連接，第一極連接第一電壓端Voff，第二極連接信號輸出端OUTPUT。

上述第二下拉模塊106包括第七晶體管T7。其中，第七晶體管T7的柵極與下拉節(jié)點PD相連接，第一極連接第一電壓端Voff，第二極連接信號輸出端OUTPUT。

需要說明的是，上述晶體管可以為N型晶體管，也可以為P型晶體管；可以為增強型晶體管，也可以為耗盡型晶體管；上述晶體管的第一極可以為源極，第二極可以為漏極，或者上述晶體管的第一極可以為漏極，第二極為源極，本發(fā)明對此不作限定。

以下以上述晶體管均為N型晶體管為例，并結(jié)合圖3對如圖2所示的移位寄存器單元中的各個晶體管，在一圖像幀的不同的階段(P1～P4)的通斷情況進行詳細的舉例說明。其中，本發(fā)明實施例中是以第一電壓端Voff恒定輸出低電平，第二電壓端ELVDD恒定輸出高電平為例進行的說明。

輸入階段P1，CLK＝0；INPUT＝1；RESET＝0；其中“0”表示低電平，“1”表示高電平。

在此情況下，在信號輸入端INPUT輸出高電平的控制下，第六晶體管T6導(dǎo)通，將信號輸出端OUTPUT的電位下拉至第一電壓端Voff的低電位，從而能夠使得信號輸出端OUTPUT在該階段無柵極掃描信號輸出，從而處于無輸出狀態(tài)。

同時，由于信號輸入端INPUT輸出高電平，因此第一晶體管T1導(dǎo)通，從而將信號輸入端INPUT的高電平輸出至上拉節(jié)點PU，并通過電容C對該高電平進行存儲。在上拉節(jié)點PU的控制下，第三晶體管T3導(dǎo)通，將時鐘信號輸入端CLK的低電平輸出至信號輸出端OUTPUT。

此外，在上拉節(jié)點PU高電位的控制下，第四晶體管T4導(dǎo)通。因此，即使第二電壓端ELVDD輸出高電平，第五晶體管T5導(dǎo)通，能夠?qū)⑾吕?jié)點PD的電位上拉至第二電壓端ELVDD的高電位，但是由于導(dǎo)通的第四晶體管T4也會將該下拉節(jié)點PD的電位下拉至第一電壓端Voff的低電位，因此下拉節(jié)點PD在該階段處于低電位，第七晶體管T7處于截止狀態(tài)。

另外，由于復(fù)位信號端RESET輸出低電平，因此第二晶體管T2處于截止狀態(tài)。

綜上所述，信號輸出端OUTPUT在上述輸入階段P1輸出低電平。

輸出階段P2，CLK＝1；INPUT＝0；RESET＝0。

在此情況下，由于信號輸入端INPUT輸入低電平，第一晶體管T1和第六晶體管T6均處于截止狀態(tài)。

電容C將輸入階段P1存儲的高電平對上拉節(jié)點PU進行充電，從而使得第三晶體管T3開啟。在此情況下，時鐘信號輸入端CLK的高電平通過第三晶體管T3輸出至信號輸出端OUTPUT。此外，在電容C的自舉(Bootstrapping)作用下，上拉節(jié)點PU的電位進一步升高，并維持第三晶體管T3處于導(dǎo)通的狀態(tài)，從而使得時鐘信號端CLK的高電平能夠作為柵極掃描信號輸出至與信號輸出端OUTPUT相連接的柵線上。

此外，在上拉節(jié)點PU高電位的控制下，與輸入階段P1相同，第四晶體管T4導(dǎo)通，第五晶體管T5導(dǎo)通，下拉節(jié)點PD處于的低電位，第七晶體管T7處于截止狀態(tài)。

同樣，由于復(fù)位信號端RESET輸出低電平，因此第二晶體管T2處于截止狀態(tài)。

綜上所述，信號輸出端OUTPUT在上述輸出階段P2輸出高電平，以向與信號輸出端OUTPUT相連接的柵線輸出柵極掃描信號。

復(fù)位階段P3，CLK＝0；INPUT＝0；RESET＝1。

在此情況下，由于復(fù)位信號端RESET輸出高電平，第二晶體管T2導(dǎo)通，通過第二晶體管T2將上拉節(jié)點PU的電位下拉至第一電壓端Voff的低電位，以對上拉節(jié)點PU進行復(fù)位。

此時，第四晶體管T4處于截止狀態(tài)，第二電壓端ELVDD輸出高電平，導(dǎo)通第五晶體管T5，能夠?qū)⑾吕?jié)點PD的電位上拉至第二電壓端ELVDD的電位，在下拉節(jié)點PD的高電位控制下，第七晶體管T7導(dǎo)通，通過第七晶體管T7將信號輸出端OUTPUT的電位下拉至第一電壓端Voff的低電位，以對信號輸出端OUTPUT進行復(fù)位。

此外，在上述上拉節(jié)點PU低電位的控制下，第三晶體管T3處于截止狀態(tài)。在上述信號輸入端INPUT輸出低電平的控制下，第一晶體管T1和第六晶體管T6均處于截止狀態(tài)。

綜上所述，信號輸出端OUTPUT在上述復(fù)位階段P3輸出低電平，以對信號輸出端OUTPUT進行復(fù)位。

降噪階段P4，INPUT＝0；CLK＝1；RESET＝0。

在此情況下，信號輸入端INPUT輸入低電平第一晶體管T1處于截止狀態(tài)，向上拉節(jié)點PU無信號輸入，同時第六晶體管T6也處于截止狀態(tài)。

另外，復(fù)位信號端RESET輸出低電平，第二晶體管T2處于截止狀態(tài)，上拉節(jié)點PU無信號輸入，上拉節(jié)點PU保持復(fù)位階段P3的低電平，第三晶體管T3處于截止狀態(tài)。

在上拉節(jié)點PU的低電位控制下，第四晶體管T4處于截止狀態(tài)，此時，第二電壓端ELVDD輸出高電平，導(dǎo)通第五晶體管T5，并將下拉節(jié)點PD的電位上拉至第二電壓端ELVDD的高電位，在下拉節(jié)點PD的高電位控制下，第七晶體管T7導(dǎo)通，通過第七晶體管T7將信號輸出端OUTPUT的電位下拉至第一電壓端Voff的低電位。

綜上所述，信號輸出端OUTPUT在上述降噪階段P4輸出低電平，以對信號輸出端OUTPUT進行降噪。

接下來，可以在下一圖像幀之前，通過第二電壓端ELVDD持續(xù)輸出的高電平控制下，第五晶體管T5導(dǎo)通，并將的拉節(jié)點PD的電位上拉至第二電壓端ELVDD的電位，第七晶體管T7導(dǎo)通，將信號輸出端OUTPUT的電位下拉至第一電壓端Voff的低電位，即信號輸出端OUTPUT保持無信號輸出的狀態(tài)。

第一晶體管T1、第二晶體管T2、第三晶體管T3、第四晶體管T4、第六晶體管T6同降噪階段P4相同均處于截止狀態(tài)。

需要說明的是，上述實施例中晶體管的通、斷過程是以所有晶體管為N型晶體管為例進行說明的，當所有晶體管均為P型時，需要對圖3中各個控制信號進行翻轉(zhuǎn)，而移位寄存器單元中各個模塊的晶體管的通斷過程同上所述，此處不再贅述。

本發(fā)明實施例提供一種柵極驅(qū)動電路，如圖4所示，包括多個級聯(lián)的如上述所述的任意一種移位寄存器單元(RS1、RS2……RSn)。

第一級移位寄存器單元RS1的信號輸入端INPUT連接起始信號端STV，除了第一級移位寄存器單元RS1以外，上一級移位寄存器單元RS(n-1)的信號輸出端OUTPUT連接下一級移位寄存器單元RS(n)的信號輸入端INPUT。其中，起始信號端STV用于輸出起始信號，該柵極驅(qū)動電路的第一級移位寄存器單元RS1在接收到上述起始信號后開始對柵線(G1、G2……Gn)進行逐行掃描

除了最后一級移位寄存器單元以外，下一級移位寄存器單元RS(n)的信號輸出端連接上一級移位寄存器單元RS(n-1)的復(fù)位信號端RESET。

最后一級移位寄存器單元的復(fù)位信號端RESET接收復(fù)位信號。具體的，例如，如圖4所示，最后一級移位寄存器單元的復(fù)位信號端RESET可以連接上述起始信號端STV，以通過該起始信號端STV輸入復(fù)位信號，當起始信號端STV的起始信號輸入第一級移位寄存器單元RS1的信號輸入端INPUT時，最后一級移位寄存器單元RSn的復(fù)位信號端RESET可以將起始信號端STV的起始信號作為復(fù)位信號對最后一級移位寄存器單元RSn的信號輸出端OUTPUT進行復(fù)位。又例如，最后一級移位寄存器單元的復(fù)位信號端RESET可以單獨設(shè)置的復(fù)位信號，以對最后一級移位寄存器單元RSn的信號輸出端OUTPUT進行復(fù)位

本發(fā)明實施例提供一種顯示裝置，包括如上所述的任意一種柵極驅(qū)動電路，具有與前述實施例提供的柵極驅(qū)動電路相同的結(jié)構(gòu)和有益效果。由于前述實施例已經(jīng)對柵極驅(qū)動電路的結(jié)構(gòu)和有益效果進行了詳細的描述，此處不再贅述。

本發(fā)明實施例提供一種用于驅(qū)動上述任意一種移位寄存器單元的方法，在一圖像幀內(nèi)，所述方法包括：

如圖3所示的輸入階段P1：

在信號輸入端INPUT的控制下，如圖1所示的第一下拉模塊105將信號輸出端OUTPUT的電位下拉至第一電壓端Voff的電位。

同時，在信號輸入端INPUT的控制下，上拉控制模塊101將信號輸入端INPUT的信號輸出至上拉節(jié)點PU。上拉模塊104將上拉節(jié)點PU的信號進行存儲，并在上拉節(jié)點PU的控制下，將時鐘信號輸入端CLK輸出的時鐘信號輸出至信號輸出端OUTPUT。

此外，在上拉節(jié)點PU的控制下，下拉控制模塊103將下拉節(jié)點PD的電位下拉至第一電壓端Voff的電位。另外，復(fù)位模塊102和第二下拉模塊106均未開啟。

當上述移位寄存器單元中各個模塊的結(jié)構(gòu)如圖2所示，且各個模塊中的晶體管均為N型晶體管時，如圖3所示，在該輸入階段P1中，時鐘信號輸入端CLK輸入低電平，信號輸入端INPUT輸入高電平，復(fù)位信號端RESET輸入低電平。此外，上拉節(jié)點PU為高電平，下拉節(jié)點PD為低電平，信號輸出端OUTPUT輸出低電平。

基于此，在該輸入階段P1中上述各個模塊中晶體管的通斷情況為：第六晶體管T6導(dǎo)通，將信號輸出端OUTPUT的電位下拉至第一電壓端Voff的低電位，以使得信號輸出端OUTPUT在該階段處于無輸出狀態(tài)。此外，第一晶體管T1導(dǎo)通，將信號輸出端OUTPUT的高電平輸出至上拉控制節(jié)點PU，并通過電容C對該高電平進行存儲。在上拉節(jié)點PU的高電位控制下，第三晶體管M3導(dǎo)通，將時鐘信號輸入端CLK的低電平輸出至信號輸出端OUTPUT。

另外，由于在上拉節(jié)點PU高電位的控制下，第四晶體管T4導(dǎo)通，這樣一來，即使第二電壓端ELVDD輸出高電平，第五晶體管T5導(dǎo)通，能夠?qū)⑾吕?jié)點PD的電位上拉至第二電壓端ELVDD的高電位，但是由于導(dǎo)通的第四晶體管T4也會將該下拉節(jié)點PD的電位下拉至第一電壓端Voff的低電位，因此下拉節(jié)點PD在該階段處于低電位，第七晶體管T7處于截止狀態(tài)。此外，由于復(fù)位信號端RESET輸入低電平，因此第二晶體管T2處于截止狀態(tài)。

輸出階段P2：

上拉模塊104將上一階段存儲的信號輸出至上拉節(jié)點PU，在上拉節(jié)點PU的控制下，上拉模塊104將時鐘信號輸入端CLK的時鐘信號輸出至信號輸出端OUTPUT，信號輸出端OUTPUT輸出柵極掃描信號。

在上拉節(jié)點PU的控制下，下拉控制模塊103將下拉節(jié)點PD的電位下拉至第一電壓端Voff的電位。上拉控制模塊101、復(fù)位模塊102、第一下拉模塊105以及第二下拉模塊106均未開啟。

當上述移位寄存器單元中各個模塊的結(jié)構(gòu)如圖2所示，且各個模塊中的晶體管均為N型晶體管時，如圖3所示，在該輸出階段P2中，時鐘信號輸入端CLK輸入高電平，信號輸入端INPUT輸入低電平，復(fù)位信號端RESET輸入低電平。此外，上拉節(jié)點PU為高電平，下拉節(jié)點PD為低電平，信號輸出端OUTPUT輸出高電平。

基于此，在該輸出階段P2中上述各個模塊中晶體管的通斷情況為：第一晶體管T1處于截止狀態(tài)。電容C將輸出階段P2存儲的高電平對上拉節(jié)點PU進行充電，從而使得第三晶體管T3保持開啟狀態(tài)。在此情況下，時鐘信號輸入端CLK的高電平通過第三晶體管T3輸出至信號輸出端OUTPUT。此外，在電容C的自舉(Bootstrapping)作用下，上拉節(jié)點PU的電位進一步升高，以維持第三晶體管T3處于導(dǎo)通的狀態(tài)，從而使得時鐘信號端CLK的高電平能夠作為柵極掃描信號輸出至與信號輸出端OUTPUT相連接的柵線上。

此外，在上拉節(jié)點PU的高電平控制下，與輸入階段P1相同，第四晶體管T4導(dǎo)通，第五晶體管T5導(dǎo)通，下拉節(jié)點PD處于的低電位，第七晶體管T7處于截止狀態(tài)。信號輸入端INPUT輸入低電平，第六晶體管T6截止。復(fù)位信號端RESET輸入低電平，第二晶體管T2截止。

復(fù)位階段P3：

在復(fù)位信號端RESET的控制下，復(fù)位模塊102開啟，將上拉節(jié)點PU的電位下拉至第一電壓端Voff的電位。在上拉節(jié)點PU的控制下，下拉控制模塊103開啟，下拉節(jié)點PD的電位上拉至第二電壓端ELVDD的電位。在下拉節(jié)點PD的控制下，第二下拉模塊106開啟，將信號輸出端OUTPUT的電位下拉至第一電壓端Voff的電位。

此外，上拉模塊104、上拉控制模塊101以及第一下拉模塊105均未開啟。

當上述移位寄存器單元中各個模塊的結(jié)構(gòu)如圖2所示，且各個模塊中的晶體管均為N型晶體管時，如圖3所示，在該復(fù)位階段P3中，時鐘信號輸入端CLK輸入低電平，信號輸入端INPUT輸入低電平，復(fù)位信號端RESET輸入高電平。此外，上拉節(jié)點PU為低電平，下拉節(jié)點PD為高電平，信號輸出端OUTPUT輸出低電平。

基于此，在該復(fù)位階段P3中上述各個模塊中晶體管的通斷情況為：第一晶體管T1處于截止狀態(tài)。復(fù)位信號端RESET輸入高電平，第二晶體管T2導(dǎo)通，并將上拉節(jié)點PU的電位下拉至第一電壓端Voff的低電位。在上拉節(jié)點PU的低電位控制下第三晶體管T3、第四晶體管T4均處于截止狀態(tài)。在第二電壓端ELVDD的控制下，第五晶體管T5導(dǎo)通，并將下拉節(jié)點PD的電位上拉至第二電壓端ELVDD的電位。在下拉節(jié)點PD的高電位控制之下，第七晶體管T7開啟，并將信號輸出端OUTPUT的電位下拉至第一電壓端Voff的低電位，以對信號輸出端OUTPUT進行復(fù)位。

此外，在信號輸入端INPUT輸入的低電平控制下，第一晶體管T1以及第六晶體管T6均處于截止狀態(tài)。

降噪階段P4：

在上拉節(jié)點PU的控制下，下拉控制模塊103開啟，將下拉節(jié)點PD的電位上拉至第二電壓端ELVDD的電位，在下拉節(jié)點PD的控制下，第二下拉模塊106開啟，將信號輸出端OUTPUT的電位下拉至第一電壓端Voff的電位。

此外，上拉控制模塊101、上拉模塊104、復(fù)位模塊102以及第一下拉模塊105均為開啟。

當上述移位寄存器單元中各個模塊的結(jié)構(gòu)如圖2所示，且各個模塊中的晶體管均為N型晶體管時，如圖3所示，在該降噪階段P4中，時鐘信號輸入端CLK輸入高電平，信號輸入端INPUT輸入低電平，復(fù)位信號端RESET輸入低電平。此外，上拉節(jié)點PU為低電平，下拉節(jié)點PD為高電平，信號輸出端OUTPUT輸出低電平。

基于此，在該降噪階段P4中上述各個模塊中晶體管的通斷情況為：在信號輸入端INPUT輸入低電平的控制下，第一晶體管T1和第六晶體管T6均處于截止狀態(tài)。復(fù)位信號端RESET輸入低電平的控制下，第二晶體管T2處于截止狀態(tài)。上拉節(jié)點PU保持復(fù)位階段P3的低電平，從而使得第三晶體管T3以及第四晶體管T4均處于截止狀態(tài)。

此外，第五晶體管T5在第二電壓端ELVDD的控制下導(dǎo)通，并將下拉節(jié)點PD電位上拉至第二電壓端ELVDD的電位。在下拉節(jié)點PD的高電平控制下，第七晶體管T7導(dǎo)通，通過第七晶體管T7將信號輸出端OUTPUT的電位下拉至第一電壓端Voff的低電位，以對信號輸出端OUTPUT進行降噪。

接下來，可以在下一圖像幀之前，重復(fù)降噪階段P4的過程，第二電壓端ELVDD持續(xù)輸出的高電平，能夠?qū)⑸侠?jié)點PD的電位持續(xù)上拉至第二電壓端ELVDD的高電位，第二下拉模塊106開啟，將信號輸出端OUTPUT的電位下拉至第一電壓端Voff的低電位，信號輸出端OUTPUT在降噪階段P4后保持無信號輸出的狀態(tài)。

具體的，各個模塊中晶體管的通斷情況與降噪階段P4相同，第五晶體管T5在第二電壓端ELVDD的控制下導(dǎo)通，并將下拉節(jié)點PD的電位上拉至第二電壓端ELVDD的電位。在下拉節(jié)點PD的高電位控制下，第七晶體管T7導(dǎo)通，通過第七晶體管T7將信號輸出端OUTPUT的電位下拉至第一電壓端Voff的低電位。

第一晶體管T1、第二晶體管T2、第三晶體管T3、第四晶體管T4、第六晶體管T6同降噪階段P4相同均處于截止狀態(tài)。

這樣一來，在一圖像幀內(nèi)，第一下拉模塊在信號輸入端的控制下，可以將信號輸出端的電位下拉至第一電壓端的電位，以對信號輸出端在輸出階段前進行復(fù)位，以使得信號輸出端處于無輸出狀態(tài)；同時，上拉控制模塊可以對上拉節(jié)點的電位進行控制，而該上拉節(jié)點可以控制上拉模塊將時鐘信號輸入端的時鐘信號作為柵極掃描信號由信號輸出端輸出，以對與該信號輸出端相連接的柵線進行掃描；此外，復(fù)位模塊能夠控制上拉節(jié)點的電位，而在該上拉節(jié)點的控制下，下拉控制模塊能夠控制下拉節(jié)點的電位，該下拉節(jié)點能夠控制第二下拉模塊將信號輸出端的電位下拉至第一電壓端的電位，從而使得信號輸出端在復(fù)位階段能夠處于無輸出狀態(tài)，并且，在下一圖像幀之前，在上述上拉節(jié)點和下拉節(jié)點的控制下，第二電壓端能夠持續(xù)控制第二下拉模塊將信號輸出端的電位下拉至第一電壓端的電位，以使得移位寄存器單元在復(fù)位階段后到下一圖像幀之前能夠持續(xù)保持無信號輸出的狀態(tài)。綜上所述，該移位寄存器單元能夠在輸出階段前的非工作狀態(tài)，以及輸出階段后的非工作狀態(tài)均處于無信號輸出的狀態(tài)，從而提高了該移位寄存器單元構(gòu)成的柵極驅(qū)動電路的穩(wěn)定性。

以上所述，僅為本發(fā)明的具體實施方式，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護范圍之內(nèi)。因此，本發(fā)明的保護范圍應(yīng)以所述權(quán)利要求的保護范圍為準。