相關(guān)申請的交叉引用

本申請要求于2015年12月15日提交于韓國知識產(chǎn)權(quán)局的韓國專利申請第10-2015-0179281號的優(yōu)先權(quán)，其公開內(nèi)容通過引用并入本文。

本公開內(nèi)容涉及柵極驅(qū)動電路和包括該柵極驅(qū)動電路的顯示裝置，更具體地，涉及能夠減少毛刺(glitch)的柵極驅(qū)動電路和包括該柵極驅(qū)動電路的顯示裝置。

背景技術(shù)：

已經(jīng)在諸如移動電話、平板pc、筆記本計算機的各種電子設(shè)備以及電視和監(jiān)視器中使用了平板顯示器(fpd)。近來，例如，已經(jīng)使用液晶顯示裝置(下文中，稱為“l(fā)cd”)和有機發(fā)光二極管顯示器(下文中，稱為“oled”)作為fpd。這種顯示裝置包括多個像素、被配置成顯示圖像并且包括多個像素的像素陣列、以及被配置成控制多個像素中的每個像素以發(fā)送或發(fā)射光的驅(qū)動電路。顯示裝置的驅(qū)動電路包括被配置成將數(shù)據(jù)信號提供至像素陣列中的數(shù)據(jù)線的數(shù)據(jù)驅(qū)動電路。此外，驅(qū)動電路包括被配置成將與數(shù)據(jù)信號同步的柵極信號(或掃描信號)順序地提供至像素陣列中的柵極線(或掃描線)的柵極驅(qū)動電路(或掃描驅(qū)動電路)。此外，驅(qū)動電路包括被配置成控制數(shù)據(jù)驅(qū)動電路和柵極驅(qū)動電路的定時控制器。

多個像素中的每個像素可以包括薄膜晶體管，薄膜晶體管被配置成響應(yīng)于通過柵極線提供的柵極信號將數(shù)據(jù)線的電壓提供至像素電極。柵極信號在柵極高電壓(vgh)與柵極低電壓(vgl)之間擺動。也就是說，柵極信號具有脈沖形狀。vgh被設(shè)置為高于顯示面板中的薄膜晶體管的閾值電壓。vgl被設(shè)置為低于薄膜晶體管的閾值電壓。像素中的薄膜晶體管響應(yīng)于vgh而導(dǎo)通。

近年來，隨著顯示裝置被制造得較薄，已經(jīng)開發(fā)了在顯示面板中嵌入柵極驅(qū)動電路和像素陣列的技術(shù)。嵌入在顯示面板中的柵極驅(qū)動電路被稱為“板內(nèi)柵極(gip)電路”。本文中，柵極驅(qū)動電路包括用于生成柵極信號的移位寄存器。移位寄存器包括彼此依賴地連接的多個級。多個級響應(yīng)于起始信號產(chǎn)生輸出并且根據(jù)移位時鐘使輸出移位。因此，柵極驅(qū)動電路可以通過順序地驅(qū)動移位寄存器中的多個級來生成柵極信號。

移位寄存器中的每個級包括用于對柵極線充電的q節(jié)點、用于使柵極線放電的q杠(qb)節(jié)點以及連接至q節(jié)點和qb節(jié)點的開關(guān)電路。開關(guān)電路響應(yīng)于前一級的起始信號或輸出電壓對q節(jié)點充電以便升高柵極線的輸出電壓，然后響應(yīng)于后一級的輸出電壓或復(fù)位信號使qb節(jié)點放電。

因此，每個級被驅(qū)動以根據(jù)前一級的輸出信號和后一級的輸出信號輸出柵極信號。因此，如果在前一級的輸出信號中包括諸如毛刺的噪聲信號，則可能響應(yīng)于前一級的噪聲信號對q節(jié)點充電，并且可能在不期望的時間輸出柵極信號。此外，如果在后一級的輸出信號中包括諸如毛刺的噪聲信號，則可能響應(yīng)于后一級的噪聲信號使qb節(jié)點放電，并且可能在期望的時間沒有輸出柵極信號。也就是說，級的輸出信號取決于前一級和后一級的輸出信號，因而，可能存在由于諸如毛刺的噪聲信號引起的柵極信號的穩(wěn)定性的問題。

因此，需要一種能夠通過控制前一級和后一級的輸出信號來減少由毛刺引起的問題的柵極驅(qū)動電路以及包括該柵極驅(qū)動電路的顯示裝置。

技術(shù)實現(xiàn)要素：

本公開內(nèi)容的發(fā)明人解決了如上所述的取決于前一級和后一級的輸出信號的柵極信號的不穩(wěn)定性。為此，本公開內(nèi)容的發(fā)明人發(fā)明了包括用于控制前一級和后一級的輸出信號的電路的柵極驅(qū)動電路的新型結(jié)構(gòu)以及包括該柵極驅(qū)動電路的顯示裝置。

因此，本公開內(nèi)容要實現(xiàn)的目的是提供一種能夠通過控制前一級和后一級的輸出信號來減少柵極信號中的毛刺的柵極驅(qū)動電路，并且提供包括該柵極驅(qū)動電路的顯示裝置。

此外，本公開內(nèi)容要實現(xiàn)的另一個目的是提供一種柵極驅(qū)動電路，其能夠使用用于減少柵極信號中的毛刺的控制電路來使柵極信號關(guān)于前一級和后一級的噪聲信號的輸出穩(wěn)定性最大化，并且提供包括該柵極驅(qū)動電路的顯示裝置。

本公開內(nèi)容的目的不限于上述目的，并且從下面的描述中，對于本領(lǐng)域普通技術(shù)人員來說，上面沒有提到的其他目的將是明顯的。

根據(jù)本公開內(nèi)容的一個方面，提供了一種柵極驅(qū)動電路。該柵極驅(qū)動電路包括包含多個級的移位寄存器。多個級中的第n級包括鎖存器控制電路，該鎖存器控制電路包括連接至qb節(jié)點的第一nmos晶體管、連接至q節(jié)點的第二nmos晶體管以及具有輸入有第一時鐘的柵電極并且連接至第一nmos晶體管和第二nmos晶體管的第三nmos晶體管。鎖存器連接在q節(jié)點與qb節(jié)點之間。緩沖器包括連接至q節(jié)點和qb節(jié)點并且具有輸入有第二時鐘的源電極的傳輸門。這里，n是正整數(shù)。在根據(jù)本公開內(nèi)容的一個方面的柵極驅(qū)動電路中，前一級和后一級的輸出信號被控制為與第一時鐘同步以抑制毛刺。

根據(jù)本公開內(nèi)容的另一方面，提供了一種柵極驅(qū)動電路。該柵極驅(qū)動電路包括包含多個級的移位寄存器。多個級中的第n級包括鎖存器控制電路，鎖存器控制電路被配置成基于第一時鐘、從第n-1級接收的第一進(jìn)位信號和從第n+1級接收的第二進(jìn)位信號，當(dāng)?shù)谝粫r鐘和第一進(jìn)位信號具有高電壓時控制qb節(jié)點具有低電壓，以及當(dāng)?shù)谝粫r鐘和第二進(jìn)位信號具有高電壓時控制q節(jié)點具有低電壓。鎖存器連接在q節(jié)點與qb節(jié)點之間。緩沖器在q節(jié)點具有高電壓時升高要與第二時鐘同步的輸出電壓，并且在qb節(jié)點具有高電壓時降低輸出電壓。這里，n是正整數(shù)。根據(jù)本公開內(nèi)容的另一方面的柵極驅(qū)動電路可以控制前一級和后一級的輸出信號的效果，因而可以減少柵極信號中的毛刺。

其他示例性實施方式的細(xì)節(jié)將被包括在本公開內(nèi)容的詳細(xì)描述和附圖中。

根據(jù)本公開內(nèi)容，可以制造包括能夠有效地控制前一級和后一級的輸出信號的電路的柵極驅(qū)動電路以及包括該柵極驅(qū)動電路的顯示裝置。

此外，根據(jù)本公開內(nèi)容，可以制造能夠通過控制輸入前一級和后一級的輸出信號的開關(guān)來減少柵極信號中的毛刺的柵極驅(qū)動電路，以及包括該柵極驅(qū)動電路的顯示裝置。

本公開內(nèi)容的效果不限于上述效果，并且各種其他效果包括在本說明書中。

附圖說明

結(jié)合附圖，從下面的詳細(xì)描述中將更清楚地理解本公開內(nèi)容的上述和其他方面、特征和其他優(yōu)點，其中：

圖1是示出根據(jù)本公開內(nèi)容的示例性實施方式的顯示裝置的驅(qū)動電路和顯示裝置的關(guān)系的框圖；

圖2是示出根據(jù)本公開內(nèi)容的示例性實施方式的柵極驅(qū)動電路中的多個級與柵極驅(qū)動器控制信號之間的關(guān)系的框圖；

圖3是示出根據(jù)本公開內(nèi)容的示例性實施方式的圖2所示的多個級中的一個級的結(jié)構(gòu)的電路圖；

圖4是示出根據(jù)本公開內(nèi)容的示例性實施方式的圖3所示的級的輸入/輸出信號的波形圖；以及

圖5a至圖5c是示出根據(jù)本公開內(nèi)容的示例性實施方式的圖4所示的波形圖的各個區(qū)段期間級內(nèi)的信號流的電路圖。

具體實施方式

將參照附圖描述的下面的示例性實施方式，將更清楚地理解本公開內(nèi)容的優(yōu)點和特征以及用于實現(xiàn)本公開內(nèi)容的優(yōu)點和特征的方法。然而，本公開內(nèi)容不限于以下示例性實施方式，而是可以以各種不同的形式實現(xiàn)。提供示例性實施方式僅是為了完成本公開內(nèi)容的公開并且向本領(lǐng)域普通技術(shù)人員充分地提供本公開內(nèi)容涉及公開內(nèi)容的范疇，并且本公開內(nèi)容將由所附權(quán)利要求限定。

在用于描述本公開內(nèi)容的示例性實施方式的附圖中所公開的形狀、尺寸、比例、角度、數(shù)目等僅是示例，本公開內(nèi)容不限于此。此外，在以下的描述中，可以省略對已知相關(guān)技術(shù)的詳細(xì)說明以避免不必要地模糊本公開內(nèi)容的主題。在本文中所使用的術(shù)語諸如“包括”、“具有”和由……構(gòu)成”通常旨在允許添加其他部件，除非該術(shù)語與術(shù)語“僅”使用。除非另有明確說明，否則對單數(shù)形式的任何引用可以包括復(fù)數(shù)形式。

即使沒有明確指出，部件被解釋為包括普通誤差范圍。

當(dāng)使用術(shù)語諸如“上”、“上方”、“下方”和“下一個”對兩個部件之間的位置關(guān)系進(jìn)行描述時，一個或更多個部件可以位于兩個部件之間，除非該術(shù)語與術(shù)語“緊鄰”或“直接”使用。

當(dāng)元件或?qū)颖环Q為在另一元件或?qū)印吧稀睍r，其可以直接在另一元件或?qū)由?，或者可以存在中間元件或?qū)印?/p>

盡管術(shù)語“第一”、“第二”等用于描述各種部件，但是這些部件不受這些術(shù)語限制。這些術(shù)語僅用于區(qū)分一個部件與其他部件。因此，以下提及的第一部件可以是本公開內(nèi)容的技術(shù)概念中的第二部件。

貫穿整個說明書，相同的附圖標(biāo)記通常表示相同的元件，但是可以應(yīng)用變型。

由于附圖中所示的每個部件的尺寸和厚度是為了方便說明而表示的，本公開內(nèi)容不必限于所示的每個部件的尺寸和厚度。

本公開內(nèi)容的各種實施方式的特征可以部分地或全部地彼此結(jié)合或組合，并且可以以如本領(lǐng)域普通技術(shù)人員可以完全理解的技術(shù)上的各種方式互鎖和操作，并且實施方式可以彼此獨立地或相關(guān)聯(lián)地執(zhí)行。

在下文中，將參照附圖對本公開內(nèi)容的各種示例性實施方式進(jìn)行詳細(xì)描述。

圖1是示出根據(jù)本公開內(nèi)容的示例性實施方式的顯示裝置的驅(qū)動電路和顯示裝置的關(guān)系的框圖。根據(jù)本公開內(nèi)容的所有實施方式的顯示裝置的所有部件可操作地耦合和配置。

參照圖1，顯示裝置100包括顯示面板pnl和被配置成將輸入圖像的數(shù)據(jù)輸入至顯示面板pnl的像素陣列110中的驅(qū)動電路。

顯示面板pnl包括多個數(shù)據(jù)線139、與多個數(shù)據(jù)線139垂直相交的多個柵極線149。此外，顯示面板pnl包括像素陣列110，像素陣列110中以如多個數(shù)據(jù)線139和多個柵極線149所限定矩陣形式布置有像素。

顯示裝置100的驅(qū)動電路包括被配置成將數(shù)據(jù)電壓提供至多個數(shù)據(jù)線139的數(shù)據(jù)驅(qū)動電路130。此外，驅(qū)動電路包括柵極驅(qū)動電路和定時控制器(tcon)120，柵極驅(qū)動電路被配置成將與數(shù)據(jù)電壓同步的柵極信號順序地提供至多個柵極線149。

定時控制器120被配置成將從外部主機系統(tǒng)接收的輸入圖像的數(shù)據(jù)傳送至數(shù)據(jù)驅(qū)動電路130和柵極驅(qū)動電路。定時控制器120被配置成接收與來自外部主機系統(tǒng)的輸入圖像同步的定時信號，如豎直同步信號、水平同步信號、數(shù)據(jù)使能信號和點時鐘。定時控制器120被配置成基于輸入定時信號生成用于控制數(shù)據(jù)驅(qū)動電路130和柵極驅(qū)動電路的操作定時的各種控制信號。也就是說，定時控制器120生成用于控制數(shù)據(jù)驅(qū)動電路130的數(shù)據(jù)驅(qū)動器控制信號ddc和用于控制柵極驅(qū)動電路的柵極驅(qū)動器控制信號gdc。定時控制器120可以被布置在顯示面板pnl的外部。具體地，定時控制器120被布置在諸如印刷電路板的盤上。因此，定時控制器120將數(shù)據(jù)驅(qū)動器控制信號ddc發(fā)送至數(shù)據(jù)驅(qū)動電路130，并且將柵極驅(qū)動器控制信號gdc從顯示面板pnl的外部發(fā)送至柵極驅(qū)動器即gip電路140。

數(shù)據(jù)驅(qū)動電路130被配置成接收來自定時控制器120的數(shù)據(jù)驅(qū)動器控制信號ddc和輸入圖像的數(shù)據(jù)。數(shù)據(jù)驅(qū)動電路130響應(yīng)于從定時控制器120發(fā)送的數(shù)據(jù)驅(qū)動器控制信號ddc，通過將輸入圖像的數(shù)據(jù)轉(zhuǎn)換成伽瑪補償電壓來生成數(shù)據(jù)電壓。然后，數(shù)據(jù)驅(qū)動電路130將數(shù)據(jù)電壓輸出至多個數(shù)據(jù)線139。數(shù)據(jù)驅(qū)動電路130包括多個源電極驅(qū)動器集成電路(ic)。源電極驅(qū)動器ic通過玻璃上芯片(cog)工藝或帶自動接合(tab)工藝連接至多個數(shù)據(jù)線139。

柵極驅(qū)動電路包括電平移位器和gip電路140。這里，電平移位器可以被布置成與gip電路140物理分離。電平移位器可以被布置在顯示面板pnl的外部，或者可以被布置在連接到顯示面板pnl的外部電路單元(例如，印刷電路板)中。

從定時控制器120發(fā)送的柵極驅(qū)動器控制信號gdc的電壓電平被電平移位器轉(zhuǎn)換。然后，柵極驅(qū)動器控制信號gdc被輸入至gip電路140。

輸入至電平移位器中的信號是數(shù)字信號，因此不能驅(qū)動顯示面板pnl中的薄膜晶體管。因此，電平移位器通過使每個柵極驅(qū)動器控制信號gdc的電壓移位將從定時控制器120發(fā)送的每個柵極驅(qū)動器控制信號gdc轉(zhuǎn)換為在柵極低電壓vgl與柵極高電壓vgh之間擺動的信號。vgh被設(shè)置為高于顯示面板pnl中的薄膜晶體管的閾值電壓。vgl被設(shè)置為低于薄膜晶體管的閾值電壓。

可以根據(jù)gip電路140的驅(qū)動方法將柵極驅(qū)動電路布置在顯示面板pnl的一個邊緣或兩個邊緣上。圖1所示的柵極驅(qū)動電路是隔行掃描型(interlace-type)gip電路140并且被布置在顯示面板pnl的左邊緣和右邊緣。也就是說，gip電路140包括布置在顯示面板pnl的左側(cè)的第一gip電路140l和布置在顯示面板pnl的右側(cè)的第二gip電路140r。顯示面板pnl中的柵極驅(qū)動電路的位置不限于圖1所示的那些位置，并且可以根據(jù)示例性實施方式以各種方式實現(xiàn)。在下文中，將基于隔行掃描型gip電路140對柵極驅(qū)動電路的配置和操作進(jìn)行描述。

柵極驅(qū)動電路可以同時形成在像素陣列110和顯示面板pnl的基板上。也就是說，柵極驅(qū)動電路的gip電路140可以同時形成在像素陣列110和顯示面板pnl的兩個邊框區(qū)域上。

根據(jù)本公開內(nèi)容的示例性實施方式的顯示裝置100包括定時控制器120、數(shù)據(jù)驅(qū)動電路130和用于驅(qū)動像素陣列110的gip電路140。這里，gip電路140響應(yīng)于從定時控制器120發(fā)送的柵極驅(qū)動器控制信號gdc將柵極信號順序地提供至柵極線149。具體地，gip電路140可以接收柵極驅(qū)動器控制信號gdc中用于控制將柵極信號提供至柵極線的定時的信號，因而減少由噪聲信號引起的柵極信號的可能問題。在下文中，將參照圖2對柵極驅(qū)動電路的gip電路140的詳細(xì)配置進(jìn)行描述。

圖2是示出根據(jù)本公開內(nèi)容的示例性實施方式的柵極驅(qū)動電路中的多個級與柵極驅(qū)動器控制信號之間的關(guān)系的框圖。此處與信號和時鐘一起表示的“(l)”是用于表示施加至布置在左側(cè)的第一gip電路140l的信號和時鐘的符號。此外，“(r)”是用于表示施加至布置在右側(cè)的第二gip電路140r的信號和時鐘的符號。

參照圖2，柵極驅(qū)動電路的gip電路被布置在像素陣列110的兩側(cè)。

柵極驅(qū)動電路包括被配置成接收柵極驅(qū)動器控制信號gdc并且輸出柵電極電壓的移位寄存器。也就是說，在柵極驅(qū)動電路中，移位寄存器響應(yīng)于柵極驅(qū)動器控制信號gdc通過gip電路140將由電平移位器生成的柵極信號順序地提供至柵極線149。這里，柵極驅(qū)動器控制信號gdc包括柵極起始脈沖(gsp)((vst(l)和vst(r))和柵極移位時鐘(gsc)(clk_a(l)、clk_a(r)、clk_b(l)和clk_b(r))。具體地，第一gip電路140l包括被配置成將柵極信號順序地提供至奇數(shù)柵極線g1、g3、……、gn-1的第一移位寄存器，第二gip電路140r被布置在顯示面板pnl的右側(cè)，并且包括被配置成將柵極信號順序地提供至偶數(shù)柵極線g2、g4、……、gn的第二移位寄存器。

每個移位寄存器包括不產(chǎn)生輸出但將第二進(jìn)位信號gout_post提供至另一級的虛擬級。也就是說，第一移位寄存器包括作為最后一級sln/2的后一級的第一虛擬級egl，并且第二移位寄存器包括作為最后一級srn/2的后一級的第二虛擬級egr。也就是說，虛擬級egl和egr分別連接至各自被配置成輸出最后的柵極信號的最后級sln/2和srn/2。此外，虛擬級egl和egr不輸出柵極信號，而是將第二進(jìn)位信號gout_post提供至最后級sln/2和srn/2。

每個移位寄存器包括多個級。具體地，布置在像素陣列110的左側(cè)的第一移位寄存器包括彼此依賴地連接的多個級sl1至sln/2。第一移位寄存器中的級sl1至sln/2響應(yīng)于柵極起始脈沖vst(l)開始輸出柵極信號，并且響應(yīng)于第二柵極移位時鐘clk_b(l)移位并輸出柵極信號。從各個級sl1至sln/2輸出的柵極信號被提供至奇數(shù)柵極線g1、g3、……、gn-1并且同時作為第一進(jìn)位信號gout_pre輸入至后一級。

同樣地，布置在像素陣列110的右側(cè)的第二移位寄存器包括彼此依賴地連接的多個級sr1至srn/2。第二移位寄存器中的級sr1至srn/2響應(yīng)于柵極起始脈沖vst(r)開始輸出柵極信號，并且響應(yīng)于第二柵極移位時鐘clk_b(r)移位并輸出柵極信號。從各級sr1至srn/2輸出的柵極信號被提供至偶數(shù)柵極線g2、g4、……、gn并且同時作為第一進(jìn)位信號gout_pre輸入至后一級。

此外，第一柵極移位時鐘clk_a(l)被輸入至第一移位寄存器中的級sl1至sln/2。第一柵極移位時鐘clk_a(l)控制將第一進(jìn)位信號gout_pre和第二進(jìn)位信號gout_post輸入至第一移位寄存器的定時。同樣地，第一柵極移位時鐘clk_a(r)被輸入至第二移位寄存器中的級sr1至srn/2。第一柵極移位時鐘clk_a(r)控制將第一進(jìn)位信號gout_pre和第二進(jìn)位信號gout_post輸入至第二移位寄存器的定時。

第一時鐘clk_a(l)和clk_a(r)、第二時鐘clk_b(l)和clk_b(r)、從前一級接收的第一進(jìn)位信號gout_pre或起始脈沖vst(l)、vst(r)、從后一級接收的第二進(jìn)位信號gout_post、柵極高電壓vgh和柵極低電壓vgl被輸入至每個移位寄存器中。

輸入至除了第一級sl1和sr1之外的第n級的第一進(jìn)位信號gout_pre是第n-1級的輸出gout。輸入至除了最后一級sln/2和srn/2之外的第n級的第二進(jìn)位信號gout_post是第n+1級的輸出gout。第一進(jìn)位信號gout_pre沒有輸入至第一級sl1和sr1，但是起始脈沖vst(l)和vst(r)輸入至第一級sl1和sr1。第二進(jìn)位信號gout_post沒有輸入至最后一級sln/2和srn/2，但是復(fù)位脈沖從虛擬級輸入至最后一級sln/2和srn/2。

作為柵極移位時鐘的第二時鐘clk_b(l)和clk_b(r)的相位與第一時鐘clk_a(l)和clk_a(r)不同。第二時鐘clk_b(l)和clk_b(r)可以繼第一時鐘clk_a之后產(chǎn)生。

根據(jù)本公開內(nèi)容的示例性實施方式的柵極驅(qū)動電路包括包含多個級的移位寄存器。各個柵極驅(qū)動器控制信號gdc被輸入至多個級中的每個級中以使柵極信號移位，并且多個級中的每個級將經(jīng)移位的柵極信號提供至柵極線。這里，輸入至多個級中的每個級的柵極驅(qū)動器控制信號gdc包括柵極起始脈沖vst、第一柵極移位時鐘clk_a、第二柵極移位時鐘clk_b等。柵極驅(qū)動器控制信號gdc的第一柵極移位時鐘clk_a可以控制輸入從前一級輸入的第一進(jìn)位信號gout_pre和從后一級輸入的第二進(jìn)位信號gout_post的定時。因此，即使在第一進(jìn)位信號gout_pre和第二進(jìn)位信號gout_post中產(chǎn)生諸如毛刺的噪聲，多個級中的每個級可以利用第一柵極移位時鐘clk_a在適當(dāng)?shù)臅r間將經(jīng)移位的柵極信號提供至柵極線。在下文中，將參照圖3描述級的詳細(xì)電路配置。

圖3是示出根據(jù)本公開內(nèi)容的示例性實施方式的圖2所示的多個級中的一個級的結(jié)構(gòu)的電路圖。圖3所示的電路是第n級電路300(n是正整數(shù))。在圖3中，m1、m3和m8被實現(xiàn)為p型mosfet(下文中，稱為“pmos晶體管”)，m2、m4、m5、m6、m7、m9和m10被實現(xiàn)為n型mosfet(下文中，稱為“nmos晶體管”)。為了方便說明，還將參照圖1和圖2。

參照圖3，第n級電路300包括控制電路單元310和緩沖器320。

控制電路單元310包括鎖存器311和被配置成控制鎖存器311的操作的鎖存器控制電路312?？刂齐娐穯卧?10包括五個nmos晶體管m2、m4、m5、m6和m7以及兩個pmos晶體管m1和m3。控制電路單元310包括q節(jié)點和qb節(jié)點。q節(jié)點和qb節(jié)點分別通過n2節(jié)點和n1節(jié)點將信號提供至緩沖器320。也就是說，控制電路單元310利用q節(jié)點和qb節(jié)點的高電壓或低電壓來控制緩沖器320的操作。

鎖存器311包括兩個nmos晶體管m2和m4以及兩個pmos晶體管m1和m3。此外，鎖存器311包括在閉環(huán)反饋電路中彼此連接的第一反相器311a和第二反相器311b，并且鎖存器311連接在q節(jié)點與qb節(jié)點之間。具體地，鎖存器311中的第一反相器311a包括一個pmos晶體管m1和一個nmos晶體管m2，并且第二反相器311b包括一個pmos晶體管m3和一個nmos晶體管m4。第一反相器311a中的pmos晶體管m1包括連接至q節(jié)點的柵電極、連接至qb節(jié)點的漏電極、以及連接至高壓電力線vgh的源電極。第一反相器311a中的nmos晶體管m2包括連接至q節(jié)點的柵電極、連接至qb節(jié)點的漏電極、以及連接至低壓電力線vgl的源電極。同樣地，第二反相器311b中的pmos晶體管m3包括連接至qb節(jié)點的柵電極、連接至q節(jié)點的漏電極、以及連接至高壓電力線vgh的源電極。第二反相器311b中的nmos晶體管m4包括連接至qb節(jié)點的柵電極、連接至q節(jié)點的漏電極、以及連接至低壓電力線vgl的源電極。

鎖存器311通過反轉(zhuǎn)q節(jié)點的電壓和qb節(jié)點的電壓來控制輸出電壓。鎖存器311中的q節(jié)點的電壓和qb節(jié)點的電壓是緩沖器320的輸入，并且控制至柵極線的輸出電壓的提供定時。

鎖存器控制電路312包括三個nmos晶體管m5至m7。具體地，鎖存器控制電路312包括第一nmos晶體管m5，其包括連接至qb節(jié)點的漏電極和輸入有第一進(jìn)位信號gout_pre的柵電極。此外，鎖存器控制電路312包括第二nmos晶體管m6，其包括連接至q節(jié)點的漏電極和輸入有第二gout_post的柵電極。此外，鎖存器控制電路312包括第三nmos晶體管m7，其包括連接至第一nmos晶體管m5的源電極和第二nmos晶體管m6的源電極的漏電極，以及輸入有第一時鐘clk_a的柵電極。這里，第三nmos晶體管m7的源電極連接至低壓電力線vgl。

鎖存器控制電路312利用柵極高電壓或柵極低電壓來控制施加至鎖存器311的q節(jié)點和qb節(jié)點的電壓。具體地，鎖存器控制電路312響應(yīng)于輸入至nmos晶體管m7的柵電極的第一時鐘clk_a控制第一進(jìn)位信號gout_pre以降低qb節(jié)點的電壓并且控制第二進(jìn)位信號gout_post以降低q節(jié)點的電壓。

緩沖器320包括傳輸門tg和下拉晶體管m10。傳輸門tg包括一個pmos晶體管m8和一個nmos晶體管m9。各個pmos晶體管m8和nmos晶體管m9的源電極彼此連接。各個pmos晶體管m8和nmos晶體管m9的漏電極彼此連接。也就是說，傳輸門tg是如下開關(guān)元件：其因為nmos晶體管m9和pmos晶體管m8彼此并聯(lián)連接而可以降低導(dǎo)通電阻ron，并且可以在整個電壓范圍內(nèi)被驅(qū)動。下拉晶體管m10由nmos晶體管m9形成。

緩沖器320連接至控制電路單元310的q節(jié)點和qb節(jié)點。傳輸門tg中的pmos晶體管m8包括輸入有qb節(jié)點的信號的柵電極和連接至下拉晶體管m10的漏電極和輸出節(jié)點gout的漏電極。傳輸門tg中的nmos晶體管m9包括輸入有q節(jié)點的信號的柵電極和連接至下拉晶體管m10的漏電極和輸出節(jié)點gout的漏電極。此外，傳輸門tg包括輸入有第二時鐘clk_b的源電極。下拉晶體管m10包括連接至qb節(jié)點的柵電極、連接至低壓電力線vgl的漏電極、以及連接至傳輸門tg的漏電極的源電極。

如果q節(jié)點的電壓是柵極高電壓，則緩沖器320升高與第二時鐘clk_b同步的輸出電壓。如果qb節(jié)點的電壓是柵極高電壓，則緩沖器320降低輸出電壓。因此，如果q節(jié)點的電壓是柵極高電壓，則輸出信號與第二時鐘clk_b同步，并且通過緩沖器320的輸出節(jié)點gout提供至柵極線。同樣地，如果qb節(jié)點的電壓是柵極高電壓，則緩沖器320的輸出節(jié)點gout連接至低壓電力線vgl，因而輸出電壓降低。

根據(jù)本公開內(nèi)容的示例性實施方式的第n級電路300包括緩沖器320和由鎖存器311和鎖存器控制電路312形成的控制電路單元310。鎖存器控制電路312利用第一進(jìn)位信號gout_pre和第二進(jìn)位信號gout_post控制鎖存器311的q節(jié)點和qb節(jié)點的輸出電壓。具體地，鎖存器控制電路312包括被配置成控制輸入第一進(jìn)位信號gout_pre和第二進(jìn)位信號gout_post的定時的第三nmos晶體管m7。此外，鎖存器控制電路312利用輸入至第三nmos晶體管m7的柵電極的第一時鐘clk_a來控制第一進(jìn)位信號gout_pre和第二進(jìn)位信號gout_post的輸入。這里，第一進(jìn)位信號gout_pre和第二進(jìn)位信號gout_post與第一時鐘clk_a同步。

因此，第一時鐘clk_a控制是否激活第一nmos晶體管m5和第二nmos晶體管m6，以便不由于包括在第一進(jìn)位信號gout_pre和第二進(jìn)位信號gout_post中的噪聲信號而升高或降低q節(jié)點和qb節(jié)點的電壓。也就是說，鎖存器控制電路312利用第一時鐘clk_a來控制用于控制q節(jié)點和qb節(jié)點的電壓的第一進(jìn)位信號gout_pre和第二進(jìn)位信號gout_post。因此，鎖存器控制電路312能夠利用q節(jié)點和qb節(jié)點的電壓來改善柵極信號輸出的穩(wěn)定性。在下文中，將參照圖4至圖5c對輸入至第n級電路300的各種信號與輸出電壓之間的詳細(xì)關(guān)系進(jìn)行描述。

圖4是示出根據(jù)本公開內(nèi)容的示例性實施方式的圖3所示的級的輸入/輸出信號的波形圖。圖5a至圖5c是示出根據(jù)本公開內(nèi)容的示例性實施方式的在圖4所示的波形圖的各個區(qū)段期間級內(nèi)的信號流的電路圖。圖5a至圖5c所示的級電路500示出了由輸入至級電路300的信號引起的圖3所示的級電路300的激活狀態(tài)。因此，級電路500基本上與圖3中所示的級電路300相同，并且將省略或簡化其多余描述。

在圖5a至圖5c中，交替的長短虛線指示響應(yīng)于輸入至第n級電路300的信號的內(nèi)部信號的流。此外，虛線指示響應(yīng)于輸入至第n級電路300的信號而未被激活的部分。

參照圖4和圖5a，在區(qū)段①期間，第一時鐘clk_a和第一進(jìn)位信號gout_pre具有柵極高電壓vgh。也就是說，如果將具有柵極高電壓vgh的第一時鐘clk_a施加至鎖存器控制電路312，則m7導(dǎo)通。此外，如果將具有柵極高電壓vgh的第一進(jìn)位信號gout_pre施加至鎖存器控制電路312，則m5也導(dǎo)通。因此，如果第一時鐘clk_a和與第一時鐘clk_a同步的第一進(jìn)位信號gout_pre具有柵極高電壓vgh，則qb節(jié)點被控制為具有柵極低電壓vgl。當(dāng)將柵極低電壓vgl施加至qb節(jié)點時，q節(jié)點通過鎖存器311的反相器被控制為具有柵極高電壓vgh。

在圖4的區(qū)段①期間，當(dāng)控制電路單元310將柵極低電壓vgl施加至qb節(jié)點并且將柵極高電壓vgh施加至q節(jié)點時，連接至qb節(jié)點的緩沖器320的m8和連接至q節(jié)點的緩沖器320的m9導(dǎo)通。

根據(jù)相關(guān)技術(shù)，如果第一進(jìn)位信號gout_pre中包括噪聲信號，則由于第一進(jìn)位信號gout_pre中的噪聲信號，q節(jié)點的電壓升高。因此，根據(jù)相關(guān)技術(shù)，由于第一進(jìn)位信號gout_pre中的噪聲信號，可能在不期望的時間將柵極信號提供至柵極線。然而，在區(qū)段①期間，如果在沒有將柵極高電壓vgh施加至第一時鐘clk_a時第一進(jìn)位信號gout_pre包括噪聲，則第一進(jìn)位信號gout_pre與第一時鐘clk_a同步。因此，可以抑制由包括在第一進(jìn)位信號gout_pre中的噪聲信號引起的q節(jié)點的電壓的升高。

然后，參照圖4和圖5b，在區(qū)段②期間，第二時鐘clk_b具有柵極高電壓vgh。也就是說，第二時鐘clk_b被輸入至緩沖器320的傳輸門tg。

在區(qū)段②期間，在區(qū)段①期間導(dǎo)通的m8和m9保持在導(dǎo)通狀態(tài)。因此，緩沖器320的傳輸門tg的漏電極連接至輸出節(jié)點gout。通過傳輸門tg從輸出節(jié)點gout輸出第二時鐘clk_b。也就是說，如果q節(jié)點的電壓具有柵極高電壓vgh，則緩沖器320升高與第二時鐘clk_b同步的輸出電壓。因此，在區(qū)段②期間，時鐘clk_b通過輸出節(jié)點gout將柵極信號提供至柵極線。

參照圖4和圖5c，在區(qū)段③期間，第一時鐘clk_a再次具有柵極高電壓vgh，并且第二進(jìn)位信號gout_post具有柵極高電壓vgh。也就是說，在鎖存器控制電路312中，m7由于第一時鐘clk_a而導(dǎo)通。此外，如果施加具有柵極高電壓vgh的第二進(jìn)位信號gout_post，則m6也導(dǎo)通。因此，如果第一時鐘clk_a和與第一時鐘clk_a同步的第二進(jìn)位信號gout_post具有柵極高電壓vgh，則q節(jié)點被控制為具有柵極低電壓vgl。當(dāng)將柵極低電壓vgl施加至q節(jié)點時，qb節(jié)點通過鎖存器311的反相器被控制為具有柵極高電壓vgh。

在區(qū)段③期間，在控制電路單元310中，將柵極低電壓vgl施加至q節(jié)點并且將柵極高電壓vgh施加至qb節(jié)點。因此，m8和連接至q節(jié)點的緩沖器320的m9被關(guān)斷，并且下拉晶體管m10被導(dǎo)通。因此，將柵極低電壓施加至輸出節(jié)點gout，使得輸出節(jié)點放電并且輸出電壓降低。也就是說，如果qb節(jié)點的電壓是柵極高電壓vgh，則緩沖器320降低與第二時鐘clk_b同步的輸出電壓。

根據(jù)相關(guān)技術(shù)，如果在第二進(jìn)位信號gout_post中包括噪聲信號，則由于第二進(jìn)位信號gout_post中的噪聲信號，qb節(jié)點的電壓升高。因此，根據(jù)相關(guān)技術(shù)，由于第二進(jìn)位信號gout_post中的噪聲信號，可能在期望的時間沒有將柵極信號提供至柵極線。然而，在區(qū)段③期間，如果在沒有將柵極高電壓vgh施加至第一時鐘clk_a時第二進(jìn)位信號gout_post包括噪聲，則第二進(jìn)位信號gout_post與第一時鐘clk_a同步。因此，可以抑制由包括在第二進(jìn)位信號gout_post中的噪聲信號引起的qb節(jié)點的電壓降低。

根據(jù)本公開內(nèi)容的示例性實施方式的柵極驅(qū)動電路包括用于控制鎖存器311的鎖存器控制電路312，鎖存器311被配置成通過反轉(zhuǎn)q節(jié)點的電壓和qb節(jié)點的電壓來控制輸出電壓。此外，鎖存器控制電路312包括被配置成控制第一nmos晶體管m5和第二nmos晶體管m6的第三nmos晶體管m7。與施加至第一nmos晶體管m5的柵電極的第一進(jìn)位信號gout_pre和施加至第二nmos晶體管m6的第二進(jìn)位信號gout_post同步的第一時鐘clk_a被輸入至第三nmos晶體管m7。具體地，僅當(dāng)由于與第一進(jìn)位信號gout_pre同步的第一時鐘clk_a而使m5和m7兩者導(dǎo)通時，qb節(jié)點具有柵極低電壓vgl并且q節(jié)點具有柵極高電壓vgh。此外，僅當(dāng)由于與第二進(jìn)位信號gout_post同步的第一時鐘clk_a而使m6和m7兩者導(dǎo)通時，q節(jié)點具有柵極低電壓vgl并且qb節(jié)點具有柵極高電壓vgh。也就是說，利用第一時鐘clk_a連同第一進(jìn)位信號gout_pre和第二進(jìn)位信號gout_post一起對q節(jié)點和qb節(jié)點的電壓進(jìn)行控制。

因此，可以通過添加的晶體管m7來控制鎖存器311和緩沖器320的操作，其中晶體管m7被配置成控制是否激活輸入有第一進(jìn)位信號gout_pre和第二進(jìn)位信號gout_post的晶體管m5和m6。也就是說，控制第一進(jìn)位信號gout_pre和第二進(jìn)位信號gout_post的輸入的第一時鐘clk_a能夠抑制由第一進(jìn)位信號gout_pre中的噪聲信號和第二進(jìn)位信號gout_post中的噪聲信號中的至少一個噪聲信號引起的鎖存器311和緩沖器320的故障。因此，可以抑制輸出電壓的噪聲。

本公開內(nèi)容的示例性實施方式還可以描述如下。

根據(jù)本公開內(nèi)容的一個方面，提供了一種柵極驅(qū)動電路。該柵極驅(qū)動電路包括包含多個級的移位寄存器。多個級的第n級包括鎖存器控制電路，該鎖存器控制電路包括連接至qb節(jié)點的第一nmos晶體管、連接至q節(jié)點的第二nmos晶體管和具有輸入有第一時鐘的柵電極并且連接至第一nmos晶體管和第二nmos晶體管的第三nmos晶體管。鎖存器連接在q節(jié)點與qb節(jié)點之間。緩沖器包括傳輸門，該傳輸門連接至q節(jié)點和qb節(jié)點并且其源電極輸入有第二時鐘。這里，n是正整數(shù)。在根據(jù)本公開內(nèi)容的一個方面的柵極驅(qū)動電路中，前一級和后一級的輸出信號被控制為與第一時鐘同步以抑制毛刺。

在鎖存器控制電路中，第一nmos晶體管可以包括輸入有第一進(jìn)位信號的柵電極和連接至qb節(jié)點的漏電極，并且第二nmos晶體管可以包括輸入有第二進(jìn)位信號的柵電極和連接至q節(jié)點的漏電極。

第三nmos晶體管可以包括連接至低壓電力線的源電極和連接至第一nmos晶體管的源電極和第二nmos晶體管的源電極的漏電極。

鎖存器包括在閉環(huán)反饋電路中彼此連接的第一反相器和第二反相器。第一反相器包括第四nmos晶體管，其具有連接至q節(jié)點的柵電極、連接至qb節(jié)點的漏電極、以及連接至低壓電力線的源電極；以及第一pmos晶體管，其具有連接至q節(jié)點的柵電極、連接至qb節(jié)點的漏電極、以及連接至高壓電力線的源電極。第二反相器包括：第五nmos晶體管，其具有連接至qb節(jié)點的柵電極、連接至q節(jié)點的漏電極、以及連接至低壓電力線的源電極；以及第二pmos晶體管，其具有連接至qb節(jié)點的柵電極、連接至q節(jié)點的漏電極、以及連接至高壓電力線的源電極。

緩沖器可以包括下拉晶體管，下拉晶體管具有連接至qb節(jié)點的柵電極、連接至低壓電力線的漏電極、以及連接至傳輸門的漏電極的源電極。

傳輸門包括：第六nmos晶體管，其具有輸入有q節(jié)點的信號的柵電極和連接至下拉晶體管的漏電極和輸出節(jié)點的漏電極；以及第三pmos晶體管，其具有輸入有qb節(jié)點的信號的柵電極和連接至下拉晶體管的漏電極和輸出節(jié)點的漏電極。

根據(jù)本公開內(nèi)容的另一方面，提供了一種柵極驅(qū)動電路。該柵極驅(qū)動電路包括被配置為多個級的移位寄存器。多個級的第n級包括鎖存器控制電路，其被配置成基于第一時鐘、從第n-1級接收的第一進(jìn)位信號和從第n+1級接收的第二進(jìn)位信號，在第一時鐘和第一進(jìn)位信號具有高電壓時控制qb節(jié)點具有低電壓，以及在第一時鐘和第二進(jìn)位信號具有高電壓時控制q節(jié)點具有低電壓。鎖存器連接在q節(jié)點與qb節(jié)點之間。緩沖器在q節(jié)點具有高電壓時升高要與第二時鐘同步的輸出電壓，并且在qb節(jié)點具有高電壓時降低輸出電壓。這里，n是正整數(shù)。根據(jù)本公開內(nèi)容的另一方面的柵極驅(qū)動電路可以控制前一級和后一級的輸出信號的效果，因而可以減少柵極信號中的毛刺。

鎖存器控制電路可以被配置成接收第一時鐘并且抑制由第一進(jìn)位信號中的噪聲信號和第二進(jìn)位信號中的噪聲信號中的至少一個噪聲信號產(chǎn)生的輸出電壓的噪聲。

鎖存器控制電路可以被配置成與第一進(jìn)位信號同步并且抑制由第一進(jìn)位信號中的噪聲信號引起的q節(jié)點的電壓的升高。

鎖存器控制電路可以被配置成與第二進(jìn)位信號同步并且抑制由第二進(jìn)位信號中的噪聲信號引起的qb節(jié)點的電壓的降低。

鎖存器可以通過反轉(zhuǎn)q節(jié)點的電壓和qb節(jié)點的電壓來控制輸出電壓。

緩沖器可以包括下拉晶體管，下拉晶體管被配置成通過使輸出節(jié)點放電來降低輸出電壓以便對應(yīng)于qb節(jié)點的電壓。

盡管已經(jīng)參照附圖對本公開內(nèi)容的示例性實施方式進(jìn)行了詳細(xì)描述，但是本公開內(nèi)容不限于此，并且可以在不脫離本公開內(nèi)容的技術(shù)概念的情況下以許多不同的形式實施。因此，提供本公開內(nèi)容的示例性實施方式僅是為了說明的目的，而不旨在限制本公開內(nèi)容的技術(shù)概念。本公開內(nèi)容的技術(shù)概念的范圍不限于此。本公開內(nèi)容的保護(hù)范圍應(yīng)當(dāng)基于以下權(quán)利要求來理解，并且在其等同范圍內(nèi)的所有技術(shù)概念應(yīng)當(dāng)被裂解為落入本公開內(nèi)容的范圍內(nèi)。