本實用新型涉及顯示掃描技術(shù)領(lǐng)域，更為具體的說，涉及一種雙向掃描單元及柵極驅(qū)動電路。

背景技術(shù)：

隨著電子技術(shù)的發(fā)展，顯示裝置已被廣泛應用于各行領(lǐng)域和各種電子產(chǎn)品中，成為人們生活和工作不可或缺的一部分，如電視、手機、電腦、個人數(shù)字助理等?，F(xiàn)有的顯示裝置中，顯示裝置包括有柵極驅(qū)動電路，柵極驅(qū)動電路主要用于掃描多級柵極線，以通過掃描柵極線而對與柵極線電連接的像素陣列進行掃描，進而配合其他線路結(jié)構(gòu)而進行畫面的顯示。由于人們對柵極驅(qū)動電路的多樣性的需求，因此柵極驅(qū)動電路的設(shè)計成為開發(fā)者現(xiàn)今主要研究趨勢之一。

技術(shù)實現(xiàn)要素：

有鑒于此，本實用新型提供了一種雙向掃描單元及柵極驅(qū)動電路，雙向掃描單元能夠逐級輸出兩級掃描信號，且通過第一級子單元和第二級子單元相互作用而簡化雙向掃描單元的結(jié)構(gòu)，并且滿足柵極驅(qū)動電路的多樣性的需求。

為實現(xiàn)上述目的，本實用新型提供的技術(shù)方案如下：

一種雙向掃描單元，所述雙向掃描單元包括第一級子單元和第二級子單元，其中，所述第一級子單元包括：第一輸入模塊、第一上拉節(jié)點、第一上拉控制模塊、第二上拉控制模塊、第一下拉節(jié)點、第一下拉控制模塊、第二下拉控制模塊、第一下拉生成模塊、第一輸出模塊和第一輸出端；以及，所述第二級子單元包括：第二輸入模塊、第二上拉節(jié)點、第三上拉控制模塊、第四上拉控制模塊、第二下拉節(jié)點、第三下拉控制模塊、第四下拉控制模塊、第二下拉生成模塊、第二輸出模塊和第二輸出端；

所述第一輸入模塊響應于第一控制端的信號而控制第一電壓端與所述第一上拉節(jié)點之間和控制第三電壓端與所述第一輸出端之間的接通狀態(tài)，以及響應于第二控制端的信號而控制第二電壓端與所述第一上拉節(jié)點之間和控制所述第三電壓端與所述第一輸出端之間的接通狀態(tài)，其中，所述第一電壓端和第二電壓端輸出的信號的電平相反；

所述第二輸入模塊響應于第三控制端的信號而控制所述第一電壓端與所述第二上拉節(jié)點之間和控制所述第三電壓端與所述第二輸出端之間的接通狀態(tài)，以及響應于第四控制端的信號而控制所述第二電壓端與所述第二上拉節(jié)點之間和控制所述第三電壓端與所述第二輸出端之間的接通狀態(tài)，其中，所述第一輸入模塊和第二輸入模塊的結(jié)構(gòu)相同；

所述第一上拉控制模塊響應于所述第一上拉節(jié)點的信號而控制所述第一下拉節(jié)點與所述第三電壓端之間和控制所述第一下拉節(jié)點與所述第一下拉生成模塊之間的接通狀態(tài)；所述第二上拉控制模塊響應于所述第二上拉節(jié)點的信號而控制所述第一下拉節(jié)點與所述第三電壓端之間和控制所述第一下拉節(jié)點與所述第一下拉生成模塊之間的接通狀態(tài)；

所述第三上拉控制模塊響應于所述第二上拉節(jié)點的信號而控制所述第二下拉節(jié)點與所述第三電壓端之間和控制所述第二下拉節(jié)點與所述第二下拉生成模塊之間的接通狀態(tài)；所述第四上拉控制模塊響應于所述第一上拉節(jié)點的信號而控制所述第二下拉節(jié)點與所述第三電壓端之間和控制所述第二下拉節(jié)點與所述第二下拉生成模塊之間的接通狀態(tài)，其中，所述第一上拉控制模塊和第三上拉控制模塊的結(jié)構(gòu)相同，且所述第二上拉控制模塊和第四上拉控制模塊的結(jié)構(gòu)相同；

所述第一下拉生成模塊響應于第一信號端的信號而控制所述第一信號端和所述第一下拉節(jié)點之間的接通狀態(tài)；

所述第二下拉生成模塊響應于第二信號端的信號而控制所述第二信號端與所述第二下拉節(jié)點之間的接通狀態(tài)，且所述第一下拉生成模塊和第二下拉生成模塊的結(jié)構(gòu)相同；

所述第一下拉控制模塊響應于所述第一下拉節(jié)點的信號而控制所述第一上拉節(jié)點與所述第三電壓端之間和控制所述第三電壓端與所述第一輸出端之間的接通狀態(tài)；所述第二下拉控制模塊響應于所述第二下拉節(jié)點的信號而控制所述第一上拉節(jié)點與所述第三電壓端之間和控制所述第三電壓端與所述第一輸出端之間的接通狀態(tài)；

所述第三下拉控制模塊響應于所述第二下拉節(jié)點的信號而控制所述第二上拉節(jié)點與所述第三電壓端之間和控制所述第三電壓端與所述第二輸出端之間的接通狀態(tài)；所述第四下拉控制模塊響應于所述第一下拉節(jié)點的信號而控制所述第二上拉節(jié)點與所述第三電壓端之間和控制所述第三電壓端與所述第二輸出端之間的接通狀態(tài)，其中，所述第一下拉控制模塊和第三下拉控制模塊的結(jié)構(gòu)相同，且所述第而下拉控制模塊和第四下拉控制模塊的結(jié)構(gòu)相同；

所述第一輸出模塊響應于所述第一上拉節(jié)點的信號而控制第一時鐘信號端與所述第一輸出端之間的接通狀態(tài)，以及，所述第二輸出模塊響應于所述第二上拉節(jié)點的信號而控制第二時鐘信號端與所述第二輸出端之間的接通狀態(tài)，其中，所述第一時鐘信號端和第二時鐘信號端輸出的信號相位差為180度，且所述第一輸出模塊和第二輸出模塊的結(jié)構(gòu)相同。

相較于現(xiàn)有技術(shù)，本實用新型提供的技術(shù)方案至少具有以下優(yōu)點：

本實用新型提供了一種雙向掃描單元及柵極驅(qū)動電路，雙向掃描單元包括有第一級子單元和第二級子單元，雙向掃描單元可以沿第一級子單元至第二級子單元的方向逐級輸出掃描信號，還可以沿第二級子單元至第一級子單元的方向逐級輸出掃描信號，且在掃描過程中，第一級子單元和第二級子單元相互配合，使在其中一級子單元輸出掃描信號時，另一級子單元不輸出掃描信號。本實用新型提供的技術(shù)方案，雙向掃描單元能夠逐級輸出兩級掃描信號，且通過第一級子單元和第二級子單元相互作用而簡化雙向掃描單元的結(jié)構(gòu)，并且滿足柵極驅(qū)動電路的多樣性的需求。

附圖說明

為了更清楚地說明本實用新型實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本實用新型的實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。

圖1為本申請實施例提供的一種雙向掃描單元的結(jié)構(gòu)示意圖；

圖2為本申請實施例提供的另一種雙向掃描單元的結(jié)構(gòu)示意圖；

圖3a為本申請實施例提供的一種正向掃描的時序圖；

圖3b為本申請實施例提供的一種反向掃描的時序圖；

圖4為本申請實施例提供的又一種雙向掃描單元的結(jié)構(gòu)示意圖；

圖5為本申請實施例提供的又一種雙向掃描單元的結(jié)構(gòu)示意圖；

圖6為本申請實施例提供的一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖。

具體實施方式

下面將結(jié)合本實用新型實施例中的附圖，對本實用新型實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本實用新型一部分實施例，而不是全部的實施例?；诒緦嵱眯滦椭械膶嵤├绢I(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本實用新型保護的范圍。

正如背景技術(shù)所述，由于人們對柵極驅(qū)動電路的多樣性的需求，因此柵極驅(qū)動電路的設(shè)計成為開發(fā)者現(xiàn)今主要研究趨勢之一。

基于此，本申請實施例提供了一種雙向掃描單元、驅(qū)動方法及柵極驅(qū)動電路，雙向掃描單元能夠逐級輸出兩級掃描信號，且通過第一級子單元和第二級子單元相互作用而簡化雙向掃描單元的結(jié)構(gòu)，并且滿足柵極驅(qū)動電路的多樣性的需求。為實現(xiàn)上述目的，本申請實施例提供的技術(shù)方案如下，具體結(jié)合圖1至圖6所示，對本申請實施例提供的技術(shù)方案進行詳細的描述。

參考圖1所示，為本申請實施例提供的一種雙向掃描單元的結(jié)構(gòu)示意圖，其中，雙向掃描單元應用于柵極驅(qū)動電路，所述雙向掃描單元包括：

第一級子單元和第二級子單元，其中，所述第一級子單元包括：第一輸入模塊101、第一上拉節(jié)點P1、第一上拉控制模塊2011、第二上拉控制模塊2012、第一下拉節(jié)點Q1、第一下拉控制模塊3011、第二下拉控制模塊3012、第一下拉生成模塊401、第一輸出模塊501和第一輸出端Gout1；以及，所述第二級子單元包括：第二輸入模塊102、第二上拉節(jié)點P2、第三上拉控制模塊2021、第四上拉控制模塊2022、第二下拉節(jié)點Q2、第三下拉控制模塊3021、第四下拉控制模塊3022、第二下拉生成模塊402、第二輸出模塊502和第二輸出端Gout2；

所述第一輸入模塊101響應于第一控制端SET1的信號而控制第一電壓端DIR1與所述第一上拉節(jié)點P1之間和控制第三電壓端V3與所述第一輸出端Gout1之間的接通狀態(tài)，以及響應于第二控制端RESET1的信號而控制第二電壓端DIR2與所述第一上拉節(jié)點P1之間和控制所述第三電壓端V3與所述第一輸出端Gout1之間的接通狀態(tài)，其中，所述第一電壓端DIR1和第二電壓端DIR2輸出的信號的電平相反；

所述第二輸入模塊102響應于第三控制端SET2的信號而控制所述第一電壓端DIR1與所述第二上拉節(jié)點P2之間和控制所述第三電壓端V3與所述第二輸出端Gout2之間的接通狀態(tài)，以及響應于第四控制端RESET2的信號而控制所述第二電壓端DIR2與所述第二上拉節(jié)點P2之間和控制所述第三電壓端V3與所述第二輸出端Gout2之間的接通狀態(tài)，其中，所述第一輸入模塊101和第二輸入模塊102的結(jié)構(gòu)相同；

所述第一上拉控制模塊2011響應于所述第一上拉節(jié)點P1的信號而控制所述第一下拉節(jié)點Q1與所述第三電壓端V3之間和控制所述第一下拉節(jié)點Q1與所述第一下拉生成模塊401之間的接通狀態(tài)；所述第二上拉控制模塊2012響應于所述第二上拉節(jié)點P2的信號而控制所述第一下拉節(jié)點Q1與所述第三電壓端V3之間和控制所述第一下拉節(jié)點Q1與所述第一下拉生成模塊401之間的接通狀態(tài)；

所述第三上拉控制模塊2021響應于所述第二上拉節(jié)點P2的信號而控制所述第二下拉節(jié)點Q2與所述第三電壓端V3之間和控制所述第二下拉節(jié)點Q2與所述第二下拉生成模塊402之間的接通狀態(tài)；所述第四上拉控制模塊2022響應于所述第一上拉節(jié)點P1的信號而控制所述第二下拉節(jié)點Q2與所述第三電壓端V3之間和控制所述第二下拉節(jié)點Q2與所述第二下拉生成模塊402之間的接通狀態(tài)，其中，所述第一上拉控制模塊2011和第三上拉控制模塊2021的結(jié)構(gòu)相同，且所述第二上拉控制模塊2012和第四上拉控制模塊2022的結(jié)構(gòu)相同；

所述第一下拉生成模塊401響應于第一信號端Vclock1的信號而控制所述第一信號端Vclock1和所述第一下拉節(jié)點Q1之間的接通狀態(tài)；

所述第二下拉生成模塊402響應于第二信號端Vclock2的信號而控制所述第二信號端Vclock2與所述第二下拉節(jié)點Q2之間的接通狀態(tài)，且所述第一下拉生成模塊401和第二下拉生成模塊402的結(jié)構(gòu)相同；

所述第一下拉控制模塊3011響應于所述第一下拉節(jié)點Q1的信號而控制所述第一上拉節(jié)點P1與所述第三電壓端V3之間和控制所述第三電壓端V3與所述第一輸出端Gout1之間的接通狀態(tài)；所述第二下拉控制模塊3012響應于所述第二下拉節(jié)點Q2的信號而控制所述第一上拉節(jié)點P1與所述第三電壓端V3之間和控制所述第三電壓端V3與所述第一輸出端Gout1之間的接通狀態(tài)；

所述第三下拉控制模塊3021響應于所述第二下拉節(jié)點Q2的信號而控制所述第二上拉節(jié)點P2與所述第三電壓端V3之間和控制所述第三電壓端V3與所述第二輸出端Gout2之間的接通狀態(tài)；所述第四下拉控制模塊3022響應于所述第一下拉節(jié)點Q1的信號而控制所述第二上拉節(jié)點P2與所述第三電壓端V3之間和控制所述第三電壓端V3與所述第二輸出端Gout2之間的接通狀態(tài)，其中，所述第一下拉控制模塊3011和第三下拉控制模塊3021的結(jié)構(gòu)相同，且所述第而下拉控制模塊3012和第四下拉控制模塊3022的結(jié)構(gòu)相同；

所述第一輸出模塊501響應于所述第一上拉節(jié)點P1的信號而控制第一時鐘信號端CK1與所述第一輸出端Gout1之間的接通狀態(tài)，以及，所述第二輸出模塊502響應于所述第二上拉節(jié)點P2的信號而控制第二時鐘信號端CK2與所述第二輸出端Gout2之間的接通狀態(tài)，其中，所述第一時鐘信號端CK1和第二時鐘信號端CK2輸出的信號相位差為180度，且所述第一輸出模塊501和第二輸出模塊502的結(jié)構(gòu)相同。

本申請實施例提供的雙向掃描單元，其包括有第一級子單元和第二級子單元，雙向掃描單元能夠沿第一級子單元至第二級子單元的方向掃描，還能夠沿第二級子單元至第一級子單元的方向掃描，進而實現(xiàn)雙向掃描。此外，本申請實施例提供的第一級子單元和第二級子單元的組成模塊結(jié)構(gòu)相同，且各個模塊的組成結(jié)構(gòu)也相同，通過第一級子單元和第二級子單元在掃描過程中的相互作用，使得在當其中一級子單元輸出掃描信號時，另一級子單元不輸出掃描信號，以滿足兩級子單元逐級輸出掃描信號的目的，并且，通過兩級子單元之間相互作用，而無需借助外接線路對兩級子單元在掃描時進行控制影響，保證雙向掃描單元的線路結(jié)構(gòu)簡單，易于實現(xiàn)。

結(jié)合圖2所示，對本申請實施例提供的一種具體的雙向掃描單元進行詳細的描述。其中，圖2為本申請實施例提供的另一種雙向掃描單元的結(jié)構(gòu)示意圖。

參考圖2所示，本申請實施例提供的所述第一輸入模塊101包括：第一晶體管M1、第二晶體管M2、第三晶體管M3和第四晶體管M4；

所述第一晶體管M1的柵極連接至所述第一控制端SET1，所述第一晶體管M1的第一端連接至所述第一電壓端DIR1，所述第一晶體管M1的第二端連接至所述第一上拉節(jié)點P1；所述第二晶體管M2的柵極連接至所述第二控制端RESET1，所述第二晶體管M2的第一端連接至所述第二電壓端DIR2，所述第二晶體管M2的第二端連接至所述第一上拉節(jié)點P1；所述第三晶體管M3的柵極連接至所述第一控制端SET1，所述第三晶體管M3的第一端連接至所述第三電壓端V3，所述第三晶體管M3的第二端連接至所述第一輸出端Gout1；所述第四晶體管M4的柵極連接至所述第二控制端RESET1，所述第四晶體管M4的第一端連接至所述第三電壓端V3，所述第四晶體管M4的第二端連接至所述第一輸出端Gout1；

由于第一輸入模塊101和第二輸出模塊102的組成結(jié)構(gòu)相同，故而第二輸入模塊102同樣包括四個晶體管，即，以及，所述第二輸入模塊102包括：第十六晶體管M16、第十七晶體管M17、第十八晶體管M18和第十九晶體管M19；

所述第十六晶體管M16的柵極連接至所述第三控制端SET2，所述第十六晶體管M16的第一端連接至所述第一電壓端DIR1，所述第十六晶體管M16的第二端連接至所述第二上拉節(jié)點P2；所述第十七晶體管M17的柵極連接至所述第四控制端RESET2，所述第十七晶體管M17的第一端連接至所述第二電壓端DIR2，所述第十七晶體管M17的第二端連接至所述第二上拉節(jié)點P2；所述第十八晶體管M18的柵極連接至所述第三控制端SET2，所述第十八晶體管M18的第一端連接至所述第三電壓端V3，所述第十八晶體管M18的第二端連接至所述第二輸出端Gout2；所述第十九晶體管M19的柵極連接至所述第四控制端RESET2，所述第十九晶體管M19的第一端連接至所述第三電壓端V3，所述第十九晶體管M19的第二端連接至所述第二輸出端Gout2。

需要說明的是，本申請實施例提供的第一晶體管M1、第二晶體管M2、第三晶體管M3和第四晶體管M4的導通類型相同；以及，第十六晶體管M16、第十七晶體管M17、第十八晶體管M18和第十九晶體管M19的導通類型相同。另外，在本申請一實施例中，由于需要將第一上拉節(jié)點P1和第二上拉節(jié)點P2的信號明確，因而對于第一輸入模塊101而言，在第一控制端SET1控制第一上拉節(jié)點P1和第一電壓端DIR1之間接通時，第二控制端RESET1不能同時控制第一上拉節(jié)點P1和第二電壓端DIR2之間接通，以及，在第二控制端RESET1控制第一上拉節(jié)點P1和第二電壓端DIR2之間接通時，第一控制端SET1不能同時控制第一上拉節(jié)點P1和第一電壓端DIR1之間接通；同樣的，對于第二輸入模塊102而言，在第三控制端SET2控制第二上拉節(jié)點P2與第一電壓端DIR1之間接通時，第四控制端RESET2不能同時控制第二上拉節(jié)點P2和第二電壓端DIR2之間接通，以及，在第四控制端RESET2控制第二上拉節(jié)點P2和第二電壓端DIR1之間接通時，第三控制端SET2不能同時控制第二上拉節(jié)點P2和第一電壓端DIR1之間接通。也就是說，第一晶體管M1和第二晶體管M2不能同時導通，以及，第十六晶體管M16和第十七晶體管M17同樣不能同時導通。

此外，本申請實施例提供的第三電壓端V3輸出的信號可以為高電平信號，還可以為低電平信號，對此需要根據(jù)實際應用進行具體設(shè)計，主要滿足第三電壓端V3輸出的信號為不能掃描柵極線(即該信號不能對與柵極線連接的像素陣列進行掃描)、且不能控制與第三電壓端V3直接或間接連通的晶體管導通即可。

參考圖2所示，本申請實施例提供的所述第一上拉控制模塊2011包括：第五晶體管M5和第六晶體管M6；

所述第五晶體管M5的柵極連接至所述第一上拉節(jié)點P1，所述第五晶體管M5的第一端連接至所述第三電壓端V3，所述第五晶體管M5的第二端連接至所述第一下拉節(jié)點Q1；所述第六晶體管M6的柵極連接至所述第一上拉節(jié)點P1，所述第六晶體管M6的第一端連接至所述第三電壓端V3，所述第六晶體管M5的第二端連接至所述第一下拉生成模塊401；

由于第一上拉控制模塊2011和第三上拉控制模塊2021的組成結(jié)構(gòu)相同，故而第三上拉控制模塊2021同樣包括兩個晶體管，即，以及，所述第三上拉控制模塊2021包括：第二十晶體管M20和第二十一晶體管M21；

所述第二十晶體管M20的柵極連接至所述第二上拉節(jié)點P2，所述第二十晶體管M20的第一端連接至所述第三電壓端V3，所述第二十晶體管M20的第二端連接至所述第二下拉節(jié)點Q2；所述第二十一晶體管M21的柵極連接至所述第二上拉節(jié)點P2，所述第二十一晶體管M21的第一端連接至所述第三電壓端V3，所述第二十一晶體管M21的第二端連接至所述第二下拉生成模塊402。

參考圖2所示，所述第二上拉控制模塊2012包括：第七晶體管M7和第八晶體管M8；

所述第七晶體管M7的柵極連接至所述第二上拉節(jié)點P2，所述第七晶體管M7的第一端連接至所述第三電壓端V3，所述第七晶體管M7的第二端連接至所述第一下拉節(jié)點Q1；所述第八晶體管M8的柵極連接至所述第二上拉節(jié)點P2，所述第八晶體管M8的第一端連接至所述第三電壓端V3，所述第八晶體管M8的第二端連接至所述第一下拉生成模塊401；

由于第二上拉控制模塊2012和第四上拉控制模塊2022的組成結(jié)構(gòu)相同，故而第四上拉控制模塊2022同樣包括兩個晶體管，即，以及，所述第四上拉控制模塊2022包括：第二十二晶體管M22和第二十三晶體管M23；

所述第二十二晶體管M22的柵極連接至所述第一上拉節(jié)點P1，所述第二十二晶體管M22的第一端連接至所述第三電壓端V3，所述第二十二晶體管M22的第二端連接至所述第二下拉節(jié)點Q2；所述第二十三晶體管M23的柵極連接至所述第一上拉節(jié)點P1，所述第二十三晶體管M23的第一端連接至所述第三電壓端V3，所述第二十三晶體管M23的第二端連接至所述第二下拉生成模塊402。

以及，參考圖2所示，本申請實施例提供的所述第一下拉生成模塊401包括：第九晶體管M9和第十晶體管M10；

所述第九晶體管M9的柵極連接至所述第六晶體管M6和第八晶體管M8的第二端，所述第九晶體管M9的第一端連接至所述第一信號端Vclock1，所述第九晶體管M9的第二端連接至所述第一下拉節(jié)點Q1；所述第十晶體管M10的柵極和第一端均連接至所述第一信號端Vclock1，所述第十晶體管M10的第二端連接至所述第六晶體管M6和第八晶體管M8的第二端；

由于第一下拉生成模塊401和第二下拉生成模塊402的組成結(jié)構(gòu)相同，故而第二下拉生成模塊402同樣包括有兩個晶體管，即，以及，所述第二下拉生成模塊402包括：第二十四晶體管M24和第二十五晶體管M25；

所述第二十四晶體管M24的柵極連接至所述第二十一晶體管M21和第二十三晶體管M23的第二端，所述第二十四晶體管M24的第一端連接至所述第二信號端Vclock2，所述第二十四晶體管M24的第二端連接至所述第二下拉節(jié)點Q2；所述第二十五晶體管M25的柵極和第一端均連接至所述第二信號端Vclock2，所述第二十五晶體管M25的第二端連接至所述第二十一晶體管M21和第二十三晶體管M23的第二端。

需要說明的是，在本申請一實施例中，第五晶體管M5、第六晶體管M6、第七晶體管M7、第八晶體管M8、第二十晶體管M20、第二十一晶體管M21、第二十二晶體管M22和第二十三晶體管M23的導通類型相同；以及，第九晶體管M9、第十晶體管M10、第二十四晶體管M24和第二十五晶體管M25的導通類型相同。其中，當?shù)诹w管M6和/或第八晶體管M8導通時，需要保證第一下拉生成模塊401不能與第一下拉節(jié)點Q1之間接通，故而需要第三電壓端V3輸出的信號控制第一下拉生成模塊401與第一下拉節(jié)點Q1之間截止；以及，當?shù)诙痪w管M21和/或第二十三晶體管M23導通時，同樣需要保證第二下拉生成模塊402不能與第二下拉節(jié)點Q2之間接通，故而需要第三電壓端V3輸出的信號控制第二下拉生成模塊402與第二下拉節(jié)點Q2之間截止。其中，在本申請一實施例中，為了保證第三電壓端V3輸出的信號起到控制下拉生成模塊和下拉節(jié)點之間截止的目的，本申請一實施例提供的所述第六晶體管M6和第八晶體管M8的寬長比均大于所述第十晶體管M10的寬長比；以及，所述第二十一晶體管M21和第二十三晶體管M23的寬長比均大于所述第二十五晶體管M25的寬長比。本申請對于第六晶體管M6、第八晶體管M8、第十晶體管M10、第二十一晶體管M21、第二十三晶體管M23和第二十五晶體管M25的寬長比的具體范圍不做限定，對此需要根據(jù)實際應用進行具體設(shè)計。

參考圖2所示，本申請實施例提供的所述第一下拉控制模塊3011包括：第十一晶體管M11和第十二晶體管M12；

所述第十一晶體管M11的柵極連接至所述第一下拉節(jié)點Q1，所述第十一晶體管M11的第一端連接至所述第三電壓端V3，所述第十一晶體管M11的第二端連接至所述第一上拉節(jié)點P1；所述第十二晶體管M12的柵極連接至所述第一下拉節(jié)點Q1，所述第十二晶體管M12的第一端連接至所述第三電壓端V3，所述第十二晶體管M12的第二端連接至所述第一輸出端Gout1；

由于第一下拉控制模塊3011和第三下拉控制模塊3021的組成結(jié)構(gòu)相同，故而第三下拉控制模塊3021同樣包括兩個晶體管，即，以及，所述第三下拉控制模塊3021包括：第二十六晶體管M26和第二十七晶體管M27；

所述第二十六晶體管M26的柵極連接至所述第二下拉節(jié)點Q2，所述第二十六晶體管M26的第一端連接至所述第三電壓端V3，所述第二十六晶體管M26的第二端連接至所述第二上拉節(jié)點P2；所述第二十七晶體管M27的柵極連接至所述第二下拉節(jié)點Q2，所述第二十七晶體管M27的第一端連接至所述第三電壓端V3，所述第二十七晶體管M27的第二端連接至所述第二輸出端Gout2。

以及，本申請實施例提供的所述第二下拉控制模塊3012包括：第十三晶體管M13和第十四晶體管M14；

所述第十三晶體管M13的柵極連接至所述第二下拉節(jié)點Q2，所述第十三晶體管M13的第一端連接至所述第三電壓端V3，所述第十三晶體管M13的第二端連接至所述第一上拉節(jié)點P1；所述第十四晶體管M14的柵極連接至所述第二下拉節(jié)點Q2，所述第十四晶體管M14的第一端連接至所述第三電壓端V3，所述第十四晶體管M14的第二端連接至所述第一輸出端Gout1；

由于第二下拉控制模塊3012和第四下拉控制模塊3022的組成結(jié)構(gòu)相同，故而，第四下拉控制模塊3022同樣包括兩個晶體管，即，以及，所述第四下拉控制模塊3022包括：第二十八晶體管M28和第二十九晶體管M29；

所述第二十八晶體管M28的柵極連接至所述第一下拉節(jié)點Q1，所述第二十八晶體管M28的第一端連接至所述第三電壓端V3，所述第二十八晶體管M28的第二端連接至所述第二上拉節(jié)點P2；所述第二十九晶體管M29的柵極連接至所述第一下拉節(jié)點Q1，所述第二十九晶體管M29的第一端連接至所述第三電壓端V3，所述第二十九晶體管M29的第二端連接至所述第二輸出端Gout2。

參考圖2所示，本申請實施例提供的所述第一輸出模塊501包括：第十五晶體管M15和第一自舉電容C1；

所述第十五晶體管M15的柵極和所述第一自舉電容C1的第一極板均連接至所述第一上拉節(jié)點P1，所述第十五晶體管M15的第一端連接至所述第一時鐘信號端CK1，所述第十五晶體管M15的第二端和所述第一自舉電容C1的第二極板相連接為所述第一輸出端Gout1，即，所述第十五晶體管M15的第二端和所述第一自舉電容C1的第二極板相連接、且與所述第一輸出端Gout1相連；

由于第一輸出模塊501與第二輸出模塊502的組成結(jié)構(gòu)相同，故而第二輸出模塊502同樣包括一晶體管和一自舉電容，即，以及，所述第二輸出模塊502包括：第三十晶體管M30和第二自舉電容C2；

所述第三十晶體管M30的柵極和所述第二自舉電容C2的第一極板均連接至所述第二上拉節(jié)點P2，所述第三十晶體管M30的第一端連接至所述第二時鐘信號端CK2，所述第三十晶體管M30的第二端和所述第二自舉電容C2的第二極板相連接為所述第二輸出端Gout2，即，所述第三十晶體管M30的第二端和所述第二自舉電容C2的第二極板相連接、且與所述第二輸出端Gout2相連。

在本申請上述任意一實施例中，本申請?zhí)峁┑乃龅谝恍盘柖薞clock1和第二信號端Vclock2輸出的信號的電平可以相同。此外，為了降低功耗，本申請?zhí)峁┑乃龅谝恍盘柖薞clock1和第二信號端Vclock2輸出的信號的電平可以相反，且所述第一信號端Vclock1和第二信號端Vclock2輸出的信號為幀反轉(zhuǎn)信號；即，在所述柵極驅(qū)動電路掃描完畢一幀畫面后，第一信號端Vclock1和第二信號端Vclock2輸出的信號各自反相。以及，本申請?zhí)峁┑拿總€晶體管均優(yōu)選為薄膜晶體管。

下面結(jié)合驅(qū)動方法對本申請實施例提供的雙向掃描單元的各個組成模塊和組成每個模塊的各個晶體管的導通和截止情況進行進一步描述。需要說明的是，下面以第一晶體管M1至第三十晶體管M30均為N型晶體管，以及，第三電壓端V3輸出信號為低電平信號，且掃描信號為高電平信號為例進行說明。

結(jié)合圖1、圖2、圖3a和圖3b所示，對本申請實施例提供的驅(qū)動方法進行詳細的描述。其中，本申請實施例提供的驅(qū)動方法，應用于上述的雙向掃描單元，所述驅(qū)動方法包括：第一階段T1、第二階段T2、第三階段T3和第四階段T4。

參考圖3a所示，為本申請實施例提供的一種正向掃描的時序圖，即，沿第一級子單元至第二級子單元進行掃描，其中，第一電壓端DIR1輸出的信號為高電平信號，而第二電壓端DIR2輸出的信號為低電平信號。在沿所述第一級子單元至第二級子單元掃描時：

在所述第一階段T1，所述第一輸入模塊101響應于所述第一控制端SET1的信號而控制第一電壓端DIR1與所述第一上拉節(jié)點P1之間和控制第三電壓端V3與所述第一輸出端Gout1之間接通；其中，所述第一上拉控制模塊2011響應于所述第一上拉節(jié)點P1的信號而控制所述第一下拉節(jié)點Q1與所述第三電壓端V3之間、且控制所述第一下拉節(jié)點Q1與所述第一下拉生成模塊401之間截止，以及，所述第四上拉控制模塊2022響應于所述第一上拉節(jié)點P1的信號而控制所述第二下拉節(jié)點Q2與所述第三電壓端V3之間接通、且控制所述第二下拉節(jié)點Q2與所述第二下拉生成模塊402之間截止；所述第一輸出模塊501響應于所述第一上拉節(jié)點P1的信號而控制第一時鐘信號端CK1與所述第一輸出端Gout1之間接通；

具體結(jié)合圖2和圖3a所示，在第一階段T1，第一控制端SET1輸出高電平信號，進而控制第一晶體管M1和第三晶體管M3導通，使得第一上拉節(jié)點P1的信號為第一電壓端DIR1輸出的高電平信號、且第一輸出端Gout1的信號為第三電壓端V3輸出的低電平信號。第一上拉節(jié)點P1控制第五晶體管M5和第六晶體管M6導通，以及，控制第二十二晶體管M22和第二十三晶體管M23導通，使得第一下拉節(jié)點Q1和第二下拉節(jié)點Q2的信號均為第三電壓端V3輸出的低電平信號、且控制第一下拉生成模塊401與第一下拉節(jié)點Q1之間截止和控制第二下拉生成模塊402與第二下拉節(jié)點Q2之間截止。第一上拉節(jié)點P1還控制第十五晶體管M15導通，將第一時鐘信號端CK1輸出的低電平信號輸出至第一輸出端Gout1。

在所述第二階段T2，所述第一輸出模塊501響應于所述第一上拉節(jié)點P1的信號而控制第一時鐘信號端CK1與所述第一輸出端Gout1之間接通，且所述第一時鐘信號端CK1輸出信號為掃描信號；以及，所述第二輸入模塊102響應于第三控制端SET2的信號而控制所述第一電壓端DIR1與所述第二上拉節(jié)點P2之間、且控制所述第三電壓端V3與所述第二輸出端Gout2之間接通；其中，所述第一上拉控制模塊2011響應于所述第一上拉節(jié)點P1的信號而控制所述第一下拉節(jié)點Q1與所述第三電壓端V3之間接通、且控制所述第一下拉節(jié)點Q1與所述第一下拉生成模塊401之間截止；所述第二上拉控制模塊2012響應于所述第二上拉節(jié)點P2的信號而控制所述第一下拉節(jié)點Q1與所述第三電壓端V3之間接通、且控制所述第一下拉節(jié)點Q1與所述第一下拉生成模塊401之間截止；以及，所述第三上拉控制模塊2021響應于所述第二上拉節(jié)點P2的信號而控制所述第二下拉節(jié)點Q2與所述第三電壓端V3之間接通、且控制所述第二下拉節(jié)點Q2與所述第二下拉生成模塊402之間截止；所述第四上拉控制模塊2022響應于所述第一上拉節(jié)點P1的信號而控制所述第二下拉節(jié)點Q2與所述第三電壓端V3之間接通、且控制所述第二下拉節(jié)點Q2與所述第二下拉生成模塊402之間截止；所述第二輸出模塊502響應于所述第二上拉節(jié)點P2的信號而控制第二時鐘信號端CK2與所述第二輸出端Gout2之間接通；

具體結(jié)合圖2和圖3a所示，在第二階段T2，此時第十五晶體管M15將第一時鐘信號端CK1輸出的高電平信號(即掃描信號)輸出至第一輸出端Gout1和第一自舉電容C1的一極板，第一輸出端Gout1對與其連接的柵極線進行掃描，且第一自舉電容C1將連接另一極板的第一上拉節(jié)點P1的信號再次拉高。由于第一節(jié)點P1的信號還為更高的高電平信號，因而與第一節(jié)點P1直接或間接連通的晶體管保持第一階段T1的狀態(tài)不變。另外，在第二階段T2時第三控制端SET2同樣輸出高電平信號，而控制第十六晶體管M16和第十八晶體管M18導通，使得第二上拉節(jié)點P2的信號為第一電壓端DIR1輸出的高電平信號、且第二輸出端Gout2輸出第三電壓端V3輸出的低電平信號。第二上拉節(jié)點P2控制第二十晶體管M20和第二十一晶體管M21導通，以及，控制第七晶體管M7和第八晶體管M8導通，使得第二下拉節(jié)點Q2和第一下拉節(jié)點Q1的信號均為第三電壓端V3輸出的低電平信號，且保持控制第一下拉生成模塊401和第二下拉生成模塊402分別與第一下拉節(jié)點Q1和第二下拉節(jié)點Q2之間的截止狀態(tài)。第二上拉節(jié)點P2還控制第三十晶體管M30導通，第三十晶體管M30將第二時鐘信號端CK2輸出的低電平信號輸出至第二輸出端Gout2。

在所述第三階段T3，所述第二輸出模塊502響應于所述第二上拉節(jié)點P2的信號而控制第二時鐘信號端CK2與所述第二輸出端Gout2之間接通，且所述第二時鐘信號端輸出信號為掃描信號；以及，所述第一輸入模塊101響應于所述第二控制端RESET1的信號而控制第二電壓端DIR2與所述第一上拉節(jié)點P1之間和控制所述第三電壓端V3與所述第一輸出端Gout1之間接通；其中，所述第三上拉控制模塊2021響應于所述第二上拉節(jié)點P2的信號而控制所述第二下拉節(jié)點Q2與所述第三電壓端V3之間接通、且控制所述第二下拉節(jié)點Q2與所述第二下拉生成模塊402之間截止；所述第二上拉控制模塊2012響應于所述第二上拉節(jié)點P2的信號而控制所述第一下拉節(jié)點Q1與所述第三電壓端V3之間接通、且控制所述第一下拉節(jié)點Q1與所述第一下拉生成模塊401之間截止；

具體結(jié)合圖2和圖3a所示，在第三階段T3，此時第三十晶體管M30將第二時鐘信號端CK2輸出的高電平信號(即掃描信號)輸出至第二輸出端Gout2和第二自舉電容C2的一極板，第二輸出端Gout2對與其連接的柵極線進行掃描，且第二自舉電容C2將連接另一極板的第二上拉節(jié)點P2的信號再次拉高。由于第二節(jié)點P2的信號還為更高的高電平信號，因而與第二節(jié)點P2直接或間接連通的晶體管保持第二階段T2的狀態(tài)不變。另外，在第三階段T3時第二控制端RESET1輸出高電平信號，而控制第二晶體管M2和第四晶體管M4導通，使得第一上拉節(jié)點P1的信號為第二電壓端DIR2輸出的低電平信號、且第一輸出端Gout1的信號為第三電壓端V3輸出的低電平信號；此時，與第一上拉節(jié)點P1連接的晶體管均為截止狀態(tài)。

在所述第四階段T4，所述第二輸入模塊102響應于所述第四控制端RESET2的信號而控制所述第二電壓端DIR2與所述第二上拉節(jié)點P2之間和控制所述第三電壓端V3與所述第二輸出端Gout2之間接通；其中，所述第一下拉生成模塊401響應于第一信號端Vclock1的信號而控制所述第一信號端Vclock1和控制所述第一下拉節(jié)點Q1之間接通；以及，所述第一下拉控制模塊3011響應于所述第一下拉節(jié)點Q1的信號而控制所述第一上拉節(jié)點P1與所述第三電壓端V3之間和控制所述第三電壓端V3與所述第一輸出端Gout1之間接通；所述第四下拉控制模塊3022響應于所述第一下拉節(jié)點Q1的信號而控制所述第二上拉節(jié)點P2與所述第三電壓端V3之間和控制所述第三電壓端V3與所述第二輸出端Gout2之間接通；或者，所述第二下拉生成模塊402響應于第二信號端Vclock2的信號而控制所述第二信號端Vclock2與所述第二下拉節(jié)點Q2之間接通；以及，所述第三下拉控制模塊3021響應于所述第二下拉節(jié)點Q2的信號而控制所述第二上拉節(jié)點P2與所述第三電壓端V3之間和控制所述第三電壓端V3與所述第二輸出端Gout2之間接通；所述第二下拉控制模塊3012響應于所述第二下拉節(jié)點Q2的信號而控制所述第一上拉節(jié)點P1與所述第三電壓端V3之間和控制所述第三電壓端V3與所述第一輸出端Gout1之間接通；

具體結(jié)合圖2和圖3a所示，在第四階段T4，第四控制端RESET2輸出高電平信號，而控制第十七晶體管M17和第十九晶體管M19導通，使得第二上拉節(jié)點P2的信號為第二電壓端DIR2輸出的低電平信號、且第二輸出端Gout2的信號為第三電壓端V3輸出的低電平信號。由于在第四階段T4時與第一上拉節(jié)點P1和第二上拉節(jié)點P2連接的晶體管均為截止狀態(tài)，因而不能夠再次阻止第一下拉生成模塊401和第二下拉生成模塊402分別與第一下拉節(jié)點Q1和第二下拉節(jié)點Q2之間導通。其中，參考圖3a所示，在本申請一實施例中，第一信號端Vclock1輸出的信號為高電平信號、且第二信號端Vclock2輸出的信號為低電平信號，因而，第一下拉生成模塊401的第十晶體管M10響應第一信號端Vclock1輸出的高電平信號的控制，將高電平信號傳輸至第九晶體管M9的柵極，而后將第九晶體管M9導通后，第一信號端Vclock1輸出的高電平信號輸出至第一下拉節(jié)點Q1。第一下拉節(jié)點Q1控制第十一晶體管M11和第十二晶體管M12導通，以及，控制第二十八晶體管M28和第二十九晶體管M29導通，使得第一上拉節(jié)點P1和第二上拉節(jié)點P2的信號與第一輸出端Gout1和第二輸出端Gout2的信號均為第三電壓端V3輸出的低電平信號。

此外，在正向掃描時第二信號端Vclock2的信號還可以為高電平信號，而第一信號端Vclock1的信號為低電平信號，對此本申請不做具體限制。

以及，參考圖3b所示，為本申請實施例提供的一種反向掃描的時序圖，即，沿第二級子單元至第一級子單元進行掃描，此時，第一電壓端DIR1和第二電壓端DIR2輸出的信號反相，即第一電壓端DIR1輸出低電平信號，而第二電壓端DIR2輸出高電平信號，其中，在沿所述第二級子單元至第一級子單元掃描時：

在所述第一階段T1，所述第二輸入模塊102響應于第四控制端RESET2的信號而控制所述第二電壓端DIR2與所述第二上拉節(jié)點P2之間、且控制所述第三電壓端V3與所述第二輸出端Gout2之間接通；其中，所述第三上拉控制模塊2021響應于所述第二上拉節(jié)點P2的信號而控制所述第二下拉節(jié)點Q2與所述第三電壓端V3之間接通、且控制所述第二下拉節(jié)點Q2與所述第二下拉生成模塊402之間接通；所述第二上拉控制模塊2012響應于所述第二上拉節(jié)點P2的信號而控制所述第一下拉節(jié)點Q1與所述第三電壓端V3之間接通、且控制所述第一下拉節(jié)點Q1與所述第一下拉生成模塊401之間接通；所述第二輸出模塊502響應于所述第二上拉節(jié)點P2的信號而控制第二時鐘信號端CK2與所述第二輸出端Gout2之間接通；

具體結(jié)合圖2和圖3b所示，在第一階段T1，第四控制端RESET2輸出高點平信號，而控制第十七晶體管M17和第十九晶體管M9導通，使得第二上拉節(jié)點P2的信號為第二電壓端DIR2輸出的高電平信號、且第一輸出端Gout1的信號為第三電壓端V3輸出的低電平信號。第二上拉節(jié)點P2控制第二十晶體管M20和第二十一晶體管M21導通，以及，控制第七晶體管M7和第八晶體管M8導通，使得第二下拉節(jié)點Q2的信號為第三電壓端V3輸出的低電平信號，且使得第一下拉生成模塊401和第二下拉生成模塊402分別與第一下拉節(jié)點Q1和第二下拉節(jié)點Q2之間的截止。第二上拉節(jié)點P2還控制第三十晶體管M30導通，第三十晶體管M30將第二時鐘信號端CK2輸出的低電平信號輸出至第二輸出端Gout2。

在所述第二階段T2，所述第二輸出模塊502響應于所述第二上拉節(jié)點P2的信號而控制第二時鐘信號端CK2與所述第二輸出端Gout2之間接通，且所述第二時鐘信號端CK2輸出的信號為所述掃描信號；以及，所述第一輸入模塊101響應于第二控制端RESET1的信號而控制第二電壓端DIR2與所述第一上拉節(jié)點P1之間和控制第三電壓端V3與所述第一輸出端Gout1之間接通；其中，所述第三上拉控制模塊2021響應于所述第二上拉節(jié)點P2的信號而控制所述第二下拉節(jié)點Q2與所述第三電壓端V3之間接通、且控制所述第二下拉節(jié)點Q2與所述第二下拉生成模塊402之間接通；所述第二上拉控制模塊2012響應于所述第二上拉節(jié)點P2的信號而控制所述第一下拉節(jié)點Q1與所述第三電壓端V3之間接通、且控制所述第一下拉節(jié)點Q1與所述第一下拉生成模塊401之間接通；所述第二輸出模塊502響應于所述第二上拉節(jié)點P2的信號而控制第二時鐘信號端CK2與所述第二輸出端Gout2之間接通；以及，所述第一上拉控制模塊2011響應于所述第一上拉節(jié)點P1的信號而控制所述第一下拉節(jié)點Q1與所述第三電壓端V3之間接通、且控制所述第一下拉節(jié)點Q1與所述第一下拉生成模塊401之間截止；所述第四上拉控制模塊2022響應于所述第一上拉節(jié)點P1的信號而控制所述第二下拉節(jié)點Q2與所述第三電壓端V3之間接通、且控制所述第二下拉節(jié)點Q2與所述第二下拉生成模塊402之間截止；所述第一輸出模塊501響應于所述第一上拉節(jié)點P1的信號而控制第一時鐘信號端CK1與所述第一輸出端Gout1之間接通；

具體結(jié)合圖2和圖3b所示，在第二階段T2，此時第三十晶體管M30將第二時鐘信號端CK2輸出的高電平信號(即掃描信號)輸出至第二輸出端Gout2和第二自舉電容C2的一極板，第二輸出端Gout2對與其連接的柵極線進行掃描，且第二自舉電容C2將連接另一極板的第二上拉節(jié)點P2的信號再次拉高。由于第二節(jié)點P2的信號還為更高的高電平信號，因而與第二節(jié)點P2直接或間接連通的晶體管保持第一階段T1的狀態(tài)不變。另外，在第二階段T2時第二控制端RESET1輸出高點平信號，而控制第二晶體管M2和第四晶體管M4導通，使得第一上拉節(jié)點P1的信號為第二電壓端DIR2輸出的高電平信號、且第一輸出端Gout1為第三電壓端V3輸出的低電平信號。第一上拉節(jié)點P1控制第五晶體管M5和第六晶體管M6導通，以及，控制第二十二晶體管M22和第二十三晶體管M23導通，使得第一下拉節(jié)點Q1和第二下拉節(jié)點Q2的信號均為第三電壓端V3輸出的低電平信號，且保持第一下拉生成模塊401與第一下拉節(jié)點Q1之間截止和控制第二下拉生成模塊402與第二下拉節(jié)點Q2之間截止。第一上拉節(jié)點P1還控制第十五晶體管M15導通，將第一時鐘信號端CK1輸出的低電平信號輸出至第一輸出端Gout1。

在所述第三階段T3，所述第一輸出模塊501響應于所述第一上拉節(jié)點P1的信號而控制第一時鐘信號端CK1與所述第一輸出端Gout1之間接通，且所述第一時鐘信號端CK1輸出的信號為所述掃描信號；以及，所述第二輸入模塊102響應于所述第三控制端SET2的信號而控制所述第一電壓端DIR1與所述第二上拉節(jié)點P2之間和控制所述第三電壓端V3與所述第二輸出端Gout2之間接通；其中，所述第一上拉控制模塊2011響應于所述第一上拉節(jié)點P1的信號而控制所述第一下拉節(jié)點Q1與所述第三電壓端V3之間接通、且控制所述第一下拉節(jié)點Q1與所述第一下拉生成模塊401之間截止；所述第四上拉控制模塊2022響應于所述第一上拉節(jié)點P1的信號而控制所述第二下拉節(jié)點Q2與所述第三電壓端V3之間接通、且控制所述第二下拉節(jié)點Q2與所述第二下拉生成模塊402之間截止；

具體結(jié)合圖2和圖3b所示，在第三階段T3，此時第十五晶體管M15將第一時鐘信號端CK1輸出的高電平信號(即掃描信號)輸出至第一輸出端Gout1和第一自舉電容C1的一極板，第一輸出端Gout1對與其連接的柵極線進行掃描，且第一自舉電容C1將連接另一極板的第一上拉節(jié)點P1的信號再次拉高。由于第一節(jié)點P1的信號還為更高的高電平信號，因而與第一節(jié)點P1直接或間接連通的晶體管保持第二階段T2的狀態(tài)不變。另外，在第三階段T3時第三控制端SET2輸出高電平信號，而控制第十六晶體管M16和第十八晶體管M18導通，使得第二上拉節(jié)點P2的信號為第一電壓端DIR1輸出的低電平信號、且第二輸出端Gout2的信號為第三電壓端V3輸出的低電平信號；此時，與第二上拉節(jié)點P2連接的晶體管均為截止狀態(tài)。

在所述第四階段T4，所述第一輸入模塊101響應于所述第一控制端SET1的信號而控制第一電壓端DIR1與所述第一上拉節(jié)點P1之間和控制所述第三電壓端V3與所述第一輸出端Gout1之間接通；其中，所述第一下拉生成模塊401響應于第一信號端Vclock1的信號而控制所述第一信號端Vclock1和控制所述第一下拉節(jié)點Q1之間接通；以及，所述第一下拉控制模塊3011響應于所述第一下拉節(jié)點Q1的信號而控制所述第一上拉節(jié)點P1與所述第三電壓端V3之間和控制所述第三電壓端V3與所述第一輸出端Gout1之間接通；所述第四下拉控制模塊3022響應于所述第一下拉節(jié)點Q1的信號而控制所述第二上拉節(jié)點P2與所述第三電壓端V3之間和控制所述第三電壓端V3與所述第二輸出端Gout2之間接通；或者，所述第二下拉生成模塊402響應于第二信號端Vclock2的信號而控制所述第二信號端Vclock2與所述第二下拉節(jié)點Q2之間接通；以及，所述第三下拉控制模塊3021響應于所述第二下拉節(jié)點Q2的信號而控制所述第二上拉節(jié)點P2與所述第三電壓端V3之間和控制所述第三電壓端V3與所述第二輸出端Gout2之間接通；所述第二下拉控制模塊3012響應于所述第二下拉節(jié)點Q2的信號而控制所述第一上拉節(jié)點P1與所述第三電壓端V3之間和控制所述第三電壓端V3與所述第一輸出端Gout1之間接通。

具體結(jié)合圖2和圖3b所示，在第四階段T4，第一控制端SET1輸出高電平信號，而控制第一晶體管M1和第三晶體管M3導通，使得第一上拉節(jié)點P1的信號為第一電壓端DIR1輸出的低電平信號、且第一輸出端Gout1的信號為第三電壓端V3輸出的低電平信號。由于在第四階段T4時與第一上拉節(jié)點P1和第二上拉節(jié)點P2連接的晶體管均為截止狀態(tài)，因而不能夠再次阻止第一下拉生成模塊401和第二下拉生成模塊402分別與第一下拉節(jié)點Q1和第二下拉節(jié)點Q2之間導通。其中，參考圖3b所示，在本申請一實施例中，第一信號端Vclock1輸出的信號為低電平信號、且第二信號端Vclock2輸出的信號為高電平信號，因而，第二下拉生成模塊402的第二十五晶體管M25響應第二信號端Vclock2輸出的高電平信號的控制，將高電平信號傳輸至第二十四晶體管M24的柵極，而后將第二十四晶體管M24導通后，第二信號端Vclock2輸出的高電平信號輸出至第二下拉節(jié)點Q2。第二下拉節(jié)點Q2控制第二十六晶體管M26和第二十七晶體管M27，以及，控制第十三晶體管M13和第十四晶體管M14導通，使得第二上拉節(jié)點P2和第一上拉節(jié)點P1的信號與第二輸出端Gout2和第一輸出端Gout1的信號均為第三電壓端V3輸出的低電平信號。

此外，在反向掃描時第二信號端Vclock2的信號還可以為低電平信號，而第一信號端Vclock1的信號為高電平信號，對此本申請不做具體限制。

進一步的，為了避免出現(xiàn)開機絮亂的問題，本申請實施例提供的雙向掃描單元還包括第一初始化模塊和第二初始化模塊；第一初始化模塊和第二初始化模塊用于在掃描之前，對雙向掃描單元中第一上拉節(jié)點和第二上拉節(jié)點的信號進行復位。具體參考圖4所示，為本申請實施例提供的又一種雙向掃描單元的結(jié)構(gòu)示意圖，其中，所述雙向掃描單元還包括：

與所述第一上拉節(jié)點P1連接的第一初始化模塊601，以及，與所述第二上拉節(jié)點P2連接的第二初始化模塊602；

其中，所述第一初始化模塊601響應于復位控制端Re_all的信號而控制所述第一上拉節(jié)點P1與復位電壓端V0之間的接通狀態(tài)，以及，所述第二初始化模塊602響應于所述復位控制端Re_all的信號而控制所述第二上拉節(jié)點P2與所述復位電壓端V0之間的接通狀態(tài)。

其中，本申請實施例提供的所述第一初始化模塊601可以包括：第三十一晶體管M31；

所述第三十一晶體管M31的柵極連接至所述復位控制端Re_all，所述第三十一晶體管M31的第一端連接至所述復位電壓端V0，所述第三十一晶體管M31的第二端連接至所述第一上拉節(jié)點P1；

所述第一初始化模塊601和第二初始化模塊602的組成結(jié)構(gòu)可以相同，即，以及，所述第二初始化模塊602包括：第三十二晶體管M32；

所述第三十二晶體管M32的柵極連接至所述復位控制端Re_all，所述第三十二晶體管M32的第一端連接至所述復位電壓端V0，所述第三十二晶體管M32的第二端連接至所述第二上拉節(jié)點P2。

需要說明的是，本申請實施例提供的雙向掃描單元為上述圖3a和圖3b所對應實施例提供的雙向掃描單元時，本申請?zhí)峁┑牡谌痪w管M31和第三十二晶體管M32可以為N型晶體管，復位控制端Re_all在雙向掃描單元掃描前為高電平信號，以將第三十一晶體管M31和第三十二晶體管M32導通，將為低電平信號的復位電壓端V0輸出的信號分別傳輸至第一上拉節(jié)點P1和第二上拉節(jié)點P2，以對第一上拉節(jié)點P1和第二上拉節(jié)點P2進行信號復位，避免出現(xiàn)開機絮亂的問題。

此外，本申請實施例提供的第一初始化模塊和第二初始化模塊還可以通過對下拉節(jié)點進行電位控制，以間接達到對上拉節(jié)點復位的目的。具體參考圖5所示，為本申請實施例提供的又一種雙向掃描單元的結(jié)構(gòu)示意圖，其中，所述雙向掃描單元包括：

與所述第一下拉節(jié)點Q1連接的第一初始化模塊601，以及，與所述第二下拉節(jié)點Q2連接的第二初始化模塊602；

其中，所述第一初始化模塊601響應于復位控制端Re_all的信號而控制所述第一下拉節(jié)點Q1與所述復位控制端Re_all之間的接通狀態(tài)，以及，所述第二初始化模塊602響應于所述復位控制端Re_all的信號而控制所述第二下拉節(jié)點Q2與所述復位控制端Re_all之間的接通狀態(tài)。

其中，本申請?zhí)峁┑乃龅谝怀跏蓟K601包括：第三十一晶體管M31；

所述第三十一晶體管M31的柵極和第一端均連接至所述復位控制端，所述第三十一晶體管M31的第二端連接至所述第一下拉節(jié)點Q1；

以及，所述第二初始化模塊602包括：第三十二晶體管M32；

所述第三十二晶體管M32的柵極和第一端均連接至所述復位控制端，所述第三十二晶體管M32的第二端連接至所述第二下拉節(jié)點Q2。

需要說明的是，本申請實施例提供的雙向掃描單元為上述圖3a和圖3b所對應實施例提供的雙向掃描單元時，本申請?zhí)峁┑牡谌痪w管M31和第三十二晶體管M32可以為N型晶體管，復位控制端Re_all在雙向掃描單元掃描前為高電平信號，以將第三十一晶體管M31和第三十二晶體管M32導通，將為高電平信號的復位控制端Re_all輸出的信號分別傳輸至第一下拉節(jié)點Q1和第二下拉節(jié)點Q2，通過第一下拉節(jié)點Q1和第二下拉節(jié)點Q2分別連接的下拉控制模塊，將第一上拉節(jié)點P1和第二上拉節(jié)點P2均與第三電壓端V3之間接通，進而通過第三電壓端V3的信號對第一上拉節(jié)點P1和第二上拉節(jié)點P2進行復位，避免出現(xiàn)開機絮亂的問題。

此外，本申請實施例還提供了一種柵極驅(qū)動電路，所述柵極驅(qū)動電路包括n級雙向掃描單元為第一級雙向掃描單元至第n級雙向掃描單元，其中，每一級雙向掃描單元均為上述任意一實施例所述的雙向掃描單元，n為不小于2的整數(shù)。

其中，參考圖6所示，為本申請實施例提供的一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖，其中，定義相鄰兩級所述雙向掃描單元為第i級雙向掃描單元1i和第i+1級雙向掃描單元1(i+1)，i為不大于n的正整數(shù)；

所述第i級雙向掃描單元1i的第一輸出端Gout1與所述第i+1級雙向掃描單元1(i+1)的第一控制端SET1相連，所述第i+1級雙向掃描單元1(i+1)的第一輸出端Gout1與所述第i級雙向掃描單元1i的第二控制端RESET1相連；

所述第i級雙向掃描單元1i的第二輸出端Gout2與所述第i+1級雙向掃描單元1(i+1)的第三控制端SET2相連，所述第i+1級雙向掃描單元1(i+1)的第二輸出端Gout2與所述第i級雙向掃描單元1i的第四控制端RESET2相連；

以及，奇數(shù)級雙向掃描單元的第一時鐘信號端CK1為同一信號端、且第二時鐘信號端CK2為同一信號端，偶數(shù)級雙向掃描單元的第一時鐘信號端CK1為同一信號端、且第二時鐘信號端CK2為同一信號端。

需要說明的是，在本申請實施例提供的柵極驅(qū)動電路中，在正向掃描時，第一級雙向掃描單元的第一控制端SET1和第三控制端SET2均通過外接信號線提供初始的控制信號；以及，在反向掃描時，第n級雙向掃描單元的第二控制端RESET1和第四控制端RESET2均通過外接的信號線提供初始的控制信號。此外，由于在掃描過程中需要級聯(lián)的n級雙向掃描單元的所有輸出端逐級輸出掃描信號，因此，在正向掃描時，第一級雙向掃描單元對應的第一時鐘信號端輸出掃描信號后其第二時鐘信號端輸出掃描信號；同樣的，第二級雙向掃描單元對應的第一時鐘信號端輸出掃描信號后其第二時鐘信號端輸出掃描信號，并且，第一級雙向掃描單元的第二時鐘信號端輸出掃描信號后，第二級雙向掃描單元的第一時鐘信號端輸出掃描信號。以及，在反向掃描時，第n級雙向掃描單元對應的第二時鐘信號端輸出掃描信號后其第一時鐘端輸出掃描信號；同樣的，第n-1雙向掃描單元對應的第二時鐘信號端輸出掃描信號后其第一時鐘信號端輸出掃描信號，并且，第n級雙向掃描單元的第一時鐘信號端輸出掃描信號后，第n-1級雙向掃描單元的第二時鐘信號端輸出掃描信號。

此外，在實際應用中，本申請?zhí)峁┑乃龅谝粫r鐘信號端和第二時鐘信號端輸出的信號相位差為180度，其中，第一時鐘信號端和第二時鐘信號端輸出的信號的頻率相同，且在正向掃描時，第二時鐘信號端相較于第一時鐘信號端延遲預設(shè)時間輸出；以及，在反向掃描時，第一時鐘信號端相較于第二時鐘信號端延遲預設(shè)時間輸出。對于級聯(lián)的多級雙向掃描單元，在正向掃描時，后一級雙向掃描單元的第一時鐘信號端相較于前一級雙向掃描單元的第二時鐘信號端延遲預設(shè)時間輸出；以及，在反向掃描時，后一級雙向掃描單元的第二時鐘信號端相較于前一級雙向掃描單元的第一時鐘信號端延遲預設(shè)之間輸出。其中，本申請對于預設(shè)時間不做具體限制。

本申請實施例提供了一種雙向掃描單元、驅(qū)動方法及柵極驅(qū)動電路，雙向掃描單元包括有第一級子單元和第二級子單元，雙向掃描單元可以沿第一級子單元至第二級子單元的方向逐級輸出掃描信號，還可以沿第二級子單元至第一級子單元的方向逐級輸出掃描信號，且在掃描過程中，第一級子單元和第二級子單元相互配合，使在當前級子單元輸出掃描信號時，另一級子單元不輸出掃描信號。本申請實施例提供的技術(shù)方案，雙向掃描單元能夠逐級輸出兩級掃描信號，且通過第一級子單元和第二級子單元相互作用而簡化雙向掃描單元的結(jié)構(gòu)，并且滿足柵極驅(qū)動電路的多樣性的需求。

對所公開的實施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本實用新型。對這些實施例的多種修改對本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本實用新型的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本實用新型將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。