本發(fā)明涉及柵極驅(qū)動技術(shù)，尤其涉及一種陣列基板行驅(qū)動(goa)裝置、方法及顯示裝置。

背景技術(shù)：

在現(xiàn)有技術(shù)中，液晶顯示器中的驅(qū)動電路主要是通過在液晶面板外部連接集成電路來完成的。長期以來，將顯示器的周邊驅(qū)動電路與像素驅(qū)動陣列集成于同一基板一直是顯示領(lǐng)域追求的目標(biāo)?；趖ft的行列驅(qū)動電路是大尺寸微電子學(xué)的重要研究方向,其可能應(yīng)用于tft-lcd、tft-oled等有源顯示面板，并可能應(yīng)用于透明顯示、柔性顯示、電子標(biāo)簽等新型顯示器。

tft行驅(qū)動電路包括陣列基板行驅(qū)動(gate-driveronarray,簡稱goa)技術(shù)，其主要包括非晶硅(a-si)tft以及igzo-tft的goa電路。goa技術(shù)是直接將柵極驅(qū)動電路制作在陣列基板上，以替代外接硅芯片制作的驅(qū)動芯片的一種技術(shù)。由于goa電路可直接制作在面板周圍，簡化了制程工藝，而且還可降低產(chǎn)品成本，提高液晶面板的集成度，從而使面板趨向于更加薄型化。

然而，在大尺寸高分辨率lcd產(chǎn)品中，晶體管充電時間大幅減少，對于8ka-si產(chǎn)品，一行像素的開啟時間只有3.7μs，實際有效的像素充電時間則更少，因此即使充電時間0.1μs量級的增加都可以促使充電率的明顯提升，實現(xiàn)更高顯示質(zhì)量。

此外，在現(xiàn)有g(shù)oa電路中，由于輸入電路、復(fù)位電路以及下拉電路的負載，導(dǎo)致拉高(pu)保持階段漏電增加。

有鑒于此，在當(dāng)前情況下，迫切希望提高上拉節(jié)點電壓，降低pu保持階段漏電，從而增強goa電路驅(qū)動能力，降低像素的下降時間，進而增加充電時間。

技術(shù)實現(xiàn)要素：

本發(fā)明提供了一種陣列基板行驅(qū)動單元、裝置、驅(qū)動方法及顯示裝置。

本發(fā)明的實施例提供了一種goa單元，包括：輸入電路，連接到輸入信號端和上拉節(jié)點pu；下拉電路，連接到第一電壓信號端和上拉節(jié)點pu；下拉控制電路，經(jīng)由下拉節(jié)點pd連接到所述下拉電路；輸出電路，連接到時鐘信號端、第二電壓信號端和上拉節(jié)點pu；復(fù)位電路，連接到復(fù)位信號端、第一電壓信號端和上拉節(jié)點pu；和控制電路，連接到上拉節(jié)點pu和所述輸出電路，其中所述輸入電路響應(yīng)于所接收的輸入信號，控制上拉節(jié)點pu的電位；所述輸出電路響應(yīng)于輸入到輸出電路的時鐘信號以及上拉節(jié)點pu的電位，生成輸出信號；所述控制電路響應(yīng)于輸出電路所生成的輸出信號，斷開其與上拉節(jié)點pu的連接。

所述控制電路可包括反相器和控制開關(guān)元件。

所述控制開關(guān)元件可包括第一晶體管，所述第一晶體管的漏極連接到所述輸出電路的柵極信號端，柵極連接到所述反相器，源極經(jīng)由上拉節(jié)點pu連接到所述輸入電路、所述復(fù)位電路和所述下拉電路。

所述反相器可包括第二和第三晶體管，所述第二晶體管的柵極與漏極可連接到第三電壓信號端，源極可連接到所述第一晶體管的柵極以及所述第三晶體管的漏極。

所述反相器可包括第二、第三和第四晶體管，所述第二晶體管的漏極以及所述第四晶體管的柵極和漏極均可連接到直流高電壓信號，所述第二晶體管的柵極可連接到所述第四晶體管的源極，所述第二晶體管的源極可連接到所述第一晶體管的柵極以及所述第三晶體管的漏極。

所述第三晶體管的源極可連接到直流低電壓信號，漏極可連接到所述第二晶體管的源極，并且柵極可連接到所述輸出電路的輸出端。

所述第二晶體管的電阻可大于所述第三晶體管的電阻。

所述時鐘信號、所述第一電壓信號、所述第二電壓信號和所述第三電壓信號可輸入到所述goa單元。

本發(fā)明的實施例還提供了一種用于根據(jù)本發(fā)明的goa單元的驅(qū)動方法，所述驅(qū)動方法包括以下步驟：由輸入電路響應(yīng)于所接收的輸入信號，控制上拉節(jié)點pu的電位；由輸出電路響應(yīng)于輸入到輸出電路的時鐘信號以及上拉節(jié)點pu的電位，生成輸出信號；由控制電路響應(yīng)于輸出電路所生成的輸出信號，斷開其與上拉節(jié)點pu的連接。

在所述goa單元的驅(qū)動方法中，控制電路可響應(yīng)于輸出電路所生成的輸出信號，斷開第一晶體管的源極與上拉節(jié)點pu的連接。

所述goa單元的驅(qū)動方法可進一步包括：在斷開第一晶體管的源極與上拉節(jié)點pu的連接之后，控制電路響應(yīng)于輸入到輸出電路的時鐘信號，接通第一晶體管的源極與上拉節(jié)點pu的連接。

本發(fā)明的實施例還提供了一種goa裝置，包括級聯(lián)的多個根據(jù)本發(fā)明的goa單元。

在所述級聯(lián)的多個goa單元中，除了第一goa單元和最后goa單元之外的每個goa單元的信號輸入端連接到與其相鄰的上一級goa單元的輸出端，除了第一goa單元和最后goa單元之外的每個goa單元的復(fù)位信號端連接到與其相鄰的下一級goa單元的輸出端。

本發(fā)明的實施例還提供了一種顯示裝置，包括根據(jù)本發(fā)明的goa裝置。

根據(jù)本發(fā)明，通過提供這樣的陣列基板行驅(qū)動單元、裝置、方法及顯示裝置，可以增加時鐘信號耦合效果，減少pu保持階段的漏電，增加輸出晶體管的開啟電壓，從而能實現(xiàn)晶體管驅(qū)動能力的顯著提升。

附圖說明

圖1為本發(fā)明人已知的柵極驅(qū)動電路中每個goa單元的功能結(jié)構(gòu)示意圖；

圖2為本發(fā)明人已知的goa單元的具體組成結(jié)構(gòu)示意圖；

圖3為本發(fā)明人已知的goa單元的輸入輸出信號時序圖；

圖4為根據(jù)本發(fā)明實施例的柵極驅(qū)動電路中每個goa單元的功能結(jié)構(gòu)示意圖；

圖5為根據(jù)本發(fā)明第一實施例的goa單元的具體組成結(jié)構(gòu)示意圖；

圖6為根據(jù)本發(fā)明第二實施例的goa單元的具體組成結(jié)構(gòu)示意圖；

圖7為根據(jù)本發(fā)明實施例的goa單元的輸入輸出信號的時序圖；

圖8為根據(jù)本發(fā)明實施例的goa單元中的控制電路的示意圖；

圖9(a)和9(b)為根據(jù)本發(fā)明第一實施例的反相器的組成結(jié)構(gòu)示意圖；

圖10(a)和10(b)為根據(jù)本發(fā)明第二實施例的反相器的組成結(jié)構(gòu)示意圖；

圖11為本發(fā)明人已知的上拉節(jié)點電壓波形與本發(fā)明實施例的上拉節(jié)點電壓波形的對照圖；和

圖12為根據(jù)本發(fā)明實施例的goa單元的操作方法的實現(xiàn)流程圖。

具體實施方式

參考附圖來描述本發(fā)明的實施例，以便詳細描述本發(fā)明，使得具有本發(fā)明所屬技術(shù)領(lǐng)域的普通知識的技術(shù)人員能容易地實踐本發(fā)明。然而，本發(fā)明可按照各種形式實現(xiàn)，并且不受到以下實施例的限制。在圖中，為了本發(fā)明的清楚描述，將省略與本發(fā)明不直接相關(guān)的組件的說明，并且貫穿圖中使用相同附圖標(biāo)記來指定相同或相似元件。

此外，貫穿整個說明書，應(yīng)理解的是，指示第一組件“連接”到第二組件的表示可包括其中第一組件電氣連接到第二組件并在其間插入有某一其它組件的情況、以及其中第一組件“直接連接”到第二組件的情況。此外，應(yīng)理解的是，指示第一組件“包括”第二組件的表示意味著可進一步包括其它組件，不排除將添加其它組件的可能性，除非在上下文中特別指出相反的描述。

需要說明的是，本發(fā)明實施例中采用的薄膜晶體管是源極和漏極對稱的，所有其源極和漏極在名稱上可以互換。此外，按照薄膜晶體管的特性區(qū)分可以將薄膜晶體管分為n型晶體管或p型晶體管，在本公開實施例中，當(dāng)采用n型薄膜晶體管時，其第一極可以是源極，第二極可以是漏極。本公開實施例中所采用的薄膜晶體管可以為n型晶體管，也可以為p型晶體管。在以下實施例中，均薄膜晶體管是n型晶體管為例進行說明，即柵極的信號是高電平時，薄膜晶體管導(dǎo)通。但是可以理解的是，當(dāng)采用p型晶體管時，需要相應(yīng)調(diào)整驅(qū)動信號的時序。

下面，將參考附圖來詳細描述本發(fā)明的優(yōu)選實施例。

圖1為本發(fā)明人已知的柵極驅(qū)動電路中每個goa單元的功能結(jié)構(gòu)示意圖。

如附圖1所示為本發(fā)明人已知的goa電路中每個goa單元的功能結(jié)構(gòu)示意圖。該goa電路具有多級goa單元，每級goa單元可以驅(qū)動相鄰的兩行像素，具體地，每級goa單元通過兩條柵極驅(qū)動線驅(qū)動相鄰的兩行像素，在goa單元輸出高電平信號時，通過相應(yīng)的柵極驅(qū)動線驅(qū)動相應(yīng)的相鄰兩行像素打開，使得所述相鄰兩行像素能夠接收數(shù)據(jù)信號；在goa單元輸出低電平信號時，相應(yīng)的相鄰兩行像素關(guān)閉，停止接收數(shù)據(jù)信號。如此，在一幀畫面里，柵極驅(qū)動電路中的多級goa單元，依次輸出高電平信號，以相鄰兩行像素為單位逐一進行驅(qū)動。

在圖1中，每個goa單元具有時鐘信號(clk)輸入端、第一柵極驅(qū)動信號(output_n)輸出端和第二柵極驅(qū)動信號(output_n+1)輸出端，其中，output_n為第n行像素的柵極驅(qū)動信號，output_n+1為第n+1行像素的柵極驅(qū)動信號。(n為不小于1的整數(shù)，n不小于像素的總行數(shù)p，如果n為最后一行像素，則output_n+1端可以空接)。非第一級的任意一級goa單元，以上一級goa單元輸出的信號output_n-1作為輸入信號，以下一級goa單元的輸出信號output_n+2為復(fù)位信號；特別是，對于第一級goa單元，以幀開啟信號作為輸入信號，對于最后一級goa單元，一般會設(shè)計一個多余接空的偽goa單元來對其進行復(fù)位。

圖2為本發(fā)明人已知的goa單元的具體組成結(jié)構(gòu)示意圖。具體地，如圖1和2所示，每級goa單元包含輸入電路10、下拉控制電路20、下拉電路30、復(fù)位電路40和輸出電路50。輸入電路10響應(yīng)于上一級goa單元的輸出信號，將高電平電壓信號提供給上拉節(jié)點pu。下拉控制電路20在上拉節(jié)點pu電壓為高電平時，導(dǎo)通下拉電路，從而使得下拉節(jié)點pd電壓降低。復(fù)位電路40連接復(fù)位信號端reset、第一直流低電平電壓信號端lvgl和上拉節(jié)點pu，其響應(yīng)于復(fù)位信號端輸出的復(fù)位信號reset，將第一直流低電平電壓信號lvgl提供給上拉節(jié)點pu。輸出電路50在所述clk高電平時導(dǎo)通，上拉節(jié)點pu電壓進一步升高，從而完成晶體管的充電過程。下拉電路30響應(yīng)下拉節(jié)點pd的電壓信號，將第一低電平電壓信號lvgl提供給上拉節(jié)點pu和輸出端output。

在時鐘信號上升沿到來時，所述上拉節(jié)點pu的電壓增加如下：

δv＝(vgh-vgl)*(cgsm3+cgdm3+cgsm11+cgdm11+c1)/

(cgsm3+cgdm3+cgsm11+cgdm11+c1+2*cgsm8+2*cgdm8+cgsm1+2cgdm10+cgdm2+2*cgsm6+2*cgdm6)等式(1)

圖4為根據(jù)本發(fā)明實施例的柵極驅(qū)動電路中每個goa單元的功能結(jié)構(gòu)示意圖。

根據(jù)本發(fā)明實施例的goa裝置可典型地包括多個級聯(lián)的goa單元，每一goa單元包括輸入電路10、下拉控制電路20、下拉模塊30、復(fù)位電路40、輸出電路50和控制電路60。根據(jù)本發(fā)明實施例的goa裝置可應(yīng)用到諸如液晶顯示器等各種顯示器。

如圖4中，控制電路60連接在上拉節(jié)點pu和輸出電路50之間，該控制電路60的一端經(jīng)由上拉節(jié)點pu連接到所述輸入電路10、復(fù)位電路40和下拉電路30，另一端連接到輸出電路50。輸出電路50能響應(yīng)于輸入到輸出電路的時鐘信號clk的電平，具體是響應(yīng)于clk的高電平，生成輸出信號?？刂齐娐?0能響應(yīng)于輸出電路50生成的輸出信號，切斷與上拉節(jié)點pu的連接，也就是，切斷與所述輸入電路、復(fù)位電路和下拉電路的連接，從而形成新的上拉節(jié)點pu2。

圖5為根據(jù)本發(fā)明第一實施例的goa單元的具體組成結(jié)構(gòu)示意圖。圖6為根據(jù)本發(fā)明第二實施例的goa單元的具體組成結(jié)構(gòu)示意圖。圖7為根據(jù)本發(fā)明實施例的goa單元的輸入輸出信號的時序圖。

本發(fā)明人已知的goa單元的輸入輸出信號時序如圖3所示。本發(fā)明的goa單元的輸入輸出信號時序如圖7所示，其中，clk是goa單元的時鐘信號；input是輸入電路的輸入信號，也就是上一級goa單元的輸出信號；pu代表上拉點的電壓；pd_1和pd_2代表第一下拉點和第二下拉點的電壓；outc和gout是輸出電路的輸出信號；reset是goa電路的復(fù)位輸入，也就是下一級goa單元的輸出信號；vddo和vdde是交替變化的高電平電壓信號和低電平電壓信號；vgh為直流高電平電壓信號，其電壓可以例如是但不限于20-30v；lvgl和vgl分別為第一直流低電平電壓信號和第二直流低電平電壓信號，第一直流低電平電壓信號lvgl的電壓可以例如是但不限于-10v，第二直流低電平電壓信號vgl的電壓可以例如是但不限于-8v。

下面結(jié)合圖5-7進行具體描述。

在圖5中，輸入電路10連接信號輸入端input、和上拉節(jié)點pu，被配置以響應(yīng)信號輸入端的輸入信號input，將高電平電壓信號input提供給上拉節(jié)點pu。

輸入電路10包括晶體管m1，其柵極和漏極連接到信號輸入端input，源極連接到上拉節(jié)點pu。當(dāng)輸入信號input跳變?yōu)楦唠娖綍r，上拉節(jié)點pu電壓為高電平，下拉電路導(dǎo)通，由此降低下拉節(jié)點pd電壓。輸入電路10的具體實現(xiàn)結(jié)構(gòu)和控制方式等不構(gòu)成對本公開實施例的限制。

復(fù)位電路40連接復(fù)位信號端reset、第一直流低電平電壓信號端lvgl和上拉節(jié)點pu，被配置以響應(yīng)復(fù)位信號端輸出的復(fù)位信號reset，將第一直流低電平電壓信號lvgl提供給上拉節(jié)點pu。復(fù)位電路40包括晶體管m2、m10a和m10b。晶體管m2的柵極連接reset端，漏極連接m10a和m10b的漏極，源極連接第一直流低電平電壓信號lvgl端。

下拉控制電路20連接高電平電壓信號端vdde或vddo、下拉電路30和下拉節(jié)點pd_1和pd_2，被配置以響應(yīng)于上拉節(jié)點pu的電壓信號，將第一低電平電壓信號lvgl提供給下拉節(jié)點pd_1和pd_2；以及響應(yīng)于高電平電壓信號vdde或vddo，將高電平電壓信號vdde或vddo提供給下拉節(jié)點pd_1和pd_2。

具體來說，在下拉控制電路20中，當(dāng)上拉節(jié)點pu為高電平時，晶體管m6a和晶體管m6b導(dǎo)通，將下拉節(jié)點pd_1或pd_2拉為低電平，即下拉為等于或接近所述低電平的電平。當(dāng)上拉節(jié)點pu為低電平時，晶體管m6a和晶體管m6b截止，同時高電平電壓vddo或vdde導(dǎo)通晶體管m5a和晶體管m5b，使得下拉節(jié)點pd_1或pd_2處于高電平。

上述的下拉控制電路20僅僅是示例，其還可以具有其它結(jié)構(gòu)。高電平電壓vddo和vdde在時序上反相，使得兩個下拉電路交替工作，從而達到延長使用壽命的效果。

下拉電路30連接到下拉控制電路20、上拉節(jié)點pu、第一直流低電平電壓信號端lvgl、下拉節(jié)點pd和輸出電路50，被配置以響應(yīng)于下拉節(jié)點pd的電壓信號，將第一直流低電平電壓信號lvgl提供給上拉節(jié)點pu和輸出電路50。

下拉電路30包括晶體管m8a、晶體管m6a、晶體管m8b、晶體管m6b，其中m8a、m6a、m8b、m6b的柵極連接上拉節(jié)點pu，源極連接第一直流低電平電壓信號端lvgl，晶體管m8a和m8b的漏極連接到下拉控制電路20，晶體管m6a的漏極連接到第一下拉節(jié)點pd_1，并且晶體管m6b的漏極連接到第二下拉節(jié)點pd_2。

輸出電路50連接到時鐘信號端clk、第二直流低電平電壓信號端vgl、控制電路60和本級輸出端outc和gout，被配置以響應(yīng)于時鐘信號端輸入的時鐘信號clk，而提供本級輸出outc和gout。

輸出電路50包括輸出晶體管m3和m11、以及降噪晶體管m12a、m12b、m13a和m13b。輸出晶體管m3和m11的漏極連接到時鐘信號端clk，柵極連接到控制電路60。輸出晶體管m3的源極連接到降噪晶體管m13a和m13b的漏極，輸出晶體管m11的源極連接到降噪晶體管m12a和m12b的漏極。降噪晶體管m12a和m12b的漏極連接到第一直流低電平電壓信號端lvgl，降噪晶體管m12a的柵極連接到第一下拉點pd_1，并且降噪晶體管m12b的柵極連接到第二下拉點pd_2。降噪晶體管m13a和m13b的漏極連接到第二直流低電平電壓信號端vgl，降噪晶體管m13a的柵極連接到第一下拉點pd_1，并且降噪晶體管m13b的柵極連接到第二下拉點pd_2。

根據(jù)本公開實施例的輸出電路50在上拉節(jié)點pu電壓為高電平時，根據(jù)時鐘信號上升沿的觸發(fā)，而進行輸出，并根據(jù)時鐘信號下降沿的觸發(fā)，而停止輸出。

圖8為根據(jù)本發(fā)明實施例的goa單元中的控制電路的示意圖。

如圖8中所示，控制電路包括反相器和控制開關(guān)元件，所述控制電路的一端連接到上升節(jié)點pu，另一端連接到輸出電路50。

在圖5和6中，該控制開關(guān)元件是第一晶體管m16，該第一晶體管m16的漏極連接到該輸出電路的柵極信號端(即，稍后形成的上拉節(jié)點pu2)，柵極連接到該反相器的一端，源極經(jīng)由上拉節(jié)點pu連接到輸入電路、復(fù)位電路以及下拉電路。

在圖5中，反相器包括串聯(lián)連接的第二晶體管m18和第三晶體管m17。該第二晶體管m18的電阻大于該第三晶體管m17的電阻。第二晶體管m18的柵極與漏極一起連接到vgh，即直流高電壓信號，使得第二晶體管m18始終處于導(dǎo)通狀態(tài)。第三晶體管m17的漏極與第二晶體管m18的源極連接，并與第一晶體管m16的柵極連接。由于第二晶體管m18導(dǎo)通，所以，第三晶體管m17的漏極、第二晶體管m18的源極、以及第一晶體管m16的柵極均具有高電平，第一晶體管m16因此導(dǎo)通。此外，在大多數(shù)情況下，因為輸出信號outc和gout的電平為低，因此第三晶體管m17關(guān)斷。

下面詳細描述根據(jù)本發(fā)明實施例的goa單元的工作過程。

在上一級goa單元輸出柵極驅(qū)動信號output_n-1時，即本級goa單元的input為高電平時，輸入電路的晶體管m1導(dǎo)通，導(dǎo)致上拉節(jié)點pu電壓升高。升高的上拉節(jié)點pu的電壓使得輸出晶體管m3和m11導(dǎo)通。之后，在輸出電路50的時鐘信號clk由低電平跳變?yōu)楦唠娖綍r，由于輸出晶體管m3和m11導(dǎo)通，所以將時鐘信號clk的高電平信號傳輸?shù)絤3的柵極和m11的柵極。m11的源極即outc輸出端輸出高電平信號outc，并且m3的源極即gout輸出端輸出高電平信號gout。該高電平信號outc連接到反相器中的第三晶體管m17的柵極，使得第三晶體管m17導(dǎo)通。在第三晶體管m17導(dǎo)通的情況下，由于第三晶體管m17的電阻小于第二晶體管m18的電阻，所以m17的漏極、m18的源極、以及m16的柵極的電平均降低。m16的柵極電平降低導(dǎo)致第一晶體管m16的關(guān)斷。第一晶體管m16的關(guān)斷導(dǎo)致控制電路60與上拉節(jié)點pu的連接斷開，也就是斷開了控制電路60與輸入電路、復(fù)位電路和下拉電路的連接，這相當(dāng)于斷開了晶體管m1、m2、m6a、m6b、m8a、m8b、m10a以及m10b的負載。

此時，新形成的上拉節(jié)點pu2的電壓增加如下：

δv’＝(vgh-vgl)*(cgsm3+cgdm3+cgsm11+cgdm11+c1)/

(cgsm3+cgdm3+cgsm11+cgdm11+c1+cgdm16)等式(2)

根據(jù)以上等式(1)和等式(2)的比較，可以看出，δv’的值明顯高于δv的值。也就是說，與本發(fā)明人已知的電路相比，這實現(xiàn)了上拉節(jié)點電壓的進一步提升。

接下來，在時鐘信號clk由高電平變?yōu)榈碗娖綍r，輸出晶體管m3和m11被斷開，outc輸出端和gout輸出端電平被迅速拉低，所以輸出停止。

在outc輸出端和gout輸出端輸出停止的情況下，晶體管m17截止。由于直流高電平電壓信號vgh一直施加到第二晶體管m18的漏極和柵極，所以第二晶體管m18保持導(dǎo)通。m17的漏極、m18的源極、以及m16的柵極的電平升高。m16的柵極電平升高直接導(dǎo)致第一晶體管m16導(dǎo)通。第一晶體管m16的導(dǎo)通導(dǎo)致控制電路60與上拉節(jié)點pu的連接恢復(fù)。

在下一級goa單元輸出output_n+2時，即本級goa單元的reset為高電平時，m2導(dǎo)通，為上拉節(jié)點pu放電，將上拉節(jié)點pu的電壓拉低，使得m3和m11柵極的電壓被拉低，m3和m11斷開，clk不能被送到m3和m11的柵極，m3和m11保持?jǐn)嚅_狀態(tài)，本級goa單元的output_n輸出端和output_n+1輸出端停止輸出。

在上述過程中，在clk為高電平時，也就是本級goa單元正常輸出時，m12a、m12a、m13a、m13a也導(dǎo)通，用于起到穩(wěn)定上拉節(jié)點pu的電壓以及降低噪聲的作用。

圖6的電路結(jié)構(gòu)與圖5基本相同，除了反相器部分。

圖6的反相器包括第二晶體管m18、第三晶體管m17和第四晶體管m19，其中該第二晶體管m18的漏極與該第四晶體管m19的柵極和漏極均連接到直流高電壓信號，該第二晶體管m18的柵極連接到該第四晶體管m19的源極，該第二晶體管m18的源極連接到該第一晶體管m16的柵極以及該第三晶體管m17的漏極。

圖6的反相器結(jié)構(gòu)與圖5的反相器結(jié)構(gòu)相比，能補償輸出衰減，從而能進一步降低第一晶體管m16的柵極電壓，由此實現(xiàn)更佳的防漏電效果。

具體可以參考圖9(a)-10(b)。圖9(a)和9(b)為根據(jù)本發(fā)明第一實施例的反相器的組成結(jié)構(gòu)示意圖。圖10(a)和10(b)為根據(jù)本發(fā)明第二實施例的反相器的組成結(jié)構(gòu)示意圖。

圖9(a)對應(yīng)于本發(fā)明第一實施例中的反相器結(jié)構(gòu)，圖9(a)對應(yīng)于本發(fā)明第二實施例中的反相器結(jié)構(gòu)。根據(jù)圖9(b)和10(b)的波形圖可以看出，第二實施例能進一步提高第二晶體管m18的柵極電壓，由此補償輸出衰減，實現(xiàn)高控制電路更好的隔離效果。

然而，本領(lǐng)域技術(shù)人員應(yīng)注意的是，本發(fā)明的反相器結(jié)構(gòu)不限于上述結(jié)構(gòu)，而是可以根據(jù)實際應(yīng)用情況采用任何其他適當(dāng)反相器。

圖11為本發(fā)明人已知的上拉節(jié)點電壓波形與本發(fā)明實施例的上拉節(jié)點電壓波形的對照圖。其中黑色粗線111的波形為本發(fā)明的新上拉節(jié)點pu2電壓，黑色細線112的波形為本發(fā)明人已知的上拉節(jié)點pu電壓。

根據(jù)圖11，可以看出黑色粗線111明顯高于黑色細線112，即新上拉節(jié)點pu2電壓顯著增高。此外，黑色粗線111的斜率明顯小于黑色細線112，這說明pu保持階段的漏電現(xiàn)象得到了改善。

本發(fā)明通過控制電路的插入，使得goa電路中與時鐘耦合的晶體管與其他的分壓晶體管隔離，增強時鐘耦合效果，實現(xiàn)了上拉節(jié)點電壓增高以及漏電減小。這導(dǎo)致輸出電路的晶體管m3和m11的柵極控制端的電壓顯著增高，從而降低了晶體管m3和m11的開啟時間，進一步增強了晶體管m3和m11的驅(qū)動能力。

圖12為根據(jù)本發(fā)明實施例的goa單元的驅(qū)動方法的實現(xiàn)流程圖

如圖12所示，所述方法主要可以包括如下步驟：

步驟s1：輸入電路響應(yīng)于所接收的輸入信號，控制上拉節(jié)點pu的電位。即，該輸入電路接收上一級goa單元輸出的高電平電壓信號作為輸入信號，并響應(yīng)于該高電平電壓信號使得晶體管m1導(dǎo)通，從而控制上拉節(jié)點pu的電位改變?yōu)楦唠娖健?/p>

步驟s2：輸出電路響應(yīng)于輸入到輸出電路的時鐘信號以及上拉節(jié)點pu的電位，生成輸出信號。即，在輸出電路50的時鐘信號clk由低電平跳變?yōu)楦唠娖綍r，由于輸出晶體管m3和m11導(dǎo)通，所以將時鐘信號clk的高電平信號傳輸?shù)絤3的柵極和m11的柵極。m11的源極即outc輸出端輸出高電平信號outc，并且m3的源極即gout輸出端輸出高電平信號gout。

步驟s3：控制電路響應(yīng)于輸出電路所生成的輸出信號，斷開與上拉節(jié)點pu的連接，也就是斷開所述輸入電路、復(fù)位電路和下拉電路的連接。在輸出信號為高電平的情況下，控制電路通過反相器的作用使得第一晶體管m16關(guān)斷，從而斷開與所述輸入電路、復(fù)位電路和下拉電路的連接，進而提高新上拉節(jié)點pu2的電壓。

具體來說，m11的源極即outc輸出端輸出的高電平信號outc使得第三晶體管m17導(dǎo)通。由于第三晶體管m17的電阻小于第二晶體管m18的電阻，所以m17的漏極、m18的源極、以及m16的柵極的電平均降低，這導(dǎo)致第一晶體管m16關(guān)斷。這相當(dāng)于去除了晶體管m1、m2、m6a、m6b、m8a、m8b、m10a以及m10b的負載，從而增強了時鐘耦合效果，并進一步提高了第一晶體管m16的漏極的輸出電壓。

在步驟s3之后，在輸出電路的時鐘信號下降沿到來時，輸出晶體管m3和m11被斷開，outc輸出端和gout輸出端電平被迅速拉低。這時，晶體管m17截止，m17的漏極、m18的源極、以及m16的柵極的電平升高。第一晶體管m16的柵極電平升高使得第一晶體管m16導(dǎo)通。第一晶體管m16的導(dǎo)通導(dǎo)致控制電路60與上拉節(jié)點pu的連接恢復(fù)，從而接通第一晶體管m16的源極與上拉節(jié)點pu的連接。

本發(fā)明的實施例中包括的組件不限于軟件或硬件，并且可被配置為存儲在可尋址儲存介質(zhì)中并在一個或多個處理器上運行。

所以，作為示例，這些組件可包括諸如軟件組件、面向?qū)ο蠼M件、類組件、和任務(wù)組件的組件、處理、功能、屬性、過程、子例程、程序代碼段、驅(qū)動器、固件、微代碼、電路、數(shù)據(jù)、數(shù)據(jù)庫、數(shù)據(jù)結(jié)構(gòu)、表格、陣列、和變量。組件和對應(yīng)組件中提供功能性可被組合在較少組件中，或者可被進一步分離為附加組件。例如，描述為單一組件的每一組件可被分布并實踐，并且類似地，描述為分布的組件也可以按照集成形式來實踐。

當(dāng)然，本領(lǐng)域技術(shù)人員將認識到，除非操作序列所特別指示或需要的，否則可省略、并發(fā)或順序執(zhí)行、或按照不同次序執(zhí)行上述處理中的某些步驟。此外，沒有組件、元件或處理應(yīng)被看作對于任何特定要求保護的實施例所必要的，并且能在其他實施例中組合這些組件、元件或處理的每一個。

盡管已與特定實施例相關(guān)地描述了本發(fā)明的方法和系統(tǒng)，但是一些或全部組件或其操作可使用具有通用目的硬件架構(gòu)的計算機系統(tǒng)來實現(xiàn)。

本發(fā)明的描述意欲用于說明，并且本領(lǐng)域技術(shù)人員將理解的是，能按照其它詳細形式來容易地修改本發(fā)明，而不改變本發(fā)明的技術(shù)精神或必要特征。所以，上述實施例應(yīng)被理解為示范性而不是限制性的。因此，本發(fā)明的精神不限于提出的實施例，并且可經(jīng)由與本發(fā)明相同精神的范圍內(nèi)的組件的添加、修改、刪除或插入，而容易地設(shè)計其它實施例，但是可理解的是，這些其它實施例也可以被包括在本發(fā)明的范圍中。