本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤指一種移位寄存器、其驅(qū)動方法、柵極集成驅(qū)動電路及顯示裝置。

背景技術(shù)：

GOA(Gate on Array)是一種將柵極集成驅(qū)動電路集成于薄膜晶體管基板上的技術(shù)，通過柵極集成驅(qū)動電路向像素區(qū)域的各薄膜晶體管的柵極提供柵極掃描信號，逐行開啟各薄膜晶體管，實現(xiàn)像素單元的數(shù)據(jù)信號輸入。

在現(xiàn)有技術(shù)中，移位寄存器作為柵極集成驅(qū)動電路的組成部分，基本結(jié)構(gòu)如圖1a所示，包括15個薄膜晶體管，分別為第一薄膜晶體管M1、第二薄膜晶體管M2、第三薄膜晶體管M3、第四薄膜晶體管M4、第五薄膜晶體管M5、第六薄膜晶體管M6、第七薄膜晶體管M7、第八薄膜晶體管M8、第九薄膜晶體管M9、第十薄膜晶體管M10、第十一薄膜晶體管M11、第十二薄膜晶體管M12、第十三薄膜晶體管M13、第十四薄膜晶體管M14、第十五薄膜晶體管M15，一個存儲電容C，一個時鐘信號端CLK，兩個控制信號端VDD1和VDD2，一個信號輸入端INPUT，一個復(fù)位信號端RESET，一個參考信號端VSS、以及一個信號輸出端G[N]。

此外，由級聯(lián)的上述移位寄存器組成的柵極集成驅(qū)動電路的結(jié)構(gòu)如圖1b所示，第N級移位寄存器的信號輸出端在輸出柵極掃描信號的同時，向第N+2級移位寄存器的復(fù)位信號端提供復(fù)位信號，同時向第N-1級移位寄存器的信號輸入端提供有效脈沖信號。

通常，對于顯示面板的一行像素，一幀內(nèi)的大部分時間為像素電壓的保持狀態(tài)，即移位寄存器的信號輸出端G[N]輸出的電位保持低電平；同時，對于柵極集成驅(qū)動電路，如果其中一個移位寄存器的信號輸出端輸出的信號異常，則會導(dǎo)致與其連接的上下級移位寄存器的信號輸出端均會出現(xiàn)輸出異常；因此，提高移位寄存器去除噪音的能力顯得尤其重要。

基于此，如何提高移位寄存器去除噪音的能力，是本領(lǐng)域技術(shù)人員亟待解決的技術(shù)問題。

技術(shù)實現(xiàn)要素：

本發(fā)明實施例提供的一種移位寄存器、其驅(qū)動方法、柵極集成驅(qū)動電路及顯示裝置，用以解決如何提高移位寄存器去除噪音的能力，提高移位寄存器輸出的柵極掃描信號的穩(wěn)定性。

本發(fā)明實施例提供了一種移位寄存器，包括：連接于信號輸入端與第一節(jié)點之間的輸入模塊，用于在所述信號輸入端輸入的有效脈沖信號的控制下，將有效脈沖信號提供至所述第一節(jié)點；連接于所述第一節(jié)點、時鐘信號端、以及信號輸出端之間的輸出控制模塊，用于在所述第一節(jié)點的控制下，將所述時鐘信號端的時鐘信號提供至所述信號輸出端；連接于復(fù)位信號端、參考信號端、以及所述第一節(jié)點之間的復(fù)位模塊，用于在所述復(fù)位信號端的復(fù)位信號的控制下，將所述參考信號端的參考信號提供至所述第一節(jié)點；還包括：

連接于所述信號輸入端、所述參考信號端、以及所述信號輸出端之間的降噪模塊，用于在所述信號輸入端輸入的有效脈沖信號的控制下，將所述參考信號端的參考信號提供至所述信號輸出端。

在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述降噪模塊，包括：第一薄膜晶體管；其中，

所述第一薄膜晶體管的柵極與所述信號輸入端相連，源極與所述參考信號端相連，漏極與所述信號輸出端相連。

在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述輸入模塊，包括：第二薄膜晶體管；其中，

所述第二薄膜晶體管的柵極和源極均與所述信號輸入端相連，漏極與所述第一節(jié)點相連。

在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述輸出控制模塊，包括：第三薄膜晶體管、以及電容；其中，

所述第三薄膜晶體管的柵極與所述第一節(jié)點相連，源極與所述時鐘信號端相連，漏極與所述信號輸出端相連；

電容連接于所述第一節(jié)點與所述信號輸出端之間。

在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述復(fù)位模塊，包括：第四薄膜晶體管；其中，

所述第四薄膜晶體管的柵極與所述復(fù)位信號端相連，源極與所述參考信號端相連，漏極與所述第一節(jié)點相連。

在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，還包括：

連接于第一控制信號端、所述第一節(jié)點、所述參考信號端、以及所述信號輸出端之間的第一下拉控制模塊，用于在所述第一節(jié)點的控制下，將所述參考信號端的參考信號提供至第二節(jié)點，在所述第二節(jié)點為所述第一控制信號端輸入的第一控制信號時，將所述參考信號端的參考信號分別提供至所述第一節(jié)點和所述信號輸出端；

連接于第二控制信號端、所述第一節(jié)點、所述參考信號端、以及所述信號輸出端之間的第二下拉控制模塊，用于在所述第一節(jié)點的控制下，將所述參考信號端的參考信號提供至第四節(jié)點，在所述第四節(jié)點為所述第二控制信號端輸入的第二控制信號時，將所述參考信號端的參考信號分別提供至所述第一節(jié)點和所述信號輸出端；

所述第一控制信號端與所述第二控制信號端交替輸入控制信號。

在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述第一下拉控制模塊，包括：第五薄膜晶體管、第六薄膜晶體管、第七薄膜晶體管、第八薄膜晶體管、第九薄膜晶體管、以及第十薄膜晶體管；其中，

所述第五薄膜晶體管的柵極和源極均與所述第一控制信號端相連，漏極與第三節(jié)點相連；

所述第六薄膜晶體管的柵極與所述第三節(jié)點相連，源極與所述第一控制信號端相連，漏極與所述第二節(jié)點相連；

所述第七薄膜晶體管的柵極與所述第一節(jié)點相連，源極與所述參考信號端相連，漏極與所述第三節(jié)點相連；

所述第八薄膜晶體管的柵極與所述第一節(jié)點相連，源極與所述參考信號端相連，漏極與所述第二節(jié)點相連；

所述第九薄膜晶體管的柵極與所述第二節(jié)點相連，源極與所述參考信號端相連，漏極與所述第一節(jié)點相連；

所述第十薄膜晶體管的柵極與所述第二節(jié)點相連，源極與所述參考信號端相連，漏極與所述信號輸出端相連；

所述第二下拉控制模塊，包括：第十一薄膜晶體管、第十二薄膜晶體管、第十三薄膜晶體管、第十四薄膜晶體管、第十五薄膜晶體管、以及第十六薄膜晶體管；其中，

所述第十一薄膜晶體管的柵極與源極均與所述第二控制信號端相連，漏極與第五節(jié)點相連；

所述第十二薄膜晶體管的柵極與所述第五節(jié)點相連，源極與所述第二控制信號端相連，漏極與所述第四節(jié)點相連；

所述第十三薄膜晶體管的柵極與所述第一節(jié)點相連，源極與所述參考信號端相連，漏極與所述第五節(jié)點相連；

所述第十四薄膜晶體管的柵極與所述第一節(jié)點相連，源極與所述參考信號端相連，漏極與所述第四節(jié)點相連；

所述第十五薄膜晶體管的柵極與所述第四節(jié)點相連，源極與所述參考信號端相連，漏極與所述第一節(jié)點相連；

所述第十六薄膜晶體管的柵極與所述第四節(jié)點相連，源極與所述參考信號端相連，漏極與所述信號輸出端相連。

本發(fā)明實施例還提供了一種柵極集成驅(qū)動電路，包括級聯(lián)的多個本發(fā)明實施例提供的上述移位寄存器；其中，

第N級移位寄存器的信號輸出端向第N+1級移位寄存器的復(fù)位信號端輸入復(fù)位信號，或向第N+2級移位寄存器的復(fù)位信號端輸入復(fù)位信號，并向第N-1級移位寄存器的信號輸入端輸入有效脈沖信號，且N為大于1的整數(shù)。

本發(fā)明實施例還提供了一種顯示裝置，包括本發(fā)明實施例提供的上述柵極集成驅(qū)動電路。

本發(fā)明實施例還提供了一種本發(fā)明實施例提供的上述移位寄存器的驅(qū)動方法，包括：

在第一時間段，輸入模塊在信號輸入端輸入的有效脈沖信號的控制下，將所述信號輸入端的有效脈沖信號提供至第一節(jié)點；降噪模塊在所述信號輸入端輸入的有效脈沖信號的控制下，將參考信號端的參考信號提供至信號輸出端；

在第二時間段，輸出控制模塊在所述第一節(jié)點的控制下，將時鐘信號端的時鐘信號提供至所述信號輸出端；

在第四時間段，復(fù)位模塊在復(fù)位信號端的復(fù)位信號的控制下，將所述參考信號端的參考信號提供至所述第一節(jié)點。

本發(fā)明有益效果如下：

本發(fā)明實施例提供的一種移位寄存器、其驅(qū)動方法、柵極集成驅(qū)動電路及顯示裝置，該移位寄存器包括輸入模塊，用于在信號輸入端輸入的有效脈沖信號的控制下，將有效脈沖信號提供至第一節(jié)點；輸出控制模塊，用于在第一節(jié)點的控制下，將時鐘信號端的時鐘信號提供至信號輸出端；復(fù)位模塊，用于在復(fù)位信號端的復(fù)位信號的控制下，將參考信號端的參考信號提供至第一節(jié)點；還包括連接于信號輸入端、參考信號端、以及信號輸出端之間的降噪模塊，用于在信號輸入端輸入的有效脈沖信號的控制下，將參考信號端的參考信號提供至信號輸出端；因此，通過在現(xiàn)有的移位寄存器中增設(shè)降噪模塊，在信號輸入端輸入的有效脈沖信號的控制下，利用參考信號端的參考信號，降低對信號輸出端的噪聲干擾；同時，在由級聯(lián)的多個本發(fā)明實施例提供的上述移位寄存器組成的柵極集成驅(qū)動電路中，利用各級移位寄存器中的降噪模塊與各級移位寄存器的信號輸出端之間的連接關(guān)系，當(dāng)一個移位寄存器的信號輸出端輸出異常時，可以將噪聲耦合至與該級移位寄存器相鄰的移位寄存器中的降噪模塊，通過該降噪模塊將噪聲耦合釋放到參考信號端，消除噪聲，使各級移位寄存器的信號輸出端的噪聲相互抵消，在提高移位寄存器去除噪音的能力的同時，提高柵極集成驅(qū)動電路輸出的柵極掃描信號的穩(wěn)定性。

附圖說明

圖1a為現(xiàn)有技術(shù)中移位寄存器的結(jié)構(gòu)示意圖；

圖1b為現(xiàn)有技術(shù)中柵極集成驅(qū)動電路的結(jié)構(gòu)示意圖；

圖2a至2d為本發(fā)明實施例提供的一種移位寄存器的結(jié)構(gòu)示意圖；

圖3為本發(fā)明實施例提供的一種移位寄存器的輸入輸出時序圖；

圖4a和4b為本發(fā)明實施例提供的一種移位寄存器與現(xiàn)有技術(shù)中移位寄存器的信號輸出端輸出信號的模擬結(jié)果的示意圖；

圖5為本發(fā)明實施例提供的一種柵極集成驅(qū)動電路的結(jié)構(gòu)示意圖；

圖6為本發(fā)明實施例提供的各級移位寄存器的信號輸出端與降噪模塊等效電容的連接關(guān)系示意圖。

具體實施方式

下面結(jié)合附圖，對本發(fā)明實施例提供的一種移位寄存器、其驅(qū)動方法、柵極集成驅(qū)動電路及顯示裝置的具體實施方式進行詳細地說明。

本發(fā)明實施例提供了一種移位寄存器，如圖2a所示，可以包括：連接于信號輸入端INPUT與第一節(jié)點P1之間的輸入模塊10，用于在信號輸入端INPUT輸入的有效脈沖信號的控制下，將有效脈沖信號提供至第一節(jié)點P1；連接于第一節(jié)點P1、時鐘信號端CLK、以及信號輸出端G[N]之間的輸出控制模塊20，用于在第一節(jié)點P1的控制下，將時鐘信號端CLK的時鐘信號提供至信號輸出端G[N]；連接于復(fù)位信號端RESET、參考信號端VSS、以及第一節(jié)點P1之間的復(fù)位模塊30，用于在復(fù)位信號端RESET的復(fù)位信號的控制下，將參考信號端VSS的參考信號提供至第一節(jié)點P1；還可以包括：

連接于信號輸入端INPUT、參考信號端VSS、以及信號輸出端G[N]之間的降噪模塊40，用于在信號輸入端INPUT輸入的有效脈沖信號的控制下，將參考信號端VSS的參考信號提供至信號輸出端G[N]。

本發(fā)明實施例提供的上述移位寄存器，通過在現(xiàn)有的移位寄存器中的信號輸入端INPUT、參考信號端VSS、以及信號輸出端G[N]之間增設(shè)降噪模塊40，在信號輸入端INPUT輸入的有效脈沖信號的控制下，利用參考信號端VSS的參考信號，降低對信號輸出端G[N]的噪聲干擾，提高移位寄存器去除噪音的能力，進而提高移位寄存器輸出的柵極掃描信號的穩(wěn)定性。

具體地，有效脈沖信號和時鐘信號為高電平信號，第一節(jié)點P1的電位為高電平，參考信號為低電平信號；或，有效脈沖信號和時鐘信號為低電平信號，第一節(jié)點P1的電位為低電平，參考信號為高電平信號。

在具體實施時，為了能夠消除信號輸出端G[N]的噪音干擾，在本發(fā)明實施例提供的上述移位寄存器中，如圖2b所示，降噪模塊40，可以具體包括：第一薄膜晶體管M1；其中，

第一薄膜晶體管M1的柵極與信號輸入端INPUT相連，源極與參考信號端VSS相連，漏極與信號輸出端G[N]相連。

具體地，第一薄膜晶體管M1在信號輸入端INPUT輸入的有效脈沖信號的控制下，將參考信號端VSS的參考信號輸出至信號輸出端G[N]。

進一步地，為了較大地提高降噪模塊40的降噪能力，在本發(fā)明實施例提供的上述移位寄存器中，需要根據(jù)像素區(qū)域內(nèi)的負載確定降噪模塊40中第一薄膜晶體管M1的電阻大小，即根據(jù)像素區(qū)域內(nèi)柵線與信號線之間的寄生電容，以及柵線的電阻，調(diào)整第一薄膜晶體管M1的電阻大小，使得降噪模塊40去除噪音的能力達到最大，保證移位寄存器輸出的柵極掃描信號的穩(wěn)定性。

具體地，第一薄膜晶體管M1可以為P型薄膜晶體管，也可以為N型薄膜晶體管，如圖2b所示，在此不做限定。當(dāng)?shù)谝槐∧ぞw管M1為P型薄膜晶體管時，信號輸入端INPUT輸入的有效脈沖信號需要為低電平信號；當(dāng)?shù)谝槐∧ぞw管M1為N型薄膜晶體管時，信號輸入端INPUT輸入的有效脈沖信號需要為高電平信號。

以上僅是舉例說明降噪模塊40的具體結(jié)構(gòu)，在具體實施時，降噪模塊40的具體結(jié)構(gòu)不限于本發(fā)明實施例提供的上述結(jié)構(gòu)，還可以是本領(lǐng)域技術(shù)人員可知的其他結(jié)構(gòu)，在此不作贅述。

在具體實施時，為了實現(xiàn)將信號輸入端INPUT的有效脈沖信號提供給第一節(jié)點P1，在本發(fā)明實施例提供的上述移位寄存器中，如圖2b所示，輸入模塊10，可以具體包括：第二薄膜晶體管M2；其中，

第二薄膜晶體管M2的柵極和源極均與信號輸入端INPUT相連，漏極與第一節(jié)點P1相連。

具體地，第二薄膜晶體管M2在信號輸入端INPUT輸入的有效脈沖信號的控制下，將有效脈沖信號輸出至第一節(jié)點P1。

具體地，第二薄膜晶體管M2可以為P型薄膜晶體管，也可以為N型薄膜晶體管，如圖2b所示，在此不做限定。當(dāng)?shù)诙∧ぞw管M2為P型薄膜晶體管時，信號輸入端INPUT輸入的有效脈沖信號需要為低電平信號；當(dāng)?shù)诙∧ぞw管M2為N型薄膜晶體管時，信號輸入端INPUT輸入的有效脈沖信號需要為高電平信號。

以上僅是舉例說明輸入模塊10的具體結(jié)構(gòu)，在具體實施時，輸入模塊10的具體結(jié)構(gòu)不限于本發(fā)明實施例提供的上述結(jié)構(gòu)，還可以是本領(lǐng)域技術(shù)人員可知的其他結(jié)構(gòu)，在此不作贅述。

在具體實施時，為了實現(xiàn)信號輸出端G[N]輸出柵極掃描信號，在本發(fā)明實施例提供的上述移位寄存器中，如圖2b所示，輸出控制模塊20，可以具體包括：第三薄膜晶體管M3、以及電容C；其中，

第三薄膜晶體管M3的柵極與第一節(jié)點P1相連，源極與時鐘信號端CLK相連，漏極與信號輸出端G[N]相連；

電容C連接于第一節(jié)點P1與信號輸出端G[N]之間。

具體地，第三薄膜晶體管M3在第一節(jié)點P1的控制下，將時鐘信號端CLK的時鐘信號輸出至信號輸出端G[N]，使信號輸出端G[N]輸出柵極掃描信號，通過與該移位寄存器對應(yīng)的第N行柵線，使液晶面板的顯示區(qū)域內(nèi)位于第N行柵線上的所有薄膜晶體管開啟，數(shù)據(jù)線開始寫入信號。

具體地，第三薄膜晶體管M3可以為P型薄膜晶體管，也可以為N型薄膜晶體管，如圖2b所示，在此不做限定。當(dāng)?shù)谌∧ぞw管M3為P型薄膜晶體管時，第一節(jié)點P1的電位需要為低電平；當(dāng)?shù)谌∧ぞw管M3為N型薄膜晶體管時，第一節(jié)點P1的電位需要為高電平。

以上僅是舉例說明輸出控制模塊20的具體結(jié)構(gòu)，在具體實施時，輸出控制模塊20的具體結(jié)構(gòu)不限于本發(fā)明實施例提供的上述結(jié)構(gòu)，還可以是本領(lǐng)域技術(shù)人員可知的其他結(jié)構(gòu)，在此不作贅述。

在具體實施時，為了實現(xiàn)對第一節(jié)點P1的電位進行復(fù)位，在本發(fā)明實施例提供的上述移位寄存器中，如圖2b所示，復(fù)位模塊30，可以具體包括：第四薄膜晶體管M4；其中，

第四薄膜晶體管M4的柵極與復(fù)位信號端RESET相連，源極與參考信號端VSS相連，漏極與第一節(jié)點P1相連。

具體地，第四薄膜晶體管M4在復(fù)位信號端RESET的復(fù)位信號的控制下，將參考信號端VSS的參考信號輸出至第一節(jié)點P1，實現(xiàn)對第一節(jié)點P1的電位的復(fù)位。

具體地，第四薄膜晶體管M4可以為P型薄膜晶體管，也可以為N型薄膜晶體管，如圖2b所示，在此不做限定。當(dāng)?shù)谒谋∧ぞw管M4為P型薄膜晶體管時，復(fù)位信號端RESET的復(fù)位信號需要為低電平信號；當(dāng)?shù)谒谋∧ぞw管M4為N型薄膜晶體管時，復(fù)位信號端RESET的復(fù)位信號需要為高電平信號。

以上僅是舉例說明復(fù)位模塊30的具體結(jié)構(gòu)，在具體實施時，復(fù)位模塊30的具體結(jié)構(gòu)不限于本發(fā)明實施例提供的上述結(jié)構(gòu)，還可以是本領(lǐng)域技術(shù)人員可知的其他結(jié)構(gòu)，在此不作贅述。

在具體實施時，為了消除信號輸出端G[N]的噪聲，在本發(fā)明實施例提供的上述移位寄存器中，如圖2c所示，還可以包括：

連接于第一控制信號端VDD1、第一節(jié)點P1、參考信號端VSS、以及信號輸出端G[N]之間的第一下拉控制模塊50，用于在第一節(jié)點P1的控制下，將參考信號端VSS的參考信號提供至第二節(jié)點P2(圖2c中未示出)，在第二節(jié)點P2為第一控制信號端VDD1輸入的第一控制信號時，將參考信號端VSS的參考信號分別提供至第一節(jié)點P1和信號輸出端G[N]；

連接于第二控制信號端VDD2、第一節(jié)點P1、參考信號端VSS、以及信號輸出端G[N]之間的第二下拉控制模塊60，用于在第一節(jié)點P1的控制下，將參考信號端VSS的參考信號提供至第四節(jié)點P4(圖2c中未示出)，在第四節(jié)點P4為第二控制信號端VDD2輸入的第二控制信號時，將參考信號端VSS的參考信號分別提供至第一節(jié)點P1和信號輸出端G[N]；

第一控制信號端VDD1與第二控制信號端VDD2交替輸入控制信號。

具體地，在本發(fā)明實施例提供的上述移位寄存器中，如圖2d所示，第一下拉控制模塊50，可以具體包括：第五薄膜晶體管M5、第六薄膜晶體管M6、第七薄膜晶體管M7、第八薄膜晶體管M8、第九薄膜晶體管M9、以及第十薄膜晶體管M10；其中，

第五薄膜晶體管M5的柵極和源極均與第一控制信號端VDD1相連，漏極與第三節(jié)點P3相連；

第六薄膜晶體管M6的柵極與第三節(jié)點P3相連，源極與第一控制信號端VDD1相連，漏極與第二節(jié)點P2相連；

第七薄膜晶體管M7的柵極與第一節(jié)點P1相連，源極與參考信號端VSS相連，漏極與第三節(jié)點P3相連；

第八薄膜晶體管M8的柵極與第一節(jié)點P1相連，源極與參考信號端VSS相連，漏極與第二節(jié)點P2相連；

第九薄膜晶體管M9的柵極與第二節(jié)點P2相連，源極與參考信號端VSS相連，漏極與第一節(jié)點P1相連；

第十薄膜晶體管M10的柵極與第二節(jié)點P2相連，源極與參考信號端VSS相連，漏極與信號輸出端G[N]相連；

第二下拉控制模塊60，可以具體包括：第十一薄膜晶體管M11、第十二薄膜晶體管M12、第十三薄膜晶體管M13、第十四薄膜晶體管M14、第十五薄膜晶體管M15、以及第十六薄膜晶體管M16；其中，

第十一薄膜晶體管M11的柵極與源極均與第二控制信號端VDD2相連，漏極與第五節(jié)點P5相連；

第十二薄膜晶體管M12的柵極與第五節(jié)點P5相連，源極與第二控制信號端VDD2相連，漏極與第四節(jié)點P4相連；

第十三薄膜晶體管M13的柵極與第一節(jié)點P1相連，源極與參考信號端VSS相連，漏極與第五節(jié)點P5相連；

第十四薄膜晶體管M14的柵極與第一節(jié)點P1相連，源極與參考信號端VSS相連，漏極與第四節(jié)點P4相連；

第十五薄膜晶體管M15的柵極與第四節(jié)點P4相連，源極與參考信號端VSS相連，漏極與第一節(jié)點P1相連；

第十六薄膜晶體管M16的柵極與第四節(jié)點P4相連，源極與參考信號端VSS相連，漏極與信號輸出端G[N]相連。

具體地，第五薄膜晶體管M5在第一控制信號端VDD1輸入的第一控制信號的控制下，將第一控制信號輸出至第三節(jié)點P3；第六薄膜晶體管M6在第三節(jié)點P3的控制下，將第一控制信號端VDD1的第一控制信號輸出至第二節(jié)點P2；第七薄膜晶體管M7在第一節(jié)點P1的控制下，將參考信號端VSS的參考信號輸出至第三節(jié)點P3；第八薄膜晶體管M8在第一節(jié)點P1的控制下，將參考信號端VSS的參考信號輸出至第二節(jié)點P2；第九薄膜晶體管M9在第二節(jié)點P2為第一控制信號端VDD1輸入的第一控制信號時，將參考信號端VSS的參考信號輸出至第一節(jié)點P1；第十薄膜晶體管M10在第二節(jié)點P2為第一控制信號端VDD1輸入的第一控制信號時，將參考信號端VSS的參考信號輸出至信號輸出端G[N]；第十一薄膜晶體管M11在第二控制信號端VDD2輸入的第二控制信號的控制下，將第二控制信號輸出至第五節(jié)點P5；第十二薄膜晶體管M12在第五節(jié)點P5的控制下，將第二控制信號端VDD2的第二控制信號輸出至第四節(jié)點P4；第十三薄膜晶體管M13在第一節(jié)點P1的控制下，將參考信號端VSS的參考信號輸出至第五節(jié)點P5；第十四薄膜晶體管M14在第一節(jié)點P1的控制下，將參考信號端VSS的參考信號輸出至第四節(jié)點P4；第十五薄膜晶體管M15在第四節(jié)點P4為第二控制信號端VDD2輸入的第二控制信號時，將參考信號端VSS的參考信號輸出至第一節(jié)點P1；第十六薄膜晶體管M16在第四節(jié)點P4為第二控制信號端VDD2輸入的第二控制信號時，將參考信號端VSS的參考信號輸出至信號輸出端G[N]。

具體地，第五薄膜晶體管M5、第六薄膜晶體管M6、第七薄膜晶體管M7、第八薄膜晶體管M8、第九薄膜晶體管M9、、第十薄膜晶體管M10、第十一薄膜晶體管M11、第十二薄膜晶體管M12、第十三薄膜晶體管M13、第十四薄膜晶體管M14、第十五薄膜晶體管M15、以及第十六薄膜晶體管M16均可以為P型薄膜晶體管，也均可以為N型薄膜晶體管，如圖2d所示，在此不做限定。

具體地，在本發(fā)明實施例提供的上述移位寄存器中，第一控制信號端VDD1和第二控制信號端VDD2交替輸入控制信號，控制第一下拉控制模塊50和第二下拉控制模塊60交替工作。當(dāng)然，第一控制信號端VDD1和第二控制信號端VDD2交替輸入的控制信號的時長可以是幀掃描(Frame)的時長的整數(shù)倍，還可以和時鐘信號端CLK輸入的時鐘信號的周期相同或者是其整數(shù)倍，在此不做限定。

此外，第一下拉控制模塊50與第二下拉控制模塊60均用于消除第一節(jié)點P1和信號輸出端G[N]的噪音干擾，兩個下拉控制模塊交替工作，總是能夠保證其中一個下拉控制模塊處于工作狀態(tài)，維持第一節(jié)點P1和信號輸出端G[N]的電位的穩(wěn)定；同時，兩個下拉控制模塊交替工作，有利于提高移位寄存器的工作壽命，進而提高移位寄存器的穩(wěn)定性。

以上僅是舉例說明第一下拉控制模塊50和第二下拉控制模塊60的具體結(jié)構(gòu)，在具體實施時，第一下拉控制模塊50和第二下拉控制模塊60的具體結(jié)構(gòu)不限于本發(fā)明實施例提供的上述結(jié)構(gòu)，還可以是本領(lǐng)域技術(shù)人員可知的其他結(jié)構(gòu)，在此不作贅述。

下面結(jié)合圖2d所示的移位寄存器和圖3所示的輸入輸出時序圖，對本發(fā)明實施例提供的上述移位寄存器的工作過程作以描述。

如圖3所示，為本實施例中移位寄存器的輸入輸出時序圖，選取T1-T4四個階段；在下面的描述中，以1表示高電平，0表示低電平信號。

在T1階段，INPUT＝1，CLK＝0，VDD1＝1，VDD2＝0，RESET＝0。因INPUT＝1，第二薄膜晶體管M2打開，將信號輸入端INPUT輸入的有效脈沖信號輸出至第一節(jié)點P1，為第一節(jié)點P1充電，將第一節(jié)點P1的電位拉高至高電平；同時，第一薄膜晶體管M1打開，將參考信號端VSS的參考信號輸出至信號輸出端G[N]，使信號輸出端G[N]輸出低電平，實現(xiàn)在該時間段對信號輸出端G[N]的降噪處理；此外，在第一節(jié)點P1的電位為高電平時，第七薄膜晶體管M7、第八薄膜晶體管M8、第十三薄膜晶體管M13、以及第十四薄膜晶體管M14打開，分別將參考信號端VSS的參考信號輸出至第二節(jié)點P2、第三節(jié)點P3、第四節(jié)點P4、以及第五節(jié)點P5，使這四個節(jié)點的電位均保持低電平。

在T2階段，INPUT＝0，CLK＝1，VDD1＝1，VDD2＝0，RESET＝0。因CLK＝1，第一節(jié)點P1的電位為高電平，第三薄膜晶體管M3打開，將時鐘信號端CLK的時鐘信號輸出至信號輸出端G[N]，使信號輸出端G[N]輸出高電平信號，并通過與該移位寄存器對應(yīng)的第N行柵線，開啟液晶面板的顯示區(qū)域內(nèi)位于第N行柵線上的所有薄膜晶體管，數(shù)據(jù)線開始寫入信號；同時，因電容C的自舉作用，將第一節(jié)點P1的電位進一步拉高；因此T2階段為該移位寄存器的打開階段。

在T3階段，INPUT＝0，CLK＝0，VDD1＝1，VDD2＝0，RESET＝0。因CLK＝0，且第一節(jié)點P1的電位為高電平，第三薄膜晶體管M3保持開啟，將時鐘信號端CLK的時鐘信號輸出至信號輸出端G[N]，使信號輸出端G[N]輸出低電平信號；同時，由于電容C的自舉作用，將第一節(jié)點P1的電位拉低至正常高電平。

在T4階段，INPUT＝0，CLK＝0，VDD1＝1，VDD2＝0，RESET＝1。因RESET＝1，第四薄膜晶體管M4打開，將參考信號端VSS的參考信號輸出至第一節(jié)點P1，將第一節(jié)點P1的電位拉低至低電平；同時，因VDD1＝1，第五薄膜晶體管M5打開，將第一控制信號端VDD1的第一控制信號輸出至第三節(jié)點P3；因第三節(jié)點P3的電位為高電平，將第六薄膜晶體管M6打開，將第一控制信號端VDD1的第一控制信號輸出至第二節(jié)點P2；此時，在第二節(jié)點P2為第一控制信號端VDD1的第一控制信號時，第九薄膜晶體管M9和第十薄膜晶體管M10打開，將參考信號端VSS的參考信號分別輸出至第一節(jié)點P1和信號輸出端G[N]，實現(xiàn)對第一節(jié)點P1和信號輸出端G[N]的降噪處理；另外，因VDD2＝0，第十一薄膜晶體管M11和第十二薄膜晶體管M12處于截止狀態(tài)，使得第四節(jié)點P4和第五節(jié)點P5的電位均為低電平，進而使得第十五薄膜晶體管M15和第十六薄膜晶體管M16處于截止狀態(tài)。

此后，直至下一次的T1階段的出現(xiàn)，即INPUT＝1，CLK＝0，VDD1＝1，VDD2＝0，RESET＝0，利用第一薄膜晶體管M1將參考信號端VSS的參考信號輸出至信號輸出端G[N]，實現(xiàn)對信號輸出端G[N]的降噪處理，提高信號輸出端G[N]輸出的柵極掃描信號的穩(wěn)定性。

以上舉例說明只是以圖2d所示的移位寄存器來進行說明的，本發(fā)明實施例提供的移位寄存器可以通過在任何現(xiàn)有技術(shù)的移位寄存器中增加降噪模塊40實現(xiàn)，在此不做限定。

具體地，為了證明本發(fā)明實施例提供的上述移位寄存器的信號輸出端G[N]輸出的柵極掃描信號的穩(wěn)定性，將本發(fā)明實施例提供的上述移位寄存器與現(xiàn)有技術(shù)中的移位寄存器的信號輸出端進行輸出信號模擬，結(jié)果如圖4a和4b所示；其中，圖4a為在室溫下的模擬結(jié)果，插圖表示時間在75微秒至105微秒之間的模擬結(jié)果的放大圖，圖4b為正常工作10000小時后室溫下的模擬結(jié)果，插圖表示時間在60微秒至85微秒之間的模擬結(jié)果的放大圖，且圖4a和4b中的橫坐標time(s)均表示移位寄存器的信號輸出端輸出信號的時間，縱坐標voltage(V)均表示移位寄存器的信號輸出端輸出的信號大??；通過對比模擬結(jié)果，在像素電壓的保持階段，本發(fā)明實施例提供的上述移位寄存器的信號輸出端輸出的信號噪聲，要明顯低于現(xiàn)有技術(shù)中的移位寄存器的信號輸出端輸出的信號噪聲，且在正常工作10000小時后，本發(fā)明實施例提供的上述移位寄存器的信號輸出端輸出的信號噪聲仍然較小，且信號相對穩(wěn)定；因此，降噪模塊40的設(shè)置，有效地降低了移位寄存器在像素電壓的保持階段的噪聲，同時提高了移位寄存器的信號輸出端G[N]輸出的柵極掃描信號的穩(wěn)定性。

基于同一發(fā)明構(gòu)思，本發(fā)明實施例還提供了一種柵極集成驅(qū)動電路，可以包括級聯(lián)的多個本發(fā)明實施例提供的上述移位寄存器；其中，

第N級移位寄存器的信號輸出端向第N+1級移位寄存器的復(fù)位信號端輸入復(fù)位信號，或向第N+2級移位寄存器的復(fù)位信號端輸入復(fù)位信號，并向第N-1級移位寄存器的信號輸入端輸入有效脈沖信號，且N為大于1的整數(shù)。

具體地，為了方便說明各級移位寄存器中的降噪模塊40在各級移位寄存器之間的作用及連接關(guān)系，在本發(fā)明實施例提供的上述柵極集成驅(qū)動電路中，如圖5所示，第一時鐘信號端CLK1和第二時鐘信號端CLK2分別為各級移位寄存器提供時鐘信號，第一控制信號端VDD1和第二控制信號端VDD2為各級移位寄存器提供控制信號，參考信號端VSS為各級移位寄存器提供參考信號；并且，圖5中僅示出了五個移位寄存器，分別為第N-2級移位寄存器、第N-1級移位寄存器、第N級移位寄存器、第N+1級移位寄存器、第N+2級移位寄存器；其中，第N級移位寄存器的信號輸出端G[N]不僅向第N+2級移位寄存器的復(fù)位信號端RESET輸入復(fù)位信號，還向第N-1級移位寄存器的信號輸入端INPUT輸入有效脈沖信號；同時利用該有效脈沖信號，控制第N-1級移位寄存器中的降噪模塊40，維持第N-1級移位寄存器的信號輸出端G[N-1]的電位在像素電壓的保持階段為低電平，消除噪聲對第N-1級移位寄存器的信號輸出端G[N-1]的干擾。

此外，圖6給出了各級移位寄存器的信號輸出端與降噪模塊等效電容的連接關(guān)系示意圖，其中，每級移位寄存器的信號輸出端的噪聲，均可以通過該級移位寄存器中降噪模塊的等效電容耦合釋放到參考信號端VSS，使該級移位寄存器的信號輸出端的電位穩(wěn)定地維持在低電平；另外，當(dāng)?shù)贜級移位寄存器中的降噪模塊失去降噪功能時，噪聲可以通過電容耦合至與第N級移位寄存器相連的第N-1級移位寄存器或第N+1級移位寄存器中，通過第N-1級移位寄存器或第N+1級移位寄存器中的降噪模塊將噪聲耦合釋放到參考信號端VSS，消除噪聲，從而實現(xiàn)各級移位寄存器的信號輸出端的噪聲相互抵消(sharing)，進而提高整個柵極集成驅(qū)動電路輸出柵極掃描信號的穩(wěn)定性。

具體地，本發(fā)明實施例提供的上述柵極集成驅(qū)動電路中的每個移位寄存器的具體結(jié)構(gòu)與本發(fā)明實施例提供的上述移位寄存器在功能和結(jié)構(gòu)上均相同，重復(fù)之處不再贅述。

基于同一發(fā)明構(gòu)思，本發(fā)明實施例還提供了一種顯示裝置，可以包括本發(fā)明實施例提供的上述柵極集成驅(qū)動電路，其具體實施可參見本發(fā)明實施例提供的上述柵極集成驅(qū)動電路描述，相同之處不再贅述。

在具體實施時，本發(fā)明實施例還提供了一種移位寄存器的驅(qū)動方法，結(jié)合圖2c所示的移位寄存器和圖3所示的輸入輸出時序圖，可以包括：

在第一時間段，輸入模塊10在信號輸入端INPUT輸入的有效脈沖信號的控制下，將信號輸入端INPUT的有效脈沖信號提供至第一節(jié)點P1；降噪模塊40在信號輸入端INPUT輸入的有效脈沖信號的控制下，將參考信號端VSS的參考信號提供至信號輸出端G[N]；

在第二時間段，輸出控制模塊20在第一節(jié)點P1的控制下，將時鐘信號端CLK的時鐘信號提供至信號輸出端G[N]；

在第四時間段，復(fù)位模塊30在復(fù)位信號端RESET的復(fù)位信號的控制下，將參考信號端VSS的參考信號提供至第一節(jié)點P1。

具體地，在本發(fā)明實施例提供的上述移位寄存器的驅(qū)動方法中，結(jié)合圖2c和圖2d所示的移位寄存器和圖3所示的輸入輸出時序圖，還可以包括：

在第一時間段、第二時間段、以及第三時間段，第一下拉控制模塊50在第一節(jié)點P1為信號輸入端INPUT輸入的有效脈沖信號時，將參考信號端VSS的參考信號提供至第二節(jié)點P2；

在第四時間段，第一下拉控制模塊50在第二節(jié)點P2為第一控制信號端VDD1輸入的第一控制信號時，將參考信號端VSS的參考信號分別提供至第一節(jié)點P1和信號輸出端G[N]。

本發(fā)明實施例提供了一種移位寄存器、其驅(qū)動方法、柵極集成驅(qū)動電路及顯示裝置，該移位寄存器包括輸入模塊，用于在信號輸入端輸入的有效脈沖信號的控制下，將有效脈沖信號提供至第一節(jié)點；輸出控制模塊，用于在第一節(jié)點的控制下，將時鐘信號端的時鐘信號提供至信號輸出端；復(fù)位模塊，用于在復(fù)位信號端的復(fù)位信號的控制下，將參考信號端的參考信號提供至第一節(jié)點；還包括連接于信號輸入端、參考信號端、以及信號輸出端之間的降噪模塊，用于在信號輸入端輸入的有效脈沖信號的控制下，將參考信號端的參考信號提供至信號輸出端；因此，通過在現(xiàn)有的移位寄存器中增設(shè)降噪模塊，在信號輸入端輸入的有效脈沖信號的控制下，利用參考信號端的參考信號，降低對信號輸出端的噪聲干擾；同時，在由級聯(lián)的多個本發(fā)明實施例提供的上述移位寄存器組成的柵極集成驅(qū)動電路中，利用各級移位寄存器中的降噪模塊與各級移位寄存器的信號輸出端之間的連接關(guān)系，當(dāng)一個移位寄存器的信號輸出端輸出異常時，可以將噪聲耦合至與該級移位寄存器相鄰的移位寄存器中的降噪模塊，通過該降噪模塊將噪聲耦合釋放到參考信號端，消除噪聲，使各級移位寄存器的信號輸出端的噪聲相互抵消，在提高移位寄存器去除噪音的能力的同時，提高柵極集成驅(qū)動電路輸出的柵極掃描信號的穩(wěn)定性。

顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。