本發(fā)明涉及液晶顯示技術(shù)領(lǐng)域，尤其涉及一種GOA電路驅(qū)動(dòng)架構(gòu)。

背景技術(shù)：

液晶顯示器以其高顯示品質(zhì)、價(jià)格低廉、攜帶方便等優(yōu)點(diǎn)，成為在移動(dòng)通訊設(shè)備、PC、TV等的顯示終端。目前普遍采用的TV液晶顯示器的面板驅(qū)動(dòng)技術(shù)逐漸趨向于采用GOA技術(shù)，即陣列基板行驅(qū)動(dòng)(Gate Driver on Array)技術(shù)，其運(yùn)用平板顯示面板的原有制程將面板水平掃描線的驅(qū)動(dòng)電路制作在顯示區(qū)周圍的基板上，GOA技術(shù)能簡化平板顯示面板的制作工序，省去水平掃描線方向的接合(bonding)工藝，可提升產(chǎn)能并降低產(chǎn)品成本，同時(shí)可以提升顯示面板的集成度使之更適合制作窄邊框或無邊框顯示產(chǎn)品，滿足現(xiàn)代人們的視覺追求。

隨著人們對(duì)液晶顯示器越來越窄邊框的視覺需求，GOA技術(shù)還需要不斷的縮減邊框，這就成為技術(shù)人員們急需解決的難題。

圖1所示為現(xiàn)有平板顯示的GOA多級(jí)驅(qū)動(dòng)架構(gòu)示意圖，顯示了在現(xiàn)有技術(shù)中，用于平板顯示的GOA電路的一種多級(jí)連接方法，面板左右兩側(cè)各級(jí)GOA電路的外圍都放置有第一低頻時(shí)鐘信號(hào)LC1、第二低頻時(shí)鐘信號(hào)LC2、直流低電壓VSS、及4個(gè)高頻時(shí)鐘信號(hào)CK1～CK4的金屬線。數(shù)個(gè)提供數(shù)據(jù)信號(hào)的數(shù)據(jù)線，數(shù)個(gè)提供掃描信號(hào)的掃描線，數(shù)個(gè)像素P陣列排布，每一像素P電性連接于一條數(shù)據(jù)線及一條掃描線；數(shù)個(gè)GOA電路依序逐級(jí)排列GOA(1)、GOA(n-1)、GOA(n)、GOA(n+1)，每一GOA電路分別輸出一柵極信號(hào)，以掃描顯示裝置中對(duì)應(yīng)的掃描線(gate line)，各GOA電路分別電性連接第一低頻時(shí)鐘信號(hào)LC1、第二低頻時(shí)鐘信號(hào)LC2、直流低電壓VSS、四個(gè)高頻時(shí)鐘信號(hào)CK1～CK4中的一個(gè)高頻時(shí)鐘信號(hào)。具體地，第n級(jí)GOA電路分別接受第一低頻時(shí)鐘信號(hào)LC1、第二低頻時(shí)鐘信號(hào)LC2、直流低電壓VSS、高頻時(shí)鐘信號(hào)CK1～CK4中的1個(gè)高頻時(shí)鐘信號(hào)、第n-2級(jí)GOA電路產(chǎn)生的G(n-2)信號(hào)和啟動(dòng)信號(hào)ST(n-2)、第n+2級(jí)GOA電路產(chǎn)生的G(n+2)信號(hào)，并產(chǎn)生G(n)、ST(n)和Q(n)信號(hào)。由此可見，現(xiàn)有用于平板顯示的GOA電路中使用的薄膜晶體管元件數(shù)量較多，并且在顯示面板的左、右兩側(cè)都需要五條金屬線來傳輸?shù)谝坏皖l時(shí)鐘信號(hào)LC1與第二低頻時(shí)鐘信號(hào)LC2，直流低電壓VSS及四個(gè)高頻信號(hào)中一個(gè)，這樣既不利于制作成本的降低，也不利于GOA電路尺寸的縮減。

如圖2所示，為現(xiàn)有技術(shù)中一種GOA電路，同時(shí)結(jié)合圖1進(jìn)行說明，本顯示架構(gòu)中，GOA電路包括有啟動(dòng)信號(hào)STV，第一低頻時(shí)鐘信號(hào)LC1、第二低頻時(shí)鐘信號(hào)LC2、直流低電壓VSS、及4個(gè)高頻時(shí)鐘信號(hào)CK1～CK4。啟動(dòng)信號(hào)用于啟動(dòng)GOA的前2級(jí)的T11，以及下拉最后兩級(jí)的T31和T41，低頻信號(hào)LC1和LC2交替的進(jìn)行GOA電路的下拉維持，GOA電路主要用于在掃描線(gate line)處于關(guān)閉狀態(tài)時(shí)，保持Gn處于穩(wěn)定的低電位VSS，同時(shí)掃描線(gate line)所需Gn信號(hào)主要通過四個(gè)高頻信號(hào)中的其中一個(gè)進(jìn)行輸出高電平，使顯示面板的掃描(gate)信號(hào)可以很好地打開控制數(shù)據(jù)(date)信號(hào)輸入的TFT，即使像素P可以正常充放電。這種GOA顯示面板掃描線(gate line)側(cè)邊框較大，無法滿足目前更窄邊框的需求。

技術(shù)實(shí)現(xiàn)要素：

因此，本發(fā)明的目的在于提供一種GOA電路驅(qū)動(dòng)架構(gòu)，減少GOA電路所占邊框空間。

為實(shí)現(xiàn)上述目的，本發(fā)明提供了一種GOA電路驅(qū)動(dòng)架構(gòu)，包括：數(shù)個(gè)提供數(shù)據(jù)信號(hào)的數(shù)據(jù)線，數(shù)個(gè)提供掃描信號(hào)的掃描線，數(shù)個(gè)像素陣列排布，每一像素電性連接于一條數(shù)據(jù)線及一條掃描線；奇數(shù)級(jí)GOA電路依序排列于AA區(qū)像素一側(cè)，偶數(shù)級(jí)GOA電路依序排列于AA區(qū)像素另一側(cè)，每一級(jí)GOA電路分別輸出一柵極信號(hào)以掃描對(duì)應(yīng)的掃描線，各級(jí)GOA電路分別連接第一低頻時(shí)鐘信號(hào)、第二低頻時(shí)鐘信號(hào)、直流低電壓，奇數(shù)級(jí)GOA電路連接第一高頻時(shí)鐘信號(hào)和第三高頻時(shí)鐘信號(hào)其中之一，偶數(shù)級(jí)GOA電路連接第二高頻時(shí)鐘信號(hào)和第四高頻時(shí)鐘信號(hào)其中之一，最初兩級(jí)和最后兩級(jí)GOA電路分別連接啟動(dòng)信號(hào)。

其中，第N級(jí)GOA電路包括：

第一薄膜晶體管，其柵極連接第N-2級(jí)啟動(dòng)信號(hào)端，源極和漏極分別連接第N-2級(jí)柵極信號(hào)端和第N級(jí)第一電路點(diǎn)；

第二薄膜晶體管，其柵極連接第N級(jí)第一電路點(diǎn)，源極和漏極分別連接高頻時(shí)鐘信號(hào)和第N級(jí)柵極信號(hào)端；

第三薄膜晶體管，其柵極連接第N級(jí)第一電路點(diǎn)，源極和漏極分別連接高頻時(shí)鐘信號(hào)和第N級(jí)啟動(dòng)信號(hào)端；

電容，其連接于第N級(jí)第一電路點(diǎn)和第N級(jí)柵極信號(hào)端之間；

第四薄膜晶體管，其柵極連接第N+2級(jí)啟動(dòng)信號(hào)端，源極和漏極分別連接第N級(jí)柵極信號(hào)端和直流低電壓；

第五薄膜晶體管，其柵極連接第N+2級(jí)啟動(dòng)信號(hào)端，源極和漏極分別連接第N級(jí)第一電路點(diǎn)和直流低電壓；

第六薄膜晶體管，其柵極連接第N級(jí)第二電路點(diǎn)，源極和漏極分別連接第N級(jí)柵極信號(hào)端和直流低電壓；

第七薄膜晶體管，其柵極連接第N級(jí)第二電路點(diǎn)，源極和漏極分別連接第N級(jí)第一電路點(diǎn)和直流低電壓；

第八薄膜晶體管，其柵極連接第N級(jí)第三電路點(diǎn)，源極和漏極分別連接第N級(jí)柵極信號(hào)端和直流低電壓；

第九薄膜晶體管，其柵極連接第N級(jí)第三電路點(diǎn)，源極和漏極分別連接第N級(jí)第一電路點(diǎn)和直流低電壓；

第十薄膜晶體管，其柵極連接第一低頻時(shí)鐘信號(hào)，源極和漏極分別連接第一低頻時(shí)鐘信號(hào)和第十一薄膜晶體管的柵極；

第十一薄膜晶體管，其源極和漏極分別連接第一低頻時(shí)鐘信號(hào)和第N級(jí)第三電路點(diǎn)；

第十二薄膜晶體管，其柵極連接第N級(jí)第一電路點(diǎn)，源極和漏極分別連接第N級(jí)第三電路點(diǎn)和直流低電壓；

第十三薄膜晶體管，其柵極連接第二低頻時(shí)鐘信號(hào)，源極和漏極分別連接第二低頻時(shí)鐘信號(hào)和第十四薄膜晶體管的柵極；

第十四薄膜晶體管，其源極和漏極分別連接第二低頻時(shí)鐘信號(hào)和第N級(jí)第二電路點(diǎn)；

第十五薄膜晶體管，其柵極連接第N級(jí)第一電路點(diǎn)，源極和漏極分別連接第N級(jí)第二電路點(diǎn)和直流低電壓；

第十六薄膜晶體管，其柵極連接第N級(jí)第一電路點(diǎn)，源極和漏極分別連接第十四薄膜晶體管的柵極和直流低電壓；

第十七薄膜晶體管，其柵極連接第N級(jí)第一電路點(diǎn)，源極和漏極分別連接第十一薄膜晶體管的柵極和直流低電壓；

第十八薄膜晶體管，其柵極連接第N級(jí)第一電路點(diǎn)，源極和漏極分別連接第N-2級(jí)柵極信號(hào)端和電壓下拉電路點(diǎn)。

其中，該電壓下拉電路點(diǎn)為高頻時(shí)鐘信號(hào)。

其中，該電壓下拉電路點(diǎn)為直流低電壓。

其中，該電壓下拉電路點(diǎn)為第N級(jí)啟動(dòng)信號(hào)端。

其中，所述第一、第二、第三及第四高頻時(shí)鐘信號(hào)的波形相同，相位順序相差四分之一周期。

其中，所述第一低頻時(shí)鐘信號(hào)和第二低頻時(shí)鐘信號(hào)波形相同，相位相反。

綜上所述，本發(fā)明的GOA電路驅(qū)動(dòng)架構(gòu)能夠減少GOA電路所占邊框空間，使顯示面板做到更窄邊框或無邊框設(shè)計(jì)。

附圖說明

下面結(jié)合附圖，通過對(duì)本發(fā)明的具體實(shí)施方式詳細(xì)描述，將使本發(fā)明的技術(shù)方案及其他有益效果顯而易見。

附圖中，

圖1為現(xiàn)有平板顯示的GOA多級(jí)驅(qū)動(dòng)架構(gòu)示意圖；

圖2為現(xiàn)有平板顯示的一種GOA實(shí)施電路示意圖；

圖3為本發(fā)明的GOA電路驅(qū)動(dòng)架構(gòu)示意圖；

圖4為本發(fā)明的GOA電路驅(qū)動(dòng)架構(gòu)實(shí)施方案一的GOA電路原理圖；

圖5為本發(fā)明的GOA電路驅(qū)動(dòng)架構(gòu)實(shí)施方案二的GOA電路原理圖；

圖6為本發(fā)明的GOA電路驅(qū)動(dòng)架構(gòu)實(shí)施方案三的GOA電路原理圖；

圖7為本發(fā)明的GOA電路驅(qū)動(dòng)架構(gòu)的GOA電路時(shí)序圖。

具體實(shí)施方式

如圖3所示，其為本發(fā)明的GOA電路驅(qū)動(dòng)架構(gòu)。該GOA電路驅(qū)動(dòng)架構(gòu)采用的是GOA電路奇數(shù)偶數(shù)級(jí)左右分開驅(qū)動(dòng)的方式，如奇數(shù)級(jí)G1在AA(有效顯示)區(qū)像素的左側(cè)驅(qū)動(dòng)，偶數(shù)級(jí)G2則在AA區(qū)像素的右側(cè)驅(qū)動(dòng)，依次奇數(shù)級(jí)G3在AA區(qū)像素的左側(cè)驅(qū)動(dòng)，偶數(shù)級(jí)G4則在AA區(qū)像素的右側(cè)驅(qū)動(dòng)，依次類推，實(shí)現(xiàn)像素的驅(qū)動(dòng)，此種驅(qū)動(dòng)方式可以省去一半的GOA電路所占的高度空間，如果以一級(jí)GOA電路的面積來計(jì)算，在GOA電路的高度可以增加一倍的前提下，GOA電路的寬度就可以減少一半，再加上GOA電路驅(qū)動(dòng)所需要的高頻信號(hào)CK的數(shù)量也可以減少一半，這樣就極大的縮減了掃描線側(cè)的邊框。

該GOA電路驅(qū)動(dòng)架構(gòu)主要包括：

數(shù)個(gè)提供數(shù)據(jù)信號(hào)的數(shù)據(jù)線，數(shù)個(gè)提供掃描信號(hào)的掃描線，數(shù)個(gè)像素P陣列排布，每一像素P電性連接于一條數(shù)據(jù)線及一條掃描線；奇數(shù)級(jí)GOA電路依序排列于AA區(qū)像素一側(cè)，偶數(shù)級(jí)GOA電路依序排列于AA區(qū)像素另一側(cè)，每一級(jí)GOA電路分別輸出一柵極信號(hào)以掃描對(duì)應(yīng)的掃描線，各級(jí)GOA電路分別電性連接第一低頻時(shí)鐘信號(hào)LC1、第二低頻時(shí)鐘信號(hào)LC2、直流低電壓VSS，奇數(shù)級(jí)GOA電路連接高頻時(shí)鐘信號(hào)CK1和CK3其中之一，偶數(shù)級(jí)GOA電路連接高頻時(shí)鐘信號(hào)CK2和CK4其中之一，最初兩級(jí)和最后兩級(jí)GOA電路分別連接啟動(dòng)信號(hào)ST。

圖4為本發(fā)明的GOA電路驅(qū)動(dòng)架構(gòu)實(shí)施方案一的GOA電路原理圖。第N級(jí)GOA電路包括：

薄膜晶體管T11，其柵極連接第N-2級(jí)啟動(dòng)信號(hào)端ST(N-2)，源極和漏極分別連接第N-2級(jí)柵極信號(hào)端G(N-2)和第N級(jí)第一電路點(diǎn)Q(N)；

薄膜晶體管T21，其柵極連接第N級(jí)第一電路點(diǎn)Q(N)，源極和漏極分別連接高頻時(shí)鐘信號(hào)CK和第N級(jí)柵極信號(hào)端G(N)；

薄膜晶體管T22，其柵極連接第N級(jí)第一電路點(diǎn)Q(N)，源極和漏極分別連接高頻時(shí)鐘信號(hào)CK和第N級(jí)啟動(dòng)信號(hào)端ST(N)；

電容Cb，其連接于第N級(jí)第一電路點(diǎn)Q(N)和第N級(jí)柵極信號(hào)端G(N)之間；

薄膜晶體管T31，其柵極連接第N+2級(jí)啟動(dòng)信號(hào)端ST(N+2)，源極和漏極分別連接第N級(jí)柵極信號(hào)端G(N)和直流低電壓VSS；

薄膜晶體管T41，其柵極連接第N+2級(jí)啟動(dòng)信號(hào)端ST(N+2)，源極和漏極分別連接第N級(jí)第一電路點(diǎn)Q(N)和直流低電壓VSS；

薄膜晶體管T33，其柵極連接第N級(jí)第二電路點(diǎn)K(N)，源極和漏極分別連接第N級(jí)柵極信號(hào)端G(N)和直流低電壓VSS；

薄膜晶體管T43，其柵極連接第N級(jí)第二電路點(diǎn)K(N)，源極和漏極分別連接第N級(jí)第一電路點(diǎn)Q(N)和直流低電壓VSS；

薄膜晶體管T32，其柵極連接第N級(jí)第三電路點(diǎn)P(N)，源極和漏極分別連接第N級(jí)柵極信號(hào)端G(N)和直流低電壓VSS；

薄膜晶體管T42，其柵極連接第N級(jí)第三電路點(diǎn)P(N)，源極和漏極分別連接第N級(jí)第一電路點(diǎn)Q(N)和直流低電壓VSS；

薄膜晶體管T51，其柵極連接第一低頻時(shí)鐘信號(hào)LC1，源極和漏極分別連接第一低頻時(shí)鐘信號(hào)LC1和第薄膜晶體管T53的柵極；

薄膜晶體管T53，其源極和漏極分別連接第一低頻時(shí)鐘信號(hào)LC1和第N級(jí)第三電路點(diǎn)P(N)；

薄膜晶體管T54，其柵極連接第N級(jí)第一電路點(diǎn)Q(N)，源極和漏極分別連接第N級(jí)第三電路點(diǎn)P(N)和直流低電壓VSS；

薄膜晶體管T61，其柵極連接第二低頻時(shí)鐘信號(hào)LC2，源極和漏極分別連接第二低頻時(shí)鐘信號(hào)LC2和薄膜晶體管T63的柵極；

薄膜晶體管T63，其源極和漏極分別連接第二低頻時(shí)鐘信號(hào)LC2和第N級(jí)第二電路點(diǎn)K(N)；

薄膜晶體管T64，其柵極連接第N級(jí)第一電路點(diǎn)Q(N)，源極和漏極分別連接第N級(jí)第二電路點(diǎn)K(N)和直流低電壓VSS；

薄膜晶體管T62，其柵極連接第N級(jí)第一電路點(diǎn)Q(N)，源極和漏極分別連接薄膜晶體管T63的柵極和直流低電壓VSS；

薄膜晶體管T52，其柵極連接第N級(jí)第一電路點(diǎn)Q(N)，源極和漏極分別連接薄膜晶體管T53的柵極和直流低電壓VSS；

薄膜晶體管T71，其柵極連接第N級(jí)第一電路點(diǎn)Q(N)，源極和漏極分別連接第N-2級(jí)柵極信號(hào)端G(N-2)和電壓下拉電路點(diǎn)。

圖4中，T71連接的電壓下拉電路點(diǎn)為高頻時(shí)鐘信號(hào)CK。要想使用圖3所示的驅(qū)動(dòng)架構(gòu)，只需要在圖2所示原有的GOA電路中增加一顆TFT(T71)即可實(shí)現(xiàn)，原因?yàn)槟壳癎OA電路之所以使用圖1所示原有的驅(qū)動(dòng)架構(gòu)，主要在于GOA輸出驅(qū)動(dòng)信號(hào)Gn后，Gn信號(hào)的下降時(shí)間(falling time)過長，在AA區(qū)gate側(cè)的遠(yuǎn)端，falling time會(huì)更長，這樣面板在顯示品質(zhì)在就可能存在gate側(cè)遠(yuǎn)近端亮度不同，遠(yuǎn)端色偏等問題。而圖4中的GOA電路即可實(shí)現(xiàn)GOA電路gate輸出在變成低電位的時(shí)候，有更大的力度下拉，可以很好的將Gn的falling time縮短。

圖5為本發(fā)明的GOA電路驅(qū)動(dòng)架構(gòu)實(shí)施方案二的GOA電路原理圖，其中T71連接的電壓下拉電路點(diǎn)為直流低電壓VSS。如圖5，將圖4中T71的Source端下拉到VSS，同樣也可以實(shí)現(xiàn)Gn快速下拉的目的。

圖6為本發(fā)明的GOA電路驅(qū)動(dòng)架構(gòu)實(shí)施方案三的GOA電路原理圖，其中T71連接的電壓下拉電路點(diǎn)為第N級(jí)啟動(dòng)信號(hào)端ST(N)。如圖6，將圖4中T71下拉到STn，同樣也可以實(shí)現(xiàn)Gn快速下拉的目的。同時(shí)實(shí)施案例中Gn的下拉全部由原來的Gn+2變化成ST(n+2)，這樣做的好處在于不需要Gn參與下拉，原因?yàn)镚n輸出實(shí)際上會(huì)受到AA區(qū)，date等信號(hào)的干擾，下拉能力是不太穩(wěn)定的，同時(shí)如果由于面內(nèi)不良造成Gn異常，那么Gn-2就無法下拉，從而將造成整個(gè)GOA電路異常。使用STn+2來下拉后，下拉不會(huì)受到面內(nèi)的任何干擾，最主要是STn下拉會(huì)較Gn更快，有利于減小Gn的falling time。

圖7為本發(fā)明的GOA電路驅(qū)動(dòng)架構(gòu)的GOA電路時(shí)序圖，適用于所有實(shí)施例的GOA電路，另外，本發(fā)明的CK的數(shù)量可以是任何偶數(shù)。第一、第二、第三及第四高頻CK時(shí)鐘信號(hào)的波形相同，相位順序相差四分之一周期。第一低頻時(shí)鐘信號(hào)LC1和第二低頻時(shí)鐘信號(hào)LC2波形相同，相位相反。

綜上所述，本發(fā)明的GOA電路驅(qū)動(dòng)架構(gòu)能夠減少GOA電路所占邊框空間，使顯示面板做到更窄邊框或無邊框設(shè)計(jì)。

以上所述，對(duì)于本領(lǐng)域的普通技術(shù)人員來說，可以根據(jù)本發(fā)明的技術(shù)方案和技術(shù)構(gòu)思作出其他各種相應(yīng)的改變和變形，而所有這些改變和變形都應(yīng)屬于本發(fā)明后附的權(quán)利要求的保護(hù)范圍。