本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路、顯示裝置。

背景技術(shù)：

液晶顯示器(liquidcrystaldisplay，簡稱lcd)具有低輻射、體積小及低耗能等優(yōu)點(diǎn)，被廣泛地應(yīng)用在筆記本電腦、平面電視或移動(dòng)電話等電子產(chǎn)品中。

現(xiàn)有技術(shù)中，通常在液晶顯示器中陣列基板的周邊設(shè)置goa(gatedriveronarray，陣列基板行驅(qū)動(dòng))電路，用于對柵線進(jìn)行逐行掃描。該goa電路包括多個(gè)級(jí)聯(lián)的移位寄存器單元，每個(gè)移位寄存器單元與液晶顯示器的顯示區(qū)域中的一條柵線(gate)相連接。該移位寄存器單元內(nèi)設(shè)置有上拉節(jié)點(diǎn)pu，在該上拉節(jié)點(diǎn)pu的控制下，該移位寄存器單元可以向與其相連接的柵線輸出柵極掃描信號(hào)。

在此情況下，以上述移位寄存器單元中的晶體管為n型晶體管為例，為了使得上述goa電路可以對所有柵線進(jìn)行逐行掃描，如圖1a所示，在一圖像幀內(nèi)，只有在第②階段，上拉節(jié)點(diǎn)pu為高電平，與第n行柵線相連接的移位寄存器單元的信號(hào)輸出端output_n輸出高電平，而在第③階段，需要將上拉節(jié)點(diǎn)pu的電位下拉至低電平，以停止對第n行柵線的掃描。此時(shí)，與第n+1行柵線相連接的移位寄存器單元的信號(hào)輸出端output_n+1輸出高電平。以此類推可以實(shí)現(xiàn)柵線的逐行掃描。其中，n≥2，n為正整數(shù)。

然而，當(dāng)與某一行柵線相連接的移位寄存器單元的上拉節(jié)點(diǎn)pu的電壓，在上述第③階段無法被下拉至低電平，使得上拉節(jié)點(diǎn)pu在該第③階段以后出現(xiàn)如圖1b所示的波動(dòng)時(shí)，該行柵線會(huì)接收到異常信號(hào)(gatemultiout)，從而導(dǎo)致顯示異常。

現(xiàn)有技術(shù)中，為了解決上述問題，通常在相鄰兩圖像幀的blanking(消隱)時(shí)間，對每一級(jí)移位寄存器單元中的上拉節(jié)點(diǎn)pu進(jìn)行降噪。然而blanking時(shí)間較短，因此對pu的降噪效果并不理想。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施例提供一種移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路、顯示裝置，能夠解決在blanking時(shí)間對pu進(jìn)行降噪，導(dǎo)致降噪效果不理想的問題。

為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案：

本發(fā)明實(shí)施例的一方面，提供一種移位寄存器單元包括上拉控制模塊、上拉模塊、下拉控制模塊、下拉模塊、復(fù)位模塊以及節(jié)點(diǎn)重置模塊；所述上拉控制模塊連接信號(hào)輸入端以及上拉節(jié)點(diǎn)；所述上拉控制模塊用于在所述信號(hào)輸入端的控制下，將所述信號(hào)輸入端的信號(hào)輸出至所述上拉節(jié)點(diǎn)；所述上拉模塊連接第一時(shí)鐘信號(hào)端、所述上拉節(jié)點(diǎn)以及信號(hào)輸出端；所述上拉模塊用于將所述上拉節(jié)點(diǎn)的電壓進(jìn)行存儲(chǔ)，并在所述上拉節(jié)點(diǎn)的控制下，將所述第一時(shí)鐘信號(hào)端的電壓輸出至所述信號(hào)輸出端；所述下拉控制模塊連接第一控制信號(hào)端、所述上拉節(jié)點(diǎn)、下拉節(jié)點(diǎn)以及第一電壓端；所述下拉控制模塊用于在所述第一控制信號(hào)端的控制下，將所述第一控制信號(hào)端的電壓輸出至所述下拉節(jié)點(diǎn)，或者用于在所述上拉節(jié)點(diǎn)的控制下，將所述下拉節(jié)點(diǎn)的電壓下拉至所述第一電壓端；所述下拉模塊連接所述下拉節(jié)點(diǎn)、所述上拉節(jié)點(diǎn)、所述信號(hào)輸出端以及所述第一電壓端；所述下拉模塊用于在所述下拉節(jié)點(diǎn)的控制下，分別將所述上拉節(jié)點(diǎn)和所述信號(hào)輸出端的電壓下拉至所述第一電壓端；所述復(fù)位模塊連接復(fù)位信號(hào)端、所述上拉節(jié)點(diǎn)、所述信號(hào)輸出端以及所述第一電壓端；所述復(fù)位模塊用于在所述復(fù)位信號(hào)端的控制下，分別將所述上拉節(jié)點(diǎn)和所述信號(hào)輸出端的電壓下拉至所述第一電壓端；所述節(jié)點(diǎn)重置模塊連接所述上拉節(jié)點(diǎn)、第二控制信號(hào)端、使能信號(hào)端以及所述第一電壓端；所述節(jié)點(diǎn)重置模塊用于在所述使能信號(hào)端的控制下，在一圖像幀內(nèi)，且在所述信號(hào)輸出端輸出柵極掃描信號(hào)之后，通過第二控制信號(hào)端周期性地將所述上拉節(jié)點(diǎn)的電壓下拉至所述第一電壓端。

優(yōu)選的，所述第二控制信號(hào)端與所述第一時(shí)鐘信號(hào)端相連接；所述使能信號(hào)端與所述上拉節(jié)點(diǎn)相連接；所述節(jié)點(diǎn)重置模塊包括第一晶體管和第二晶體管；所述第一晶體管的尺寸小于所述第二晶體管的尺寸；所述第一晶體管的柵極連接所述第一時(shí)鐘信號(hào)端，第一極連接所述上拉節(jié)點(diǎn)，第二極與所述第一電壓端相連接；所述第二晶體管的柵極連接所述上拉節(jié)點(diǎn)，第一極連接所述第一時(shí)鐘信號(hào)端，第二極與所述第一電壓端相連接。

優(yōu)選的，所述第二控制信號(hào)端與第二時(shí)鐘信號(hào)端相連接；所述使能信號(hào)端與所述信號(hào)輸入端相連接；其中，所述第二時(shí)鐘信號(hào)端輸出的信號(hào)與所述第一時(shí)鐘信號(hào)端輸出的信號(hào)周期相同，相位相反；所述節(jié)點(diǎn)重置模塊包括第一晶體管和第二晶體管；所述第一晶體管的尺寸小于所述第二晶體管的尺寸；所述第一晶體管的柵極連接所述第二時(shí)鐘信號(hào)端，第一極連接所述上拉節(jié)點(diǎn)，第二極與所述第一電壓端相連接；所述第二晶體管的柵極連接所述信號(hào)輸入端，第一極連接所述第二時(shí)鐘信號(hào)端，第二極與所述第一電壓端相連接。

優(yōu)選的，所述第一控制信號(hào)端連接第二時(shí)鐘信號(hào)端；其中，所述第二時(shí)鐘信號(hào)端輸出的信號(hào)與所述第一時(shí)鐘信號(hào)端輸出的信號(hào)周期相同，相位相反；或者，所述第一控制信號(hào)端連接第二電壓端；所述第一電壓端與所述第二電壓端輸出的信號(hào)互為高低電平。

優(yōu)選的，所述第二控制信號(hào)端與所述第一時(shí)鐘信號(hào)端相連接；所述使能信號(hào)端與所述下拉節(jié)點(diǎn)相連接；所述節(jié)點(diǎn)重置模塊包括第一晶體管和第二晶體管；所述第一晶體管的尺寸小于所述第二晶體管的尺寸；所述第一晶體管的柵極連接所述第二晶體管的第二極，第一極連接所述上拉節(jié)點(diǎn)，第二極與所述第一電壓端相連接；所述第二晶體管的柵極連接所述下拉節(jié)點(diǎn)，第一極連接所述第一時(shí)鐘信號(hào)端。

優(yōu)選的，所述上拉控制模塊包括第三晶體管；所述第三晶體管的柵極和第一極連接所述信號(hào)輸入端，第二極與所述上拉節(jié)點(diǎn)相連接。

優(yōu)選的，所述上拉模塊包括驅(qū)動(dòng)晶體管和存儲(chǔ)電容；所述驅(qū)動(dòng)晶體管的柵極連接所述上拉節(jié)點(diǎn)，第一極連接所述第一時(shí)鐘信號(hào)端，第二極與所述信號(hào)輸出端相連接；所述存儲(chǔ)電容的一端連接所述驅(qū)動(dòng)晶體管的柵極，另一端與所述驅(qū)動(dòng)晶體管的第二極相連接。

優(yōu)選的，所述下拉控制模塊包括第四晶體管、第五晶體管、第六晶體管以及第七晶體管；所述第四晶體管的柵極和第一極連接所述第一控制信號(hào)端，第二極與所述第五晶體管的柵極相連接；所述第五晶體管的第一極連接所述第一控制信號(hào)端，第二極與所述下拉節(jié)點(diǎn)相連接；所述第六晶體管的柵極連接所述上拉節(jié)點(diǎn)，第一極連接所述下拉節(jié)點(diǎn)，第二極與所述第一電壓端相連接；所述第七晶體管的柵極連接所述上拉節(jié)點(diǎn)，第一極連接所述第四晶體管的第二極，第二極與所述第一電壓端相連接。

優(yōu)選的，所述下拉模塊包括第八晶體管和第九晶體管；所述第八晶體管的柵極連接所述下拉節(jié)點(diǎn)，第一極連接所述上拉節(jié)點(diǎn)，第二極與所述第一電壓端相連接；所述第九晶體管的柵極連接所述下拉節(jié)點(diǎn)，第一極連接所述信號(hào)輸出端，第二極與所述第一電壓端相連接。

優(yōu)選的，所述復(fù)位模塊包括第十晶體管和第十一晶體管；所述第十晶體管的柵極連接所述復(fù)位信號(hào)端，第一極連接所述上拉節(jié)點(diǎn)，第二極與所述第一電壓端相連接；所述第十一晶體管的柵極連接所述復(fù)位信號(hào)端，第一極連接所述信號(hào)輸出端，第二極與所述第一電壓端相連接。

優(yōu)選的，還包括輔助下拉模塊；所述輔助下拉模塊連接所述第一控制信號(hào)端、所述信號(hào)輸出端以及所述第一電壓端；所述輔助下拉模塊用于在所述第一控制信號(hào)端的控制下，將所述信號(hào)輸出端的電壓下拉至所述第一電壓端；所述輔助下拉模塊包括第十二晶體管；所述第十二晶體管的柵極連接所述第一控制信號(hào)端，第一極連接所述信號(hào)輸出端，第二極與所述第一電壓端相連接。

優(yōu)選的，所述上拉控制模塊還連接所述第一控制信號(hào)端，用于在所述第一控制信號(hào)端的控制下，將所述信號(hào)輸入端的電壓輸出至所述上拉節(jié)點(diǎn)；所述上拉控制模塊還包括第十三晶體管；所述第十三晶體管的柵極連接所述第一控制信號(hào)端，第一極連接所述信號(hào)輸入端，第二極與所述上拉節(jié)點(diǎn)相連接。

本發(fā)明實(shí)施例的另一方面，提供一種柵極驅(qū)動(dòng)電路，包括多個(gè)級(jí)聯(lián)的如上所述的任意一種移位寄存器單元。第一級(jí)移位寄存器單元的信號(hào)輸入端連接起始信號(hào)端；除了第一級(jí)移位寄存器單元以外，上一級(jí)移位寄存器單元的信號(hào)輸出端與下一級(jí)移位寄存器單元的信號(hào)輸入端相連接；除了最后一級(jí)移位寄存器單元以外，下一級(jí)移位寄存器單元的信號(hào)輸出端與上一級(jí)移位寄存器單元的復(fù)位信號(hào)端相連接；最后一級(jí)移位寄存器單元的復(fù)位信號(hào)端連接所述起始信號(hào)端。

本發(fā)明實(shí)施例的又一方面，提供一種顯示裝置，包括如上所述的柵極驅(qū)動(dòng)電路。

本發(fā)明實(shí)施例的再一方面，提供一種用于驅(qū)動(dòng)如上所述的任意一項(xiàng)移位寄存器單元的方法，在一圖像幀內(nèi)，所述方法包括：在輸入階段：在信號(hào)輸入端的控制下，上拉控制模塊將所述信號(hào)輸入端的電壓輸出至上拉節(jié)點(diǎn)；上拉模塊將所述上拉節(jié)點(diǎn)的電位進(jìn)行存儲(chǔ)，并在所述上拉節(jié)點(diǎn)的控制下將第一時(shí)鐘信號(hào)輸入端的電壓輸出至信號(hào)輸出端；在所述上拉節(jié)點(diǎn)的控制下，下拉控制模塊將下拉節(jié)點(diǎn)的電壓下拉至第一電壓端；在輸出階段：所述上拉模塊將上一階段存儲(chǔ)的信號(hào)輸出至所述上拉節(jié)點(diǎn)，在所述上拉節(jié)點(diǎn)的控制下，所述上拉模塊將所述第一時(shí)鐘信號(hào)輸入端的電壓至所述信號(hào)輸出端，所述信號(hào)輸出端輸出柵極掃描信號(hào)；在所述上拉節(jié)點(diǎn)的控制下，所述下拉控制模塊將所述下拉節(jié)點(diǎn)的電壓下拉至所述第一電壓端；在復(fù)位階段：在復(fù)位信號(hào)端的控制下，復(fù)位模塊分別將所述上拉節(jié)點(diǎn)和所述信號(hào)輸出端的電壓下拉至所述第一電壓端；在第一控制信號(hào)端的控制下，所述下拉控制模塊將所述第一控制信號(hào)端的電壓輸出至所述下拉節(jié)點(diǎn)；在所述下拉節(jié)點(diǎn)的控制下，下拉模塊分別將所述上拉節(jié)點(diǎn)和所述信號(hào)輸出端的電壓下拉至所述第一電壓端；至少在所述復(fù)位階段之后，下一圖像幀開始之前，節(jié)點(diǎn)重置模塊在使能信號(hào)端的控制下，通過第二控制信號(hào)端周期性地將所述上拉節(jié)點(diǎn)的電壓下拉至所述第一電壓端。

本發(fā)明實(shí)施例提供一種移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)電路、顯示裝置。由上述可知，該移位寄存器單元中通過上拉控制模塊可以對上拉節(jié)點(diǎn)進(jìn)行充電，從而在該上拉節(jié)點(diǎn)的控制下，使得上拉模塊能夠向信號(hào)輸出端輸出柵極掃描信號(hào)。當(dāng)該移位寄存器單元輸出上述柵極掃描信號(hào)以后，下拉控制模塊可以對下拉節(jié)點(diǎn)進(jìn)行充電，使得在該下拉節(jié)點(diǎn)的控制下，下拉模塊能夠?qū)⑸侠?jié)點(diǎn)和信號(hào)輸出端的電壓下拉至第一電壓端，從而可以避免信號(hào)輸出端出現(xiàn)誤輸出的現(xiàn)象。此外，復(fù)位模塊還可以在復(fù)位信號(hào)端的控制下，將上拉節(jié)點(diǎn)和信號(hào)輸出端的電壓下拉至第一電壓端，以對該上拉節(jié)點(diǎn)和信號(hào)輸出端進(jìn)行復(fù)位，避免在該圖像幀殘留于上拉節(jié)點(diǎn)和信號(hào)輸出端上的電壓對下一圖像幀的顯示圖像造成影響。

在此基礎(chǔ)上，節(jié)點(diǎn)重置模塊能夠在使能信號(hào)端的控制下，在一圖像幀內(nèi)，且在信號(hào)輸出端輸出柵極掃描信號(hào)之后，通過第二控制信號(hào)端周期性地將上拉節(jié)點(diǎn)的電壓下拉至第一電壓端。這樣一來，可以在一圖像幀內(nèi)，周期性地對上拉節(jié)點(diǎn)進(jìn)行降噪處理，以達(dá)到對該上拉節(jié)點(diǎn)進(jìn)行實(shí)時(shí)降噪的目的，從而可以避免該上拉節(jié)點(diǎn)在該移位寄存器單元輸出柵極驅(qū)動(dòng)信號(hào)之后出現(xiàn)波動(dòng)，而導(dǎo)致該移位寄存器單元的信號(hào)輸出端輸出異常信號(hào)。

附圖說明

為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1a為現(xiàn)有技術(shù)提供的一種移位寄存器單元的部分信號(hào)端或節(jié)點(diǎn)的信號(hào)時(shí)序圖；

圖1b為圖1a中上拉節(jié)點(diǎn)對移位寄存器單元的輸出信號(hào)造成影響的示意圖；

圖2為本發(fā)明實(shí)施例提供一種移位寄存器單元的結(jié)構(gòu)示意圖；

圖3為圖2中各個(gè)模塊的一種具體結(jié)構(gòu)示意圖；

圖4為圖2中各個(gè)模塊的另一種具體結(jié)構(gòu)示意圖；

圖5為用于驅(qū)動(dòng)圖3或圖4所示的移位寄存器單元的信號(hào)端或節(jié)點(diǎn)的信號(hào)時(shí)序圖；

圖6為基于圖3的結(jié)構(gòu)提供的節(jié)點(diǎn)重置模塊的一種結(jié)構(gòu)示意圖；

圖7為基于圖3的結(jié)構(gòu)提供的節(jié)點(diǎn)重置模塊的另一種結(jié)構(gòu)示意圖；

圖8為基于圖3的結(jié)構(gòu)提供的節(jié)點(diǎn)重置模塊的又一種結(jié)構(gòu)示意圖；

圖9為本發(fā)明實(shí)施例提供的一種柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖。

附圖標(biāo)記：

10-上拉控制模塊；20-上拉模塊；30-下拉控制模塊；40-下拉模塊；50-復(fù)位模塊；60-節(jié)點(diǎn)重置模塊；70-輔助下拉模塊。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

本發(fā)明實(shí)施例提供一種移位寄存器單元，如圖2所示，包括上拉控制模塊10、上拉模塊20、下拉控制模塊30、下拉模塊40、復(fù)位模塊50以及節(jié)點(diǎn)重置模塊60。

具體的，上拉控制模塊10連接信號(hào)輸入端input以及上拉節(jié)點(diǎn)pu。該上拉控制模塊10用于在信號(hào)輸入端input的控制下，將該信號(hào)輸入端input的信號(hào)輸出至上拉節(jié)點(diǎn)pu，以對該上拉節(jié)點(diǎn)pu進(jìn)行充電。

上拉模塊20連接第一時(shí)鐘信號(hào)端clk、上拉節(jié)點(diǎn)pu(pullingup)以及信號(hào)輸出端out[put。該上拉模塊20用于將上拉節(jié)點(diǎn)pu的電壓進(jìn)行存儲(chǔ)，并在該上拉節(jié)點(diǎn)pu的控制下，將第一時(shí)鐘信號(hào)端clk的電壓輸出至該信號(hào)輸出端output。

在此情況下，以顯示面板中通過柵線與該output相連接的tft為n型tft為例，當(dāng)該上拉模塊20在上拉節(jié)點(diǎn)pu的控制下，將第一時(shí)鐘信號(hào)端clk的電壓輸出至該信號(hào)輸出端output，且該第一時(shí)鐘信號(hào)端clk處于高電平時(shí)，此時(shí)，上述高電平可以作為柵極掃描信號(hào)輸出至上述柵線，以對該柵線進(jìn)行選通，使得與該柵線相連接的tft導(dǎo)通。

此外，下拉控制模塊30連接第一控制信號(hào)端s1、上拉節(jié)點(diǎn)pu、下拉節(jié)點(diǎn)pd以及第一電壓端vss。上述下拉控制模塊30用于在第一控制信號(hào)端s1的控制下，將第一控制信號(hào)端s1的電壓輸出至下拉節(jié)點(diǎn)pd，或者用于在上拉節(jié)點(diǎn)pu的控制下，將下拉節(jié)點(diǎn)pd(pullingdown)的電壓下拉至第一電壓端vss。

下拉模塊40連接下拉節(jié)點(diǎn)pd、上拉節(jié)點(diǎn)pu、信號(hào)輸出端output以及第一電壓端vss。該下拉模塊40用于在下拉節(jié)點(diǎn)pd的控制下，分別將上拉節(jié)點(diǎn)pu和信號(hào)輸出端output的電壓下拉至第一電壓端vss。

復(fù)位模塊50連接復(fù)位信號(hào)端reset、上拉節(jié)點(diǎn)pu、信號(hào)輸出端output以及第一電壓端vss。復(fù)位模塊50用于在復(fù)位信號(hào)端reset的控制下，分別將上拉節(jié)點(diǎn)pu和信號(hào)輸出端output的電壓下拉至第一電壓端vss。

節(jié)點(diǎn)重置模塊60連接上拉節(jié)點(diǎn)pu、第二控制信號(hào)端s2、使能信號(hào)端cn以及第一電壓端vss。該節(jié)點(diǎn)重置模塊60用于在使能信號(hào)端cn的控制下，在一圖像幀內(nèi)，且在信號(hào)輸出端output輸出柵極掃描信號(hào)之后，通過第二控制信號(hào)端s2周期性地將上拉節(jié)點(diǎn)pu的電壓下拉至第一電壓端vss。

由上述可知，通過上拉控制模塊10可以對上拉節(jié)點(diǎn)pu進(jìn)行充電，從而在該上拉節(jié)點(diǎn)pu的控制下，使得上拉模塊20能夠向信號(hào)輸出端output輸出柵極掃描信號(hào)。當(dāng)該移位寄存器單元輸出上述柵極掃描信號(hào)以后，下拉控制模塊30可以對下拉節(jié)點(diǎn)pd進(jìn)行充電，使得在該下拉節(jié)點(diǎn)pd的控制下，下拉模塊40能夠?qū)⑸侠?jié)點(diǎn)pu和信號(hào)輸出端output的電壓下拉至第一電壓端vss，從而可以避免信號(hào)輸出端output出現(xiàn)誤輸出的現(xiàn)象。此外，復(fù)位模塊50還可以在復(fù)位信號(hào)端reset的控制下，將上拉節(jié)點(diǎn)pu和信號(hào)輸出端output的電壓下拉至第一電壓端vss，以對該上拉節(jié)點(diǎn)pu和信號(hào)輸出端output進(jìn)行復(fù)位，避免在該圖像幀殘留于上拉節(jié)點(diǎn)pu和信號(hào)輸出端output上的電壓對下一圖像幀的顯示圖像造成影響。

在此基礎(chǔ)上，節(jié)點(diǎn)重置模塊60能夠在使能信號(hào)端cn的控制下，在一圖像幀內(nèi)，且在信號(hào)輸出端output輸出柵極掃描信號(hào)之后，通過第二控制信號(hào)端s2周期性地將上拉節(jié)點(diǎn)pu的電壓下拉至第一電壓端vss。這樣一來，可以在一圖像幀內(nèi)，周期性地對上拉節(jié)點(diǎn)pu進(jìn)行降噪處理，以達(dá)到對該上拉節(jié)點(diǎn)進(jìn)行實(shí)時(shí)降噪的目的，從而可以避免該上拉節(jié)點(diǎn)pu在如圖1b所示的第③階段以后出現(xiàn)波動(dòng)，而導(dǎo)致該移位寄存器單元的信號(hào)輸出端output輸出異常信號(hào)(gatemultiout)。

以下對第一控制信號(hào)端s1、第二控制信號(hào)端s2、使能信號(hào)端cn的連接方式，以及上述各個(gè)模塊的具體結(jié)構(gòu)進(jìn)行詳細(xì)的舉例說明。

實(shí)施例一

本實(shí)施例中，如圖3所示，第二控制信號(hào)端s2與第一時(shí)鐘信號(hào)端clk相連接；使能信號(hào)端cn與上拉節(jié)點(diǎn)pu相連接；第一控制信號(hào)端s1連接第二時(shí)鐘信號(hào)端clkb。其中，第二時(shí)鐘信號(hào)端clkb輸出的信號(hào)與第一時(shí)鐘信號(hào)端clk輸出的信號(hào)，如圖5所示，周期相同，相位相反。

在此情況下，上述節(jié)點(diǎn)重置模塊60包括第一晶體管m1和第二晶體管m2。其中，第一晶體管m1的尺寸小于第二晶體管m2的尺寸，在此情況下，以第一晶體管m1和第二晶體管m2均為n型晶體管為例，當(dāng)?shù)谝痪w管m1和第二晶體管m2的柵極均輸入高電平，且達(dá)到上述晶體管的導(dǎo)通條件時(shí)，第二晶體管m2會(huì)優(yōu)先于第一晶體管m1導(dǎo)通。

基于此，第一晶體管m1的柵極連接第一時(shí)鐘信號(hào)端clk，第一極連接上拉節(jié)點(diǎn)pu，第二極與第一電壓端vss相連接。

第二晶體管m2的柵極連接上拉節(jié)點(diǎn)pu，第一極連接第一時(shí)鐘信號(hào)端clk，第二極與第一電壓端vss相連接。

此外，上述上拉控制模塊10包括第三晶體管m3。其中，該第三晶體管m3的柵極和第一極連接信號(hào)輸入端input，第二極與上拉節(jié)點(diǎn)pu相連接。

在此基礎(chǔ)上，為了避免上述第三晶體管m3損壞后，導(dǎo)致該控制模塊10無法正常工作。優(yōu)選的，該上拉控制模塊10如圖4所示，還連接第一控制信號(hào)端s1，該上拉控制模塊10用于在第一控制信號(hào)端s1的控制下，將信號(hào)輸入端input的電壓輸出至上拉節(jié)點(diǎn)pu。

在此情況下，上述上拉控制模塊10還包括第十三晶體管m13。其中，該第十三晶體管m13的柵極連接第一控制信號(hào)端s1，第一極連接信號(hào)輸入端input，第二極與上拉節(jié)點(diǎn)pu相連接。此時(shí)，如果上述第三晶體管m3發(fā)生損壞，信號(hào)輸入端input輸出的信號(hào)，可以通過第十三晶體管m13輸出至上拉節(jié)點(diǎn)pu，從而可以保證上拉節(jié)點(diǎn)pu能夠被正常充電。

需要說明的是，當(dāng)上述第一控制信號(hào)端s1連接第一時(shí)鐘信號(hào)端clk時(shí)，該第十三晶體管m13的柵極連接該第二時(shí)鐘信號(hào)端clkb。

此外，上拉模塊20包括驅(qū)動(dòng)晶體管md和存儲(chǔ)電容c。具體的，該驅(qū)動(dòng)晶體管md的柵極連接上拉節(jié)點(diǎn)pu，第一極連接第一時(shí)鐘信號(hào)端clk，第二極與信號(hào)輸出端output相連接。

需要說明的是，上述驅(qū)動(dòng)晶體管md需要具備一定的驅(qū)動(dòng)能力，從而使得與該驅(qū)動(dòng)晶體管md的第二極相連接的信號(hào)輸出端output，能夠輸出用于驅(qū)動(dòng)一行亞像素的柵極驅(qū)動(dòng)信號(hào)。在此情況下，上述驅(qū)動(dòng)晶體管md相對于其他模塊中僅起到開關(guān)作用的晶體管而言，尺寸較大。

此外，上述存儲(chǔ)電容c的一端連接驅(qū)動(dòng)晶體管md的柵極，另一端與驅(qū)動(dòng)晶體管md的第二極相連接。

上述下拉控制模塊30，如圖3所示，包括第四晶體管m4、第五晶體管m5、第六晶體管m6以及第七晶體管m7。

其中，第四晶體管m4的柵極和第一極連接第一控制信號(hào)端s1，第二極與第五晶體管m5的柵極相連接。

第五晶體管m5的第一極連接第一控制信號(hào)端s1，第二極與下拉節(jié)點(diǎn)pd相連接。

第六晶體管m6的柵極連接上拉節(jié)點(diǎn)pu，第一極連接下拉節(jié)點(diǎn)pd，第二極與第一電壓端vss相連接。

第七晶體管m7的柵極連接上拉節(jié)點(diǎn)pu，第一極連接第四晶體管m4的第二極，第二極與第一電壓端vss相連接。

此外，下拉模塊40包括第八晶體管m8和第九晶體管m9。其中，第八晶體管m8的柵極連接下拉節(jié)點(diǎn)pd，第一極連接上拉節(jié)點(diǎn)pu，第二極與第一電壓端vss相連接。

第九晶體管m9的柵極連接下拉節(jié)點(diǎn)pd，第一極連接信號(hào)輸出端output，第二極與第一電壓端vss相連接。

復(fù)位模塊50包括第十晶體管m10和第十一晶體管m11。其中，第十晶體管m11的柵極連接復(fù)位信號(hào)端reset，第一極連接上拉節(jié)點(diǎn)pu，第二極與第一電壓端vss相連接。

第十一晶體管m11的柵極連接復(fù)位信號(hào)端reset，第一極連接信號(hào)輸出端output，第二極與第一電壓端vss相連接。

在此基礎(chǔ)上，為了提高降噪效果，優(yōu)選的如圖4所示，上述移位寄存器單元還包括輔助下拉模塊70。該輔助下拉模塊70連接第一控制信號(hào)端s1、信號(hào)輸出端output以及第一電壓端vss。該輔助下拉模塊70用于在第一控制信號(hào)端s1的控制下，將信號(hào)輸出端output的電壓下拉至第一電壓端vss，以對該信號(hào)輸出端output進(jìn)行輔助降噪，避免上述信號(hào)輸出端output在輸出柵極掃描信號(hào)之后，出現(xiàn)誤輸出的現(xiàn)象。

具體的，上述輔助下拉模塊70包括第十二晶體管m12。該第十二晶體管m12的柵極連接第一控制信號(hào)端s1，第一極連接信號(hào)輸出端output，第二極與第一電壓端vss相連接。

需要說明的是，上述晶體管可以為n型晶體管，在此情況下，晶體管的第一極可以為漏極，第二極可以為源極。或者，上述晶體管也可以為p型晶體管，在此情況下，晶體管的第一極可以為源極，第二極為漏極。此外，上述晶體管可以為增強(qiáng)型晶體管，也可以為耗盡型晶體管，本發(fā)明對此不作限定。

此外，上述tft可以采用a-si工藝，氧化物(oxide)半導(dǎo)體工藝、ltps(lowtemperaturepoly-silicon，低溫多晶硅)工藝、htps(hightemperaturepoly-silicon，高溫多晶硅)工藝制備。本發(fā)明對此不作限定。

以下以上述晶體管以及與柵線相連接的位于亞像素內(nèi)的各個(gè)晶體管均為n型晶體管為例，并結(jié)合圖5對如圖4所示的移位寄存器單元中的各個(gè)晶體管，在一圖像幀的不同的階段(p1～p3)的通斷情況進(jìn)行詳細(xì)的舉例說明。其中，本發(fā)明實(shí)施例中是以第一電壓端vss恒定輸出低電平為例進(jìn)行的說明。

輸入階段p1：clk＝0，clkb＝1；input＝1，reset＝0，output＝0；其中“0”表示低電平，“1”表示高電平。

在此情況下，信號(hào)輸入端input和第二時(shí)鐘信號(hào)端clkb輸出高電平，第三晶體管m3和第十三晶體管m13導(dǎo)通，將信號(hào)輸入端input的高電平輸出至上拉節(jié)點(diǎn)pu，從而對上拉節(jié)點(diǎn)pu進(jìn)行充電，使得該上拉節(jié)點(diǎn)pu的電位升高。

需要說明的是，為了確保上拉節(jié)點(diǎn)pu能夠被充電，需要提高第三晶體管m3的優(yōu)先級(jí)。在此情況下，優(yōu)選的，上述第三晶體管m3的尺寸可以小于上述驅(qū)動(dòng)晶體管md，而大于其余的開關(guān)晶體管。

此時(shí)，存儲(chǔ)電容c對輸入至上拉節(jié)點(diǎn)pu的電壓進(jìn)行存儲(chǔ)。此外，隨著上拉節(jié)點(diǎn)pu的電位逐漸升高，驅(qū)動(dòng)晶體管md導(dǎo)通，從而將第一時(shí)鐘信號(hào)輸入端clk輸出的低電平傳輸至信號(hào)輸出端output。

在此情況下，隨著上拉節(jié)點(diǎn)pu的電位逐漸升高，第二晶體管m2被導(dǎo)通，可以將第一晶體管m1的柵極(即tr節(jié)點(diǎn))的電壓拉低至第一電壓端vss，從而可以確保第一晶體管m1不會(huì)導(dǎo)通，而將上拉節(jié)點(diǎn)pu的電位拉低。

此外，在上述上拉節(jié)點(diǎn)pu高電位的控制下，第六晶體管m6和第七晶體管m7導(dǎo)通。因此，即使第二時(shí)鐘信號(hào)輸入端clkb輸出高電平將第四晶體管m4導(dǎo)通，上述導(dǎo)通的第七晶體管m7也會(huì)將第四晶體管m4第二極以及第五晶體管m5的柵極電壓下拉至第一電壓端vss，從而可以避免第五晶體管m5導(dǎo)通，以使得第二時(shí)鐘信號(hào)輸入端clkb的高電平無法通過第五晶體管m5輸出至下拉節(jié)點(diǎn)pd，此時(shí)下拉節(jié)點(diǎn)pd為低電平。

基于此，由于第六晶體管m6導(dǎo)通，因此可以將下拉節(jié)點(diǎn)pd的電壓下拉至第一電壓端vss。在此情況下，第八晶體管m8和第九晶體管m9均處于截止?fàn)顟B(tài)。此外，由于復(fù)位信號(hào)端reset輸出低電平，因此第十晶體管m10和第十一晶體管m11均處于截止?fàn)顟B(tài)。

此外，在第二時(shí)鐘信號(hào)端clkb輸出的高電平的控制下，第十二晶體管m12導(dǎo)通，從而可以將信號(hào)輸出端output的電壓下拉至第一電壓端vss。這樣一來，可以在信號(hào)輸出端output輸出柵極掃描信號(hào)之前，對其進(jìn)行降噪處理，以確保該信號(hào)輸出端output上殘留的電壓得以釋放。

綜上所述，信號(hào)輸出端output在上述輸入階段p1輸出低電平，因此該階段移位寄存器單元處于非輸出階段，而不輸出柵極驅(qū)動(dòng)信號(hào)。

輸出階段p2：clk＝1，clkb＝0；input＝0，reset＝0，output＝1。

在此情況下，信號(hào)輸入端input輸出低電平，第三晶體管m3處于截止?fàn)顟B(tài)，且第二時(shí)鐘信號(hào)輸入端clkb輸入低電平，第十三晶體管m13、第四晶體管m4和第五晶體管m5處于截止?fàn)顟B(tài)。

此外，上述存儲(chǔ)電容c將輸入階段p1存儲(chǔ)的高電平進(jìn)行釋放，以對上拉節(jié)點(diǎn)pu進(jìn)行充電，并且在上述存儲(chǔ)電容c的自舉(boot-strapping)作用下使得該上拉節(jié)點(diǎn)pu的電位進(jìn)一步提升，從而使得驅(qū)動(dòng)晶體管md保持開啟狀態(tài)。在此情況下，第一時(shí)鐘信號(hào)輸入端clk的高電平通過驅(qū)動(dòng)晶體管md輸出至信號(hào)輸出端output。該第一時(shí)鐘信號(hào)輸入端clk的高電平能夠作為柵極掃描信號(hào)，持續(xù)穩(wěn)定的輸出至與該信號(hào)輸出端output相連接的柵線上。

在此情況下，雖然上拉節(jié)點(diǎn)pu為高電平，且第一時(shí)鐘信號(hào)端clk也輸出高電平，但是由于第二晶體管m2的尺寸大于第一晶體管m1，因此該第二晶體管m2會(huì)優(yōu)先于第一晶體管m1導(dǎo)通，從而可以將第一晶體管m1的柵極(即tr節(jié)點(diǎn))的電壓拉低至第一電壓端vss，從而可以確保第一晶體管m1不會(huì)導(dǎo)通，而將上拉節(jié)點(diǎn)pu的電位拉低。

由上述可知，該節(jié)點(diǎn)重置模塊60在輸入節(jié)點(diǎn)p1和輸出階段p2不會(huì)對上拉節(jié)點(diǎn)pu的電位造成影響。

此外，第六晶體管m6、第七晶體管m7、第八晶體管m8、第九晶體管m9、第十晶體管m10以及第十一晶體管m11的導(dǎo)通狀態(tài)同上述輸入階段p1，此處不再贅述。

綜上所述，信號(hào)輸出端output在上述輸出階段p2輸出高電平，該高電平作為柵極掃描信號(hào)，輸出至與上述信號(hào)輸出端output相連接的柵線上，以對該行柵線控制的亞像素進(jìn)行選通。

復(fù)位階段p3：clk＝0，clkb＝1；input＝0，reset＝1，output＝0。

在此情況下，復(fù)位信號(hào)端reset輸出高電平，第十晶體管m10和第十一晶體管m11導(dǎo)通，通過第十晶體管m10將上拉節(jié)點(diǎn)pu的電壓下拉至第一電壓端vss，以對上拉節(jié)點(diǎn)pu進(jìn)行復(fù)位；通過第十一晶體管m11將信號(hào)輸出端output的電壓下拉至第一電壓端vss，以對信號(hào)輸出端output進(jìn)行復(fù)位。

此外，第二時(shí)鐘信號(hào)輸入端clkb輸出高電平將第四晶體管m4導(dǎo)通，且第二時(shí)鐘信號(hào)輸入端clkb輸出高電平通過第四晶體管m4傳輸至第五晶體管m5的柵極，該第五晶體管m5導(dǎo)通，使得第二時(shí)鐘信號(hào)輸入端clkb輸出高電平通過上述第五晶體管m5傳輸至下拉節(jié)點(diǎn)pd，該下拉節(jié)點(diǎn)pd為高電平。

在下拉節(jié)點(diǎn)pd的控制下，第八晶體管m8和第九晶體管m9導(dǎo)通，通過第八晶體管m8將上拉節(jié)點(diǎn)pu的電壓下拉至第一電壓端vss；通過第九晶體管m9將信號(hào)輸出端output的電壓下拉至第一電壓端vss。

基于此，由于上拉節(jié)點(diǎn)pu的電位被拉低，因此驅(qū)動(dòng)晶體管md、第六晶體管m6以及第七晶體管m7截止。

綜上所述，信號(hào)輸出端output在上述復(fù)位階段p3輸出低電平，因此該階段移位寄存器單元處于非輸出階段，而不輸出柵極驅(qū)動(dòng)信號(hào)。

在上述復(fù)位階段p3之后，且下一圖像幀開始之前，第一信號(hào)輸入端clk可以周期性地輸出高電平，使得節(jié)點(diǎn)tr的電位周期性地升高，從而能夠周期性的導(dǎo)通第一晶體管m1，進(jìn)而可以通過該第一晶體管m1將上拉節(jié)點(diǎn)pu的電位周期性地下拉至第一電壓端vss。這樣一來，在一圖像幀內(nèi)，就可以對上拉節(jié)點(diǎn)pu進(jìn)行多次降噪處理，從而可以避免上拉節(jié)點(diǎn)pu在該移位寄存器單元輸出柵極驅(qū)動(dòng)信號(hào)之后出現(xiàn)波動(dòng)，而導(dǎo)致該移位寄存器單元的信號(hào)輸出端output輸出異常信號(hào)(gatemultiout)。

此外，在上述復(fù)位階段p3之后，且下一圖像幀開始之前，第二信號(hào)輸入端clkb可以周期性地輸出高電平，以周期性地導(dǎo)通第十二晶體管m12，從而通過第十二晶體管m12在一圖像幀內(nèi)多次對信號(hào)輸出端output進(jìn)行降噪處理。

由上述可知，當(dāng)上拉節(jié)點(diǎn)pu為高電平時(shí)，信號(hào)輸出端output可以輸出第一時(shí)鐘信號(hào)端clk提供的信號(hào)，例如高電平；當(dāng)下拉節(jié)點(diǎn)pd為高電平時(shí)，信號(hào)輸出端output的電壓被拉低至第一電壓端vss。因此具有上述上拉節(jié)點(diǎn)pu和下拉節(jié)點(diǎn)pd的移位寄存器單元采用了互為反向器(inverter)的設(shè)計(jì)結(jié)構(gòu)。

實(shí)施例二

本實(shí)施例中，如圖6所示，第一控制信號(hào)端s1連接第二電壓端vdd。該第一電壓端vss與第二電壓端vdd輸出的信號(hào)互為高低電平。本實(shí)施例中以第一電壓端vss恒定輸出低電平，第二電壓端vdd恒定輸出高電平為例進(jìn)行說明。

在此情況下，圖6所示的移位寄存器單元的工作過程仍然包括上述輸入階段p1、輸出階段p2以及復(fù)位階段p3。

其中，第四晶體管m4一直處于導(dǎo)通狀態(tài)。此時(shí)，在上述輸入階段p1和輸出階段p2，即使第二電壓端vdd能夠?qū)⑤敵龅母唠娖酵ㄟ^第四晶體管m4傳輸至第五晶體管m5的柵極，但是由于上拉節(jié)點(diǎn)pu在上述輸入階段p1和輸出階段p2中能夠處于高電平，從而可以將第七晶體管m7導(dǎo)通，進(jìn)而通過第七晶體管m7將第五晶體管m5的柵極電壓下拉至第一電壓端vss，確保第五晶體管m5不會(huì)導(dǎo)通。這樣一來，在輸入階段p1和輸出階段p2下拉節(jié)點(diǎn)pd仍然可以保持低電平。

此外，在復(fù)位階段p3，由于上拉節(jié)點(diǎn)pu為低電平，因此第七晶體管m7和第六晶體管m6處于截止?fàn)顟B(tài)。此時(shí)，在第二電壓端vdd輸出的高電平可以通過第四晶體管m4輸出至第五晶體管m5的柵極，導(dǎo)通該第五晶體管m5。這樣一來，第二電壓端vdd輸出的高電平可以通過第五晶體管m5傳輸至下拉節(jié)點(diǎn)pd，從而可以使得該下拉節(jié)點(diǎn)pd在上述復(fù)位階段p3為高電平。

由于上述第二電壓端vdd能夠輸出恒定的高電平，因此可以在上述復(fù)位階段p3，以及該復(fù)位階段p3以后直至下一圖像幀開始之前，使得下拉節(jié)點(diǎn)pd一致保持低電平，以達(dá)到直流降噪的目的，從而在該下拉節(jié)點(diǎn)pd的控制下，通過第八晶體管m8和第九晶體管m9分別對上拉節(jié)點(diǎn)pu和信號(hào)輸出端output持續(xù)進(jìn)行降噪。

需要說明的是，其余各個(gè)晶體管在如圖5所示的各個(gè)階段的通斷狀態(tài)同上所述，此處不再贅述。

實(shí)施例三

本實(shí)施例中，如圖7所示，第二控制信號(hào)端s2與第二時(shí)鐘信號(hào)端clkb相連接；使能信號(hào)端cn與信號(hào)輸入端intput相連接；第一控制信號(hào)端s1連接第二時(shí)鐘信號(hào)端clkb?；蛘叩谝豢刂菩盘?hào)端s1連接第二電壓端vdd。

在此情況下，節(jié)點(diǎn)重置模塊60可以包括第一晶體管m1和第二晶體管m2。同上，該第一晶體管m1的尺寸小于第二晶體管m2的尺寸。

基于此，如圖7所示，第一晶體管m1的柵極連接第二時(shí)鐘信號(hào)端clkb，第一極連接上拉節(jié)點(diǎn)pu，第二極與第一電壓端vss相連接。

第二晶體管m2的柵極連接信號(hào)輸入端input，第一極連接第二時(shí)鐘信號(hào)端clkb，第二極與第一電壓端vss相連接。

基于此，在上述輸入階段p1，第二時(shí)鐘信號(hào)端clkb和信號(hào)輸入端input均輸出高電平，但是由于第二晶體管m2的尺寸大于第一晶體管m1，從而使得第二晶體管m2優(yōu)先于第一晶體管m1導(dǎo)通，通過第二晶體管m2可以將第一晶體管m1的柵極電壓下拉至第一電壓端vss。此時(shí)第一晶體管m1截止，從而不會(huì)將上拉節(jié)點(diǎn)pu的電位拉低。

在上述輸出階段p2，第二時(shí)鐘信號(hào)端clkb和信號(hào)輸入端input均輸出低電平，第一晶體管m1和第二晶體管m2截止。

在上述復(fù)位階段p3之后，且下一圖像幀開始之前，信號(hào)輸入端input輸出低電平，第二晶體管m2截止。第二信號(hào)輸入端clkb可以周期性地輸出高電平，使得節(jié)點(diǎn)tr的電位周期性地升高，從而能夠周期性的導(dǎo)通第一晶體管m1，進(jìn)而可以通過該第一晶體管m1將上拉節(jié)點(diǎn)pu的電位周期性地下拉至第一電壓端vss。這樣一來，在一圖像幀內(nèi)，就可以對上拉節(jié)點(diǎn)pu進(jìn)行多次降噪處理。

需要說明的是，其余各個(gè)晶體管在如圖5所示的各個(gè)階段的通斷狀態(tài)同上所述，此處不再贅述。

實(shí)施例四

本實(shí)施例中，如圖8所示，第二控制信號(hào)端s2與第一時(shí)鐘信號(hào)端clk相連接；使能信號(hào)端cn與下拉節(jié)點(diǎn)pd相連接；第一控制信號(hào)端s1連接第二時(shí)鐘信號(hào)端clkb；或者，第一控制信號(hào)端s1連接第二電壓端vdd。

在此情況下，節(jié)點(diǎn)重置模塊60包括第一晶體管m1和第二晶體管m2；該第一晶體管m1的尺寸小于第二晶體管m2的尺寸。

其中，第一晶體管m1的柵極連接第二晶體管m2的第二極，第一極連接上拉節(jié)點(diǎn)pu，第二極與第一電壓端vss相連接。

第二晶體管m2的柵極連接下拉節(jié)點(diǎn)pd，第一極連接第一時(shí)鐘信號(hào)端clk。

基于此，在上述輸入階段p1，第一時(shí)鐘信號(hào)端clk和下拉節(jié)點(diǎn)pd輸出低電平，第一晶體管m1和第二晶體管m2截止。

在上述輸出階段p2，第一時(shí)鐘信號(hào)端clk輸出高電平，下拉節(jié)點(diǎn)pd輸出低電平，此時(shí)第二晶體管m2截止，因此第一時(shí)鐘信號(hào)端輸出的高電平無法通過第二晶體管m2傳輸至第一晶體管m1的柵極。因此第一晶體管m1保持截止?fàn)顟B(tài)。

在上述復(fù)位階段p3之后，且下一圖像幀開始之前，下拉節(jié)點(diǎn)pd輸出高電平，第二晶體管m2保持導(dǎo)通狀態(tài)，從而將第一信號(hào)輸入端clk周期性輸出的高電平傳輸至節(jié)點(diǎn)tr，使得節(jié)點(diǎn)tr的電位周期性地升高，從而能夠周期性的導(dǎo)通第一晶體管m1，進(jìn)而可以通過該第一晶體管m1將上拉節(jié)點(diǎn)pu的電位周期性地下拉至第一電壓端vss。這樣一來，在一圖像幀內(nèi)，就可以對上拉節(jié)點(diǎn)pu進(jìn)行多次降噪處理。

需要說明的是，其余各個(gè)晶體管在如圖5所示的各個(gè)階段的通斷狀態(tài)同上所述，此處不再贅述。

本發(fā)明實(shí)施例提供一種柵極驅(qū)動(dòng)電路，如圖9所示，包括多個(gè)級(jí)聯(lián)的如上所述的任意一種移位寄存器單元(rs1、rs2……rsn)。其中，n≥2，n為正整數(shù)。

其中，第一級(jí)移位寄存器單元rs1的信號(hào)輸入端input連接起始信號(hào)端stv。該起始信號(hào)端stv用于在每幀開始時(shí)對該柵極驅(qū)動(dòng)電路提供脈沖啟動(dòng)信號(hào)。

除了第一級(jí)移位寄存器單元rs1以外，上一級(jí)移位寄存器單元的信號(hào)輸出端output與下一級(jí)移位寄存器單元的信號(hào)輸入端input相連接。

此外，除了最后一級(jí)移位寄存器單元rsn以外，下一級(jí)移位寄存器單元的信號(hào)輸出端output與上一級(jí)移位寄存器單元的復(fù)位信號(hào)端reset相連接。

最后一級(jí)移位寄存器單元的復(fù)位信號(hào)端reset連接上述起始信號(hào)端stv。該起始信號(hào)端stv的輸出脈沖啟動(dòng)信號(hào)可以作為復(fù)位信號(hào)對最后一級(jí)移位寄存器單元rsn的信號(hào)輸出端output以及上拉節(jié)點(diǎn)pu進(jìn)行復(fù)位。或者上述最后一級(jí)移位寄存器單元的復(fù)位信號(hào)端reset還可以連接專用的復(fù)位電路，向其提供復(fù)位信號(hào)，該電路一般由數(shù)個(gè)晶體管組成，占用面積小于一個(gè)移位寄存器單元的面積。

此外，上述柵極驅(qū)動(dòng)電路可以連接由至少6個(gè)系統(tǒng)時(shí)鐘信號(hào)端(clk1、clk2、clk3、clk4、clk5、clk6)構(gòu)成的時(shí)鐘信號(hào)組；或者還可以連接由8個(gè)系統(tǒng)時(shí)鐘信號(hào)端，或者10個(gè)系統(tǒng)時(shí)鐘信號(hào)端構(gòu)成的時(shí)鐘信號(hào)組。上述時(shí)鐘信號(hào)組用于向每個(gè)移位寄存器單元的第一時(shí)鐘信號(hào)端clk和第二時(shí)鐘信號(hào)端clkb提供時(shí)鐘信號(hào)。其中，本領(lǐng)域技術(shù)人員可以根據(jù)顯示面板的實(shí)際負(fù)載和刷新率對上述時(shí)鐘信號(hào)組中系統(tǒng)時(shí)鐘信號(hào)端的個(gè)數(shù)進(jìn)行確定，一般每個(gè)時(shí)鐘信號(hào)組中各個(gè)系統(tǒng)時(shí)鐘信號(hào)端之間可以相互獨(dú)立工作，互不影響。

具體的，以由6個(gè)時(shí)鐘信號(hào)端構(gòu)成的時(shí)鐘信號(hào)組為例，如圖1所示，每三個(gè)依次相連的移位寄存器單元連接上述一個(gè)時(shí)鐘信號(hào)組。具體的，第一級(jí)移位寄存器單元rs1的第一時(shí)鐘信號(hào)端clk和第二時(shí)鐘信號(hào)端clkb分別連接系統(tǒng)時(shí)鐘信號(hào)端clk1和clk4；第二級(jí)移位寄存器單元rs2的第一時(shí)鐘信號(hào)端clk和第二時(shí)鐘信號(hào)端clkb分別連接系統(tǒng)時(shí)鐘信號(hào)端clk2和clk5；第三級(jí)移位寄存器單元rs3的第一時(shí)鐘信號(hào)端clk和第二時(shí)鐘信號(hào)端clkb分別連接系統(tǒng)時(shí)鐘信號(hào)端clk3和clk6。第四級(jí)移位寄存器單元rs4時(shí)鐘信號(hào)端的連接方式同第一級(jí)移位寄存器單元rs1，第五級(jí)別移位寄存器單元rs5時(shí)鐘信號(hào)端的連接方式同第二級(jí)移位寄存器單元rs2；第六級(jí)別移位寄存器單元rs6時(shí)鐘信號(hào)端的連接方式同第三級(jí)移位寄存器單元rs3，其余移位寄存器單元時(shí)鐘信號(hào)端的連接方式以此類推。

本發(fā)明實(shí)施例一種顯示裝置包括如上所述的柵極驅(qū)動(dòng)電路。該顯示裝置中的柵極驅(qū)動(dòng)電路具有與前述實(shí)施例提供的柵極驅(qū)動(dòng)電路相同的結(jié)構(gòu)和有益效果。由于前述實(shí)施例已經(jīng)對柵極驅(qū)動(dòng)電路的結(jié)構(gòu)和有益效果進(jìn)行了詳細(xì)的描述，此處不再贅述。

需要說明的是，在本發(fā)明實(shí)施例中，顯示裝置具體至少可以包括液晶顯示裝置和有機(jī)發(fā)光二極管顯示裝置，例如該顯示裝置可以為顯示器、電視、數(shù)碼相框、手機(jī)、車載顯示屏或平板電腦等任何具有顯示功能的產(chǎn)品或者部件。

此外，對于小尺寸的顯示裝置而言，例如手機(jī)或平板電腦等可以采用單邊驅(qū)動(dòng)。在此情況下，上述柵極驅(qū)動(dòng)電路可以設(shè)置于該顯示裝置中顯示面板的單側(cè)，每一個(gè)柵線與該柵極驅(qū)動(dòng)電路中的一個(gè)移位寄存器單元相連接，上述柵極驅(qū)動(dòng)電路通過各個(gè)移位寄存器單元逐行對柵線進(jìn)行掃描?；蛘?，也可以將一個(gè)柵極驅(qū)動(dòng)電路中與奇數(shù)行相連接的移位寄存器單元設(shè)置于上述顯示面板的一側(cè)，而與偶數(shù)行相連接的移位寄存器單元設(shè)置于該顯示面板的另一側(cè)。此時(shí)柵極驅(qū)動(dòng)電路在工作過程中，兩側(cè)的移位寄存器單元可以交替開啟。

或者，對于大尺寸的顯示裝置而言，例如，notebook(筆記本電腦)，monitor(顯示屏)，tv(電視機(jī))等，可以采用雙邊驅(qū)動(dòng)。在此情況下，該顯示裝置的顯示面板兩側(cè)可以設(shè)置兩個(gè)上述柵極驅(qū)動(dòng)電路。此時(shí)，每一行柵線的左側(cè)和右側(cè)個(gè)連接一個(gè)柵極驅(qū)動(dòng)電路中的移位寄存器單元。兩側(cè)的移位寄存器單元同時(shí)向該柵線輸出相同的脈沖信號(hào)，從而可以減小由于顯示面板尺寸較大，導(dǎo)致驅(qū)動(dòng)信號(hào)延時(shí)的問題。

本發(fā)明實(shí)施例提供一種用于驅(qū)動(dòng)如上所述的移位寄存器單元的方法，在一圖像幀內(nèi)，所述方法包括：

首先，在如圖5所示的輸入階段p1：

在如圖1所示的信號(hào)輸入端input的控制下，上拉控制模塊10將信號(hào)輸入端input的電壓輸出至上拉節(jié)點(diǎn)pu。

上拉模塊20將上拉節(jié)點(diǎn)pu的電位進(jìn)行存儲(chǔ)，并在上拉節(jié)點(diǎn)pu的控制下將第一時(shí)鐘信號(hào)輸入端clk的電壓輸出至信號(hào)輸出端output。

在上拉節(jié)點(diǎn)pu的控制下，下拉控制模塊30將下拉節(jié)點(diǎn)pd的電壓下拉至第一電壓端vss。

接下來，在輸出階段p2：

上拉模塊20將上一階段存儲(chǔ)的信號(hào)輸出至上拉節(jié)點(diǎn)pu，在上拉節(jié)點(diǎn)pu的控制下，上拉模塊20將第一時(shí)鐘信號(hào)clk輸入端的電壓至信號(hào)輸出端output，該信號(hào)輸出端output輸出柵極掃描信號(hào)。此時(shí)，與該信號(hào)輸出端output相連接的柵線被選通。

在上拉節(jié)點(diǎn)pu的控制下，下拉控制模塊30將下拉節(jié)點(diǎn)pd的電壓下拉至第一電壓端vss。

接下來，在復(fù)位階段p3：

在復(fù)位信號(hào)端reset的控制下，復(fù)位模塊50分別將上拉節(jié)點(diǎn)pu和信號(hào)輸出端output的電壓下拉至第一電壓端vss。

在第一控制信號(hào)端s1的控制下，下拉控制模塊30將第一控制信號(hào)端s1的電壓輸出至下拉節(jié)點(diǎn)pd。

在下拉節(jié)點(diǎn)pd的控制下，下拉模塊40分別將上拉節(jié)點(diǎn)pu和信號(hào)輸出端output的電壓下拉至第一電壓端vss。

最后，至少在復(fù)位階段p3之后，下一圖像幀開始之前，節(jié)點(diǎn)重置模塊60在使能信號(hào)端cn的控制下，通過第二控制信號(hào)端s2周期性地將上拉節(jié)點(diǎn)pu的電壓下拉至第一電壓端vss。

具體的，當(dāng)上述移位寄存器單元中各個(gè)模塊的結(jié)構(gòu)如圖3、圖4、圖6、圖7或圖8所示，且各個(gè)模塊中的晶體管均為n型晶體管時(shí)，上述各個(gè)模塊中的晶體管在上述各個(gè)階段的通斷狀態(tài)同上所述，此處不再贅述。此外，上述驅(qū)動(dòng)方法的有益效果與該移位寄存器單元的有益效果相同，此處不再贅述。

本領(lǐng)域普通技術(shù)人員可以理解：實(shí)現(xiàn)上述方法實(shí)施例的全部或部分步驟可以通過程序指令相關(guān)的硬件來完成，前述的程序可以存儲(chǔ)于一計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中，該程序在執(zhí)行時(shí)，執(zhí)行包括上述方法實(shí)施例的步驟；而前述的存儲(chǔ)介質(zhì)包括：rom、ram、磁碟或者光盤等各種可以存儲(chǔ)程序代碼的介質(zhì)。

以上所述，僅為本發(fā)明的具體實(shí)施方式，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。