本公開屬于顯示，具體涉及一種移位寄存器、顯示基板及顯示裝置。

背景技術(shù)：

1、隨著顯示技術(shù)的不斷發(fā)展，近些年的顯示器發(fā)展逐漸呈現(xiàn)出了高集成度，低成本的發(fā)展趨勢。其中一項非常重要的技術(shù)就是陣列基板行驅(qū)動(gate?driver?on?array，goa)技術(shù)的量產(chǎn)化的實現(xiàn)。

2、利用goa技術(shù)將薄膜晶體管(thin?film?transistor，tft)組成的移位寄存器電路集成在顯示基板的陣列基板上以形成對顯示基板的掃描驅(qū)動，從而可以省掉柵極驅(qū)動集成電路部分，其不僅可以從材料成本和制作工藝兩方面降低產(chǎn)品成本，而且顯示基板可以做到兩邊對稱和窄邊框的美觀設計。

技術(shù)實現(xiàn)思路

1、本公開旨在至少解決現(xiàn)有技術(shù)中存在的技術(shù)問題之一，提供了一種移位寄存器、顯示基板及顯示裝置。

2、第一方面，本公開實施例提供了一種移位寄存器，其中，所述移位寄存器包括：第一輸入子電路、第二輸入子電路、控制子電路、保護子電路、第一輸出子電路和第二輸出子電路；

3、所述第一輸入子電路被配置為響應于第一時鐘信號，將第一電平信號傳輸至第一節(jié)點；所述第一節(jié)點為所述第一輸入子電路、所述第一輸出子電路和所述控制子電路之間的連接點；

4、所述第二輸入子電路被配置為響應于第一時鐘信號，將輸入信號傳輸至第二節(jié)點；所述第二節(jié)點為所述第二輸入子電路與所述保護子電路之間的連接點；

5、所述控制子電路被配置為響應于第二時鐘信號，將第二電平信號輸入至第一節(jié)點；

6、所述保護子電路被配置為在所述第二輸入子電路工作時，將所述第二節(jié)點的電壓傳輸至第三節(jié)點；在所述第二輸入子電路不工作時，將所述第三節(jié)點的電壓輸入至所述第二節(jié)點，并使得所述第二節(jié)點的電壓低于所述第三節(jié)點的電壓；所述第三節(jié)點為所述保護子電路與所述第二輸出子電路之間的連接點；

7、所述第一輸出子電路被配置為響應于所述第一節(jié)點的電壓，將第二電平信號輸出；

8、所述第二輸出子電路被配置為響應于所述第三節(jié)點的電壓，將第二時鐘信號輸出。

9、可選地，所述第一輸入子電路包括：第三晶體管；

10、所述第三晶體管的控制極電連接第一時鐘信號線，第一極電連接第一電平信號線，第二極電連接所述第一節(jié)點。

11、可選地，所述第二輸入子電路包括：第一晶體管；

12、所述第一晶體管的控制極電連接第一時鐘信號線，第一極電連接信號輸入端，第二極電連接所述第二節(jié)點。

13、可選地，所述保護子電路包括：第六晶體管；

14、所述第六晶體管的控制極電連接第一電平信號線，第一極電連接所述第二節(jié)點，第二極電連接所述第三節(jié)點。

15、可選地，所述控制子電路包括：第二晶體管；

16、所述第二晶體管的控制極電連接第二時鐘信號線，第一極電連接第二電平信號線，第二極電連接所述第一節(jié)點。

17、可選地，所述第一輸出子電路包括：第五晶體管和第一存儲電容；

18、所述第五晶體管的控制極電連接所述第一節(jié)點，第一極電連接第二電平信號線，第二極電連接信號輸出端；

19、所述第一存儲電容的一端電連接所述第一節(jié)點，另一端電連接第二電平信號線。

20、可選地，所述第二輸出子電路包括：第四晶體管和第二存儲電容；

21、所述第四晶體管的控制極電連接所述第三節(jié)點，第一極電連接第二時鐘信號線，第二極電連接信號輸出端；

22、所述第二存儲電容的一端電連接所述第三節(jié)點，另一端電連接信號輸出端。

23、可選地，各個子電路中的晶體管均為氧化物薄膜晶體管。

24、可選地，第二晶體管的寬長比大于第三晶體管的寬長比。

25、第二方面，本公開實施例提供了一種移位寄存器，其中，所述移位寄存器包括：第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第一存儲電容、第二存儲電容；

26、所述第三晶體管的控制極電連接第一時鐘信號線，第一極電連接第一電平信號線，第二極電連接第一節(jié)點；

27、所述第一晶體管的控制極電連接第一時鐘信號線，第一極電連接信號輸入端，第二極電連接第二節(jié)點；

28、所述第六晶體管的控制極電連接第一電平信號線，第一極電連接所述第二節(jié)點，第二極電連接第三節(jié)點；

29、所述第二晶體管的控制極電連接第二時鐘信號線，第一極電連接第二電平信號線，第二極電連接所述第一節(jié)點；

30、所述第五晶體管的控制極電連接所述第一節(jié)點，第一極電連接第二電平信號線，第二極電連接信號輸出端；

31、所述第一存儲電容的一端電連接所述第一節(jié)點，另一端電連接第二電平信號線；

32、所述第四晶體管的控制極電連接所述第三節(jié)點，第一極電連接第二時鐘信號線，第二極電連接信號輸出端；

33、所述第二存儲電容的一端電連接所述第三節(jié)點，另一端電連接信號輸出端。

34、第三方面，本公開實施例提供了一種顯示基板，其中，所述顯示基板包括：基底、及位于所述基底上級聯(lián)的多個如上述提供的移位寄存器。

35、可選地，所述顯示基板還包括：多條時鐘信號線和電源信號線；所述時鐘信號線至少包括：第一時鐘信號線和第二時鐘信號線；所述電源信號線至少包括：第一電平信號線和第二電平信號線；

36、多條所述時鐘信號線和所述電源信號線沿第一方向延伸，且沿第二方向并排設置；所述第一方向和所述第二方向相交；

37、所述時鐘信號線沿第二方向的寬度大于所述電源信號線沿第二方向的寬度。

38、可選地，每個所述移位寄存器中的第一晶體管、第二晶體管、第三晶體管和第六晶體管劃分為第一晶體管組；

39、所述第一晶體管組中各個有源層沿第一方向排布，且沿第一方向并排設置。

40、可選地，所述第一晶體管組中各個有源層位于相鄰的所述電源信號線之間，且各個有源層沿第二方向的寬度小于相鄰的所述電源信號線之間的距離。

41、可選地，所述第一晶體管組中各個有源層沿第二方向的寬度小于所述時鐘信號線沿第二方向的寬度，且大于或等于所述電源信號線沿第二方向的寬度。

42、可選地，所述第一晶體管組沿第二方向的寬度小于所述時鐘信號線沿第二方向的寬度，且大于或等于所述電源信號線沿第二方向的寬度。

43、可選地，每個所述移位寄存器中的第四晶體管和第五晶體管劃分為第二晶體管組；

44、所述第二晶體管組中各個有源層沿第一方向排布，且沿第二方向并排設置。

45、可選地，所述第二晶體管組中各個有源層位于所述電源信號線遠離所述時鐘信號線一側(cè)。

46、可選地，所述第二晶體管組中各個有源層沿第二方向的寬度大于所述時鐘信號線沿第二方向的寬度。

47、可選地，第一存儲電容在所述基底上的正投影位于所述第一電平信號線在所述基底上的正投影和第四晶體管在所述基底上的正投影之間；

48、第二存儲電容在所述基底上的正投影位于第五晶體管在所述基底上的正投影遠離所述第二電平信號線在所述基底上的正投影一側(cè)。

49、可選地，所述第一存儲電容在所述基底上的正投影與第二電平信號線在所述基底上的正投影至少部分交疊。

50、第四方面，本公開實施例提供了一種顯示裝置，其中，所述顯示裝置包括如上述提供的顯示基板。