專利名稱：大型電子顯示屏系統(tǒng)顯示控制器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型與現(xiàn)場可編程門陣列(Field Programmable GateArray簡稱FPGA)的新應(yīng)用有關(guān)，尤其與大型電子顯示屏系統(tǒng)有關(guān)。
眾所周知，隨著國內(nèi)經(jīng)濟(jì)、文化的發(fā)展，目前市面上出現(xiàn)了大量大型電子顯示屏系統(tǒng)，這些系統(tǒng)的性能、用途雖不完全相同，但其主要都是由控制微機(jī)、接口卡、顯示控制器、信號(hào)分配板和顯示屏體等部分組成，如中國專利ZL94227466.0，其中顯示控制器是整個(gè)電子顯示屏系統(tǒng)的核心，它的作用是將控制微機(jī)通過接口卡送來的數(shù)據(jù)信號(hào)、地址信號(hào)、控制信號(hào)進(jìn)行讀取、存儲(chǔ)、處理，產(chǎn)生屏體所需行脈沖、場脈沖、時(shí)鐘脈沖信號(hào)，并將處理后的數(shù)據(jù)信號(hào)傳送到信號(hào)分配板。對(duì)不同的顯示屏系統(tǒng)其顯示控制器的設(shè)計(jì)有所差異，但一般都對(duì)單路信號(hào)采用多片小容量存儲(chǔ)器全屏分場交替存貯、交替讀出方式，為此需用眾多常規(guī)中、小規(guī)模的TTL、CMOS集成電路(IC)和存儲(chǔ)器，比如對(duì)一個(gè)8場48行×640點(diǎn)的灰度顯示屏的顯示控制器需用500多塊中、小規(guī)模的TTL、CMOS IC和128塊存儲(chǔ)器，其體積約為1000mm×440mm×400mm，功耗約為40W，這眾多IC性能的一致性難于保證，這將使顯示控制器的調(diào)試變得復(fù)雜，故障率增高尤其對(duì)具有視頻接口有灰度級(jí)的視屏系統(tǒng)，因其信號(hào)速度快，處理過程就更加復(fù)雜，這還將導(dǎo)致整個(gè)系統(tǒng)各路信號(hào)的一致性無法保證，同步性不穩(wěn)定，造成相位畸變，圖像失真，滿足不了視頻信號(hào)的完美再現(xiàn)，為電子顯示屏的生產(chǎn)、調(diào)試、維護(hù)帶來很多麻煩。再加上這種顯示控制器的靈活性差，為適應(yīng)不同指標(biāo)要求的顯示屏系統(tǒng)，需對(duì)整屏的場數(shù)或行數(shù)做修改時(shí)，則需要重新設(shè)計(jì)印制板，這將導(dǎo)致生產(chǎn)周期增長、費(fèi)用增高。
針對(duì)現(xiàn)有顯示屏系統(tǒng)顯示控制器的不足，本實(shí)用新型的目的是提供一種結(jié)構(gòu)簡單、成本低廉、性能優(yōu)異、安裝、調(diào)試、維護(hù)方便、靈活性好、能適用于各種大型電子顯示屏系統(tǒng)的顯示控制器。
本實(shí)用新型利用了FPGA門陣列固有的優(yōu)點(diǎn)集成度高(目前單片可達(dá)2000～40000門)、速度快(目前50MHZ～330MHZ)、功耗低、性能一致性好、故障率低，數(shù)據(jù)配置靈活等等來取代眾多常規(guī)中、小規(guī)模IC制成顯示控制器。其具體實(shí)現(xiàn)方案是采用單路信號(hào)雙片大容量存儲(chǔ)器逐屏交替存儲(chǔ)，逐屏交替讀取和數(shù)據(jù)分場采用跳讀方式，這樣雙片存儲(chǔ)器同時(shí)工作，降低了處理速度，且時(shí)序處理也相對(duì)簡單。
本實(shí)用新型組成的原理框圖如


圖1，它由輸入緩沖部分、時(shí)序產(chǎn)生部分、數(shù)據(jù)處理部分和輸出緩沖部分等組成。當(dāng)由大型電子顯示屏系統(tǒng)控制微機(jī)來的輸入信號(hào)進(jìn)入輸入緩沖器經(jīng)緩沖后，其多路數(shù)據(jù)信號(hào)送至數(shù)據(jù)處理用的FPGA U2中；其點(diǎn)時(shí)鐘信號(hào)CPi、行周期信號(hào)Hi、場周期信號(hào)V1送至?xí)r序產(chǎn)生用的FPGA U1中，F(xiàn)PGA U1把接收到的CPi、Hi、Vi信號(hào)加以處理，產(chǎn)生存儲(chǔ)器RAM A、RAM B的讀寫、片選、地址信號(hào)；FPGA U1還產(chǎn)生FPGA U2的控制信號(hào)，使FPGA U1和FPGA U2持同步工作；FPGA U1還產(chǎn)生輸出信號(hào)的同步時(shí)序CPo、Ho、Vo及各級(jí)信號(hào)的允許點(diǎn)亮控制信號(hào)并送至輸出緩沖器；FPGA U2接收到的輸入緩沖器來的數(shù)據(jù)信號(hào)和FPGA U1來控制時(shí)序送給存儲(chǔ)器RAMA、RAMB進(jìn)行讀寫操作，并將處理后的數(shù)據(jù)信號(hào)各送至輸出緩沖器，再傳給大型電子顯示屏系統(tǒng)的信號(hào)分配板來實(shí)現(xiàn)信號(hào)的顯示控制。
圖2給出了本實(shí)用新型中一路信號(hào)處理的電原理圖，按此擴(kuò)大則成為多路信號(hào)的處理的電原理圖。
圖3給出了可編程門陣列FPGA數(shù)據(jù)配置原理圖，其中FPGA U1和FPGA U2成主從關(guān)系配置，器件M2是為完成配置用的，而R2、R6、R4、R1提供上拉電阻，配置數(shù)據(jù)存貯于EPROM。當(dāng)大型電子顯示屏系統(tǒng)的顯示屏體所需的數(shù)據(jù)格式發(fā)生變化時(shí)，只需對(duì)顯示控制器的數(shù)據(jù)進(jìn)行重配，重新寫入EPROM，而不需重新設(shè)計(jì)印制板，大大提高了整個(gè)顯示控制器的靈活性，從而縮短生產(chǎn)周期，降低了成本。
結(jié)合圖2進(jìn)一步說明本實(shí)用新型輸入緩沖部分由輸入插座C21、緩沖器T1、T2組成。其中C21的8、15、7、14、6、13、5、12腳分別與T1的2、4、6、8、11、13、15、17腳相連；CZL的3、10、2腳分別與T2的2、4、6腳相連；T1的18腳與FPGA U2的30腳相接，T2的18、16、14腳別與FPGA U1的13、14、16腳相接；時(shí)序產(chǎn)生部分由FPGA U1完成。其中RAM A的地址線把FPGA U1的11、10、9、8、7、6、5、4、3、2、84、83、82、81、80、79、78、77、76、75共20個(gè)腳和RAM A的30、22、24、29、2、31、28、4、25、23、26、27、5、6、7、8、9、10、11、12共20腳連起來；RAM B的地址線把FPGA U1的33、34、35、36、37、38、39、40、41、42、44、45、46、47、48、49、50、51、52、53共20腳和RAM B的12、11、10、9、8、7、6、5、27、26、23、25、4、28、3、31、2、29、24、22共20腳連起來；控制線把FPGA U1的67、60、59、58、57共5腳和FPGA U1的48、49、50、51、52共5腳連起來；FPGA U1的輸出腳18、20、24和25、26、27、28分別與輸出緩沖器T3的2、4、6、11、13、15、17腳相連；數(shù)據(jù)處理部分由FPGA U2、RAM A、RAM B組成。RAM A的數(shù)據(jù)線把FPGA U2的11、10、9、8、7、6、5、4共8腳和RAM A的21、20、19、18、17、15、14、13共8腳連起來；RAM B的數(shù)據(jù)線把FPGA U2的34、35、36、37、38、39、40、41共8腳和RAM B的13、14、15、17、18、19、20、21共8腳連起來；輸出數(shù)據(jù)線將FPGA U2的輸出腳71、70、69、68、67、66、65、63共8腳與輸出緩沖器T4的17、15、13、11、8、6、4、2共8腳連起來；輸出緩沖部分由輸出插座CZ2、CZ3和輸出緩沖器T3、T4組成。其中輸出緩沖器T3的輸出腳18、16、14、9、7、5、3等7腳分別與CZ2的1、6、28、4、9、5、7等7腳相連；T4的輸出腳3、5、7、9、12、14、16、18等8腳分別與CZ3的18、19、20、21、22、23、24、25等8腳相連。
按照本實(shí)用新型，當(dāng)輸入、輸出緩沖器采用74HC24 4 IC,FPGA U1、U2采用ATT3042,RAM A、RAM B采用628128,M2采用74LS09制成一個(gè)8場48行×640點(diǎn)灰度顯示屏系統(tǒng)的顯示控制器，采用了9片F(xiàn)PGA器件(1片產(chǎn)生時(shí)序，另8片各處理1路信號(hào)，共處理G、R雙基色、4bit灰度信號(hào)共8路)和兩片大容量存儲(chǔ)器就取代了現(xiàn)有技術(shù)中采用500多塊中、小規(guī)模IC和128塊存儲(chǔ)器，其體積僅為55mm×410mm×300mm減小了10倍；功耗則＜10W，減小了4倍，結(jié)構(gòu)簡單、成本降低、故障率減小，尤其使器件性能的一致性得到了保證，根治了由此造成的相位畸變和圖像失真，使顯示屏系統(tǒng)的生產(chǎn)、調(diào)試、維護(hù)更加方便、容易。
本實(shí)用新型對(duì)各行各業(yè)，如證券業(yè)、廣告業(yè)、銀行、電信、交通、商場、車站等等使用的大型電子顯示屏系統(tǒng)均適用，是新一代的大型電子顯示屏系統(tǒng)的顯示控制器。
圖1是本實(shí)用新型的組成方框原理圖圖2是本實(shí)用新型中一路信號(hào)處理電原理圖圖3是可編程門陣列FPGA的數(shù)據(jù)配置圖
權(quán)利要求1.一種大型電子顯示屏系統(tǒng)顯示控制器，其特征是由輸入緩沖部分、時(shí)序產(chǎn)生部分、數(shù)據(jù)處理部分和輸出緩沖部分組成；它采用大規(guī)?？删幊涕T陣列器件FPGA取代眾多常規(guī)中小規(guī)模集成電路，及采用大容量存儲(chǔ)器取代多片小容量存儲(chǔ)器；輸入緩沖器的信號(hào)輸入端和微機(jī)相連，輸入緩沖器輸出信號(hào)CPi、Hi、Vi和時(shí)序產(chǎn)生部分FPGAU1相連，輸入緩沖器輸出數(shù)據(jù)Datai和數(shù)據(jù)處理部分FPGAU2相連；時(shí)序產(chǎn)生部分輸出地址、片選、讀、寫信號(hào)A0～A16、CS、WE、RE和大容量存儲(chǔ)器RAMA、RAMB地址、片選、讀、寫輸入信號(hào)相連，時(shí)序產(chǎn)生部分的輸出信號(hào)CPi、H0、V0與輸出緩沖器部分相連，時(shí)序產(chǎn)生部分還產(chǎn)生同步信號(hào)給數(shù)據(jù)處理部分FPGAU2；數(shù)據(jù)處理部分FPGAU2數(shù)據(jù)口D0～D7和存儲(chǔ)器RAMA、RAMB數(shù)據(jù)線相連；數(shù)據(jù)處理器輸出數(shù)據(jù)Data0與輸出緩沖器相連；輸出緩沖器其輸出信號(hào)與大屏端信號(hào)分配板相連。
2.根據(jù)權(quán)利要求1所述的大型電子顯示屏系統(tǒng)控制器其特征在于輸入、輸出緩沖器為74HC244IC,FPGA U1、U2為ATT3042,RAMA、RAMB為628128,M2為74LS09 IC。
專利摘要本實(shí)用新型所述的大型電子顯示屏系統(tǒng)顯示控制器由輸入緩沖、時(shí)序產(chǎn)生、數(shù)據(jù)處理、輸出緩沖等部分組成。其特征是采用可編程門陣列FPGA取代眾多中、小規(guī)模IC和采用單路信號(hào)雙片大容量存儲(chǔ)器逐屏交替存儲(chǔ),讀取和數(shù)據(jù)分場跳讀方式,從而使本實(shí)用新型與現(xiàn)有技術(shù)相比,體積減小、功耗降低、故障率減小,根治了相位畸變和圖像失真。結(jié)構(gòu)簡單、靈活性好、安裝、調(diào)試、維護(hù)方便,是一種性能優(yōu)異的對(duì)各行各業(yè)使用的顯示屏系統(tǒng)都適用的顯示控制器。
文檔編號(hào)G09F9/30GK2311044SQ9720751
公開日1999年3月17日 申請(qǐng)日期1997年1月23日 優(yōu)先權(quán)日1997年1月23日
發(fā)明者宋如華, 陳中浩, 張克起, 霍保莊, 李勇 申請(qǐng)人:四川托普科技發(fā)展公司