一種反相器及驅(qū)動(dòng)方法、goa單元、goa電路和顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種反相器(英文=Inverter)及驅(qū)動(dòng)方法、集成柵極驅(qū)動(dòng)(英文:Gate driver On Array，簡稱:G0A)單元、GOA電路和顯示裝置。
【背景技術(shù)】
[0002]反相器(英文inverter)對輸入其的信號(hào)具有反相作用，即反相器的輸出信號(hào)與輸入信號(hào)互為反相信號(hào)。隨著電子技術(shù)的發(fā)展，反相器的應(yīng)用也越來越廣泛，例如:反相器可以應(yīng)用在有機(jī)發(fā)光顯示裝置的發(fā)射驅(qū)動(dòng)電路，為與發(fā)射驅(qū)動(dòng)電路電連接的像素補(bǔ)償電路提供相應(yīng)的電位以使像素補(bǔ)償電路完成節(jié)點(diǎn)初始化、閾值補(bǔ)償和數(shù)據(jù)寫入等。
[0003]參照圖1所示，圖1為傳統(tǒng)反相器的電路圖，其中，MU M2以及其連接的輸入信號(hào)端、輸出信號(hào)端構(gòu)成反相器電路，具體的，CLKB連接Ml的第一端和柵極，Ml的第二端連接反相器的輸出信號(hào)端Output，M2的柵極連接輸入信號(hào)端Input，M2的第一端連接號(hào)輸出端Output，M2的第二端連接低電平端VGL。
[0004]上述反相電路中，當(dāng)CLKB和輸入信號(hào)端Input同時(shí)向反相電路輸入高電平時(shí)，CLKB通過M1、M2連接低電平端VGL，此時(shí)H)節(jié)點(diǎn)理論上應(yīng)該為低電平，但是，由于M1、M2有一定電阻，所以此時(shí)輸出信號(hào)端 Output 的電壓 VtjutS..Vout= R2/(R1+R2).(VCLKB-VVGL)+VVGL；其中，Rl為Ml柵極電壓為Vmb時(shí)Ml的電阻，R2為M2柵極電壓為V ^時(shí)M2的電阻；V ακΒ為CLKB高電平時(shí)的電壓，V-為電平端VGL的電壓，V InS Input高電平時(shí)的電壓。由上述公式可知，無論將M2的阻值設(shè)計(jì)的多么小，當(dāng)CLKB和輸入信號(hào)端Input同時(shí)向反相電路輸入高電平時(shí)，輸出信號(hào)端Output的電壓值Vrat都不能下降到VGL，所以上述反相器的輸出信號(hào)會(huì)受到場效應(yīng)薄膜晶體管(英文:Thin Film Transistor，簡稱:TFT)特性的影響，輸出信號(hào)不穩(wěn)定。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的實(shí)施例提供一種反相器及驅(qū)動(dòng)方法、GOA單元、GOA電路和顯示裝置用于提供穩(wěn)定的反相器輸出信號(hào)。
[0006]為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案:
[0007]第一方面，提供一種反相器，包括:控制模塊和輸出模塊；
[0008]所述控制模塊連接第一時(shí)鐘信號(hào)端、第二時(shí)鐘信號(hào)端、第一電平端、第二電平端、輸入信號(hào)端和控制節(jié)點(diǎn)，用于在所述第一時(shí)鐘信號(hào)端的第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)端的第二時(shí)鐘信號(hào)、所述輸入信號(hào)端的輸入信號(hào)、所述第一電平端的電壓和所述第二電平端的電壓的控制下控制所述控制節(jié)點(diǎn)的電壓；
[0009]所述輸出模塊連接所述控制節(jié)點(diǎn)、所述輸入信號(hào)端、第一電平端、第二電平端和輸出信號(hào)端，用于在所述控制節(jié)點(diǎn)和所述輸入信號(hào)端的輸入信號(hào)的控制下將所述輸出信號(hào)端的電壓與所述第一電平端的電壓或所述第二電平端的電壓拉齊。
[0010]可選的，所述控制模塊包括:第一晶體管、第二晶體管和第三晶體管；
[0011]所述第一晶體管的第一端連接所述第一電平端，所述第一晶體管的第二端連接所述第二晶體管的第一端，所述第一晶體管的柵極連接所述第一時(shí)鐘信號(hào)端；
[0012]所述第二晶體管的第一端連接所述第三晶體管的柵極，所述第二晶體管的第二端連接所述第二電平端，所述第二晶體管的柵極連接所述輸入信號(hào)端；
[0013]所述第三晶體管的第一端連接第二時(shí)鐘信號(hào)端，所述第三晶體管的第二端連接所述控制節(jié)點(diǎn)。
[0014]可選的，所述控制模塊包括:第一晶體管、第二晶體管、第三晶體管、第四晶體管和第五晶體管；
[0015]所述第一晶體管的第一端連接第一時(shí)鐘信號(hào)端，所述第一晶體管的第二端連接第二晶體管的柵極，所述第一晶體管的柵極連接所述第二晶體管的第一端；
[0016]所述第二晶體管的第一端連接所述第一電平端，所述第二晶體管的第二端連接所述第三晶體管的第一端；
[0017]所述第三晶體管的第一端連接所述第四晶體管的柵極，第三晶體管的第二端連接所述第二電平端，所述第三晶體管的柵極連接所述輸入信號(hào)端；
[0018]所述第四晶體管的第一端連接所述第二時(shí)鐘信號(hào)端，所述第四晶體管的第二連接所述第五晶體管的第一端；
[0019]所述第五晶體管的第二端連接所述控制節(jié)點(diǎn)，所述第五晶體管的柵極連接所述第一電平端。
[0020]可選的，所述輸出模塊包括:第六晶體管和第七晶體管；
[0021]所述第六晶體管的第一端連接所述第一電平端，所述第六晶體管的第二端連接所述輸出信號(hào)端，所述第六晶體管的柵極連接所述控制節(jié)點(diǎn)；
[0022]所述第七晶體管的第一端連接所述輸出信號(hào)端，所述第七晶體管的第二端連接所述第二電平端，所述第七晶體管的柵極連接所述輸入信號(hào)端。
[0023]可選的，所述第一時(shí)鐘信號(hào)端的第一時(shí)鐘信號(hào)與所述第二時(shí)鐘信號(hào)端的第二時(shí)鐘信號(hào)相位相反，且所述第一時(shí)鐘信號(hào)端的第一時(shí)鐘信號(hào)與所述第二時(shí)鐘信號(hào)端的第二時(shí)鐘信號(hào)的占空比均為50%。
[0024]可選的，所述晶體管均為N型晶體管；或者所述晶體管均為P型晶體管。
[0025]第二方面，提供一種反相器的驅(qū)動(dòng)方法，包括:
[0026]第一階段，控制模塊在第一時(shí)鐘信號(hào)端的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)端的第二時(shí)鐘信號(hào)、輸入信號(hào)端的輸入信號(hào)、第一電平端的電壓和第二電平端的電壓的控制下控制控制節(jié)點(diǎn)的電壓；輸出模塊在所述控制節(jié)點(diǎn)的電壓的控制下將所述第一電平端的電壓與輸出信號(hào)端的電壓拉齊；
[0027]第二階段，所述輸出模塊在所述第一節(jié)點(diǎn)的電壓和所述輸入信號(hào)端的電壓的控制下將所述第二電平端的電壓與所述輸出信號(hào)端拉齊；
[0028]第三階段，所述輸出模塊在所述第一節(jié)點(diǎn)的電壓和所述輸入信號(hào)端的電壓的控制下將所述第二電平端的電壓與所述輸出信號(hào)端拉齊；
[0029]第四階段，所述控制模塊在第一時(shí)鐘信號(hào)端的第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)端的第二時(shí)鐘信號(hào)、所述輸入信號(hào)端的輸入信號(hào)、所述第一電平端的電壓和所述第二電平端的電壓的控制下控制所述控制節(jié)點(diǎn)的電壓；所述輸出模塊在所述控制節(jié)點(diǎn)的電壓的控制下將所述第一電平端的電壓與所述輸出信號(hào)端的電壓拉齊。
[0030]第三方面，提供一種GOA單元，包括:輸入單元、反相器、輸出控制單元和輸出單元;
[0031]所述輸入單元連接輸入信號(hào)端和第一節(jié)點(diǎn)，用于在所述輸入信號(hào)端的輸入信號(hào)的控制下將所述第一節(jié)點(diǎn)電壓與所述輸入信號(hào)端的電壓拉齊；
[0032]所述反相器連接第一電平端、第二電平端、第一時(shí)鐘信號(hào)端、第二時(shí)鐘信號(hào)端、第一節(jié)點(diǎn)和第二節(jié)點(diǎn)，用于在所述第一節(jié)點(diǎn)的電壓、所述第一時(shí)鐘信號(hào)端的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)端的第二時(shí)鐘信號(hào)的控制下將所述第二節(jié)點(diǎn)的電壓與所述第一電平端的電壓或所述第二電平端的電壓拉齊；
[0033]輸出控制單元連接所述第二節(jié)點(diǎn)、所述第二電平端和輸出信號(hào)端，用于在所述第二節(jié)點(diǎn)的電壓的控制下將所述第一節(jié)點(diǎn)的電壓以及所述輸出信號(hào)端的電壓與第二電平端的電壓拉齊；
[0034]所述輸出單元連接所述第一時(shí)鐘信號(hào)端、所述第一節(jié)點(diǎn)和所述輸出信號(hào)端，用于在所述第一時(shí)鐘信號(hào)端的第一時(shí)鐘信號(hào)和所述第一節(jié)點(diǎn)的電壓的控制下將所述第一時(shí)鐘信號(hào)端的第一時(shí)鐘信號(hào)在所述輸出信號(hào)端進(jìn)行輸出。
[0035]可選的，所述反相器包括:第一晶體管、第二晶體管、第三晶體管、第四晶體管和第五晶體管；
[0036]所述第一晶體管的第一端連接所述第一電平端，所述第一晶體管的第二端連接所述第二晶體管的第一端，所述第一晶體管的柵極連接所述第一時(shí)鐘信號(hào)端；
[0037]所述第二晶體管的第一端連接所述第三晶體管的柵極，所述第二晶體管的第二端連接所述第二電平端，所述第二晶體管的柵極連接所述第一節(jié)點(diǎn)；
[0038]所述第三晶體管的第一端連接第二時(shí)鐘信號(hào)端，所述第三晶體管的第二端連接所述第四晶體管的柵極；
[0039]所述第四晶體管的第一端連接所述第一電平端，所述第四晶體管的第二端連接所述第五晶體管的第一端；
[0040]所述第五晶體管的第一端連接所述第二節(jié)點(diǎn)，所述第五晶體管的第二端連接所述第二電平端，所述第五晶體管的柵極連接所述第一節(jié)點(diǎn)。
[0041]可選的，所述反相器包括:第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管和第七晶體管；
[0042]所述第一晶體管的第一端連接所述第一時(shí)鐘信號(hào)端，所述第一晶體管的第二端連接所述第二晶體管的柵極，所述第一晶體管的柵極連接所述第一電平端；
[0043]所述第二晶體管的第一端連接所述第一晶體管的柵極，所述第二晶體管的第二端連接所述第三晶體管的第一端；
[0044]所述第三晶體管的第一端連接所述第四晶體管的柵極，所述第三晶體管的第二端連接所述第二電平端，所述第三晶體管的柵極連接所述第一節(jié)點(diǎn)；
[0045]所述第四晶體管的第一端連接所述第二時(shí)鐘信號(hào)端，所述第四晶體管的第二端連接所述第五晶體管的第一端；
[0046]所述第五晶體管的第二端連接所述第六晶體管的柵極，所述第五晶體管的柵極連接所述第六晶體管的第一端；
[0047]所述第六晶體管的第一端連接所述第一電平端，所述第六晶體管的第二端連接所述第二節(jié)點(diǎn)；
[0048]所述第七晶體管的第一端連接所述第二節(jié)點(diǎn)，所述第七晶體管的第二端連接所述第二電平端，所述第七晶體管的柵極連接所述第一節(jié)點(diǎn)。
[0049]可選的，所述輸入單元包括:第八晶體管；
[0050]所述第八晶體管的第一端連接所述輸入信號(hào)端，所述第八晶體管的第二端連接所述第一節(jié)點(diǎn)，所述第八晶體管的柵極連接所述第一晶體管的第一端。
[0051]可選的，所述輸出控制單元包括:第九晶體管和第十晶體管；
[0052]所述第九晶體管的第一端連接所述第一節(jié)點(diǎn)，所述第九