柵極驅(qū)動電路和包括該柵極驅(qū)動電路的顯示裝置的制造方法
【專利摘要】提供了柵極驅(qū)動電路和包括該柵極驅(qū)動電路的顯示裝置，該柵極驅(qū)動電路包括多個驅(qū)動級。驅(qū)動級中的每個驅(qū)動級將柵極信號中的每個柵極信號施加到顯示面板的柵極線中的每條。第k(k是等于或大于2的自然數(shù))驅(qū)動級包括第一輸出晶體管、電容器、第一控制晶體管和第二控制晶體管。第一輸出晶體管包括連接到第一節(jié)點的控制電極、接收時鐘信號的輸入電極和輸出第k柵極信號的輸出電極。電容器連接在第一輸出晶體管的輸出電極與第一輸出晶體管的控制電極之間。在第k柵極信號輸出之前，第一控制晶體管將第一控制信號施加到第二節(jié)點以控制第一節(jié)點的電壓。第二控制晶體管是連接在第二節(jié)點與第一節(jié)點之間的二極管。
【專利說明】柵極驅(qū)動電路和包括該柵極驅(qū)動電路的顯示裝置
[0001 ] 該專利申請要求于2015年I月21日在韓國知識產(chǎn)權(quán)局提交的第10-2015-0010221號韓國專利申請的優(yōu)先權(quán)，該韓國專利申請的公開內(nèi)容通過引用全部包含于此。
技術領域
[0002]本發(fā)明構(gòu)思涉及一種柵極驅(qū)動電路，更具體地，涉及一種包括該柵極驅(qū)動電路的顯示裝置。
【背景技術】
[0003]顯示裝置包括柵極線、數(shù)據(jù)線和像素。像素中的每個像素連接到柵極線中的對應的柵極線和數(shù)據(jù)線中的對應的數(shù)據(jù)線。顯示裝置可以包括用于將柵極信號分別施加到柵極線的柵極驅(qū)動電路和用于將數(shù)據(jù)信號分別施加到數(shù)據(jù)線的數(shù)據(jù)驅(qū)動電路。柵極驅(qū)動電路包括用于提供柵極信號的多個驅(qū)動級電路(例如，移位寄存器)。當高電壓被施加到每個驅(qū)動級的晶體管時，晶體管的性能會劣化，因此，會延遲對應的柵極信號。
【發(fā)明內(nèi)容】
[0004]根據(jù)本發(fā)明構(gòu)思的示例性實施例，提供了一種柵極驅(qū)動電路。柵極驅(qū)動電路包括多個驅(qū)動級。驅(qū)動級中的每個將柵極信號中的對應的柵極信號施加到顯示面板的柵極線中的對應的柵極線。驅(qū)動級之中的第k(k是等于或大于2的自然數(shù))驅(qū)動級包括第一輸出晶體管、電容器、第一控制晶體管和第二控制晶體管。第一輸出晶體管包括連接到第一節(jié)點的控制電極、接收時鐘信號的輸入電極以及輸出基于時鐘信號產(chǎn)生的第k柵極信號的輸出電極。電容器連接在第一輸出晶體管的輸出電極與第一輸出晶體管的控制電極之間。在第k柵極信號輸出之前，第一控制晶體管將第一控制信號施加到第二節(jié)點以控制第一節(jié)點的電壓。第二控制晶體管包括共同連接到第二節(jié)點的輸入電極和控制電極以及連接到第一節(jié)點的輸出電極使得電流路徑形成在第二節(jié)點與第一節(jié)點之間。在第一控制信號被施加到第二節(jié)點之后，與第k柵極信號同步的第二控制信號被施加到第二節(jié)點。
[0005]在本發(fā)明構(gòu)思的示例性實施例中，第一控制晶體管可以包括共同接收從第(k-1)驅(qū)動級輸出的信號的控制電極和輸入電極以及輸出第一控制信號的輸出電極。
[0006]在本發(fā)明構(gòu)思的示例性實施例中，從第(k-Ι)驅(qū)動級輸出的信號可以與從第(k-1)驅(qū)動級輸出的第(k-1)進位信號對應。
[0007]在本發(fā)明構(gòu)思的示例性實施例中，第一控制晶體管可以包括接收從第(k-Ι)驅(qū)動級輸出的信號的控制電極、接收偏置電壓的輸入電極以及輸出第一控制信號的輸出電極。
[0008]在本發(fā)明構(gòu)思的示例性實施例中，從第(k-Ι)驅(qū)動級輸出的信號可以與從第(k-1)驅(qū)動級輸出的第(k-1)進位信號對應，偏置電壓可以與第(k-1)進位信號的高電平基本相同。
[0009]在本發(fā)明構(gòu)思的示例性實施例中，柵極驅(qū)動電路還可以包括第二輸出晶體管。第二輸出晶體管可以包括連接到第一節(jié)點的控制電極、接收時鐘信號的輸入電極和輸出基于時鐘信號產(chǎn)生的第k進位信號的輸出電極。
[0010]在本發(fā)明構(gòu)思的示例性實施例中，第二控制信號可以與從第k驅(qū)動級輸出的第Idi
位信號對應。
[0011]在本發(fā)明構(gòu)思的示例性實施例中，柵極驅(qū)動電路還可以包括第三控制晶體管。第三控制晶體管可以包括共同接收第k進位信號的控制電極和輸入電極以及輸出第二控制信號的輸出電極。
[0012]在本發(fā)明構(gòu)思的示例性實施例中，柵極驅(qū)動電路還可以包括第四控制晶體管。在第k柵極信號輸出之后，第四控制晶體管可以將第一放電電壓施加到第一節(jié)點使得第一輸出晶體管截止。
[0013]在本發(fā)明構(gòu)思的示例性實施例中，柵極驅(qū)動電路還可以包括第五控制晶體管。在第k柵極信號輸出之后，第五控制晶體管可以將第二放電電壓施加到第二節(jié)點。
[0014]在本發(fā)明構(gòu)思的示例性實施例中，第五控制晶體管可以包括接收開關信號的控制電極、接收第二放電電壓的輸入電極以及連接到第二節(jié)點的輸出電極。開關信號可以與從驅(qū)動級的第(k+Ι)驅(qū)動級輸出的第(k+Ι)進位信號對應。
[0015]根據(jù)本發(fā)明構(gòu)思的示例性實施例，提供了柵極驅(qū)動電路。柵極驅(qū)動電路包括多個驅(qū)動級。多個驅(qū)動級中的每個將柵極信號中的對應的柵極信號施加到顯示面板的柵極線中的對應的柵極線。在驅(qū)動級之中的第k(k是等于或大于2的自然數(shù))驅(qū)動級包括輸出部分、控制部分、反相器部分和下拉部分。輸出部分響應于第一節(jié)點的電壓通過第k輸出節(jié)點輸出第k柵極信號并且通過第k進位節(jié)點輸出第k進位信號。第k柵極信號和第k進位信號基于時鐘信號產(chǎn)生?？刂撇糠挚刂频谝还?jié)點的電壓。反相器部分輸出基于時鐘信號產(chǎn)生的開關信號。下拉部分下拉第k輸出節(jié)點和第k進位節(jié)點的電壓。控制部分包括第一控制晶體管、第二控制晶體管和第三控制晶體管。在第k柵極信號輸出之前，第一控制晶體管將第一控制信號施加到第二節(jié)點以控制第一節(jié)點的電壓。第二控制晶體管包括共同連接到第二節(jié)點的控制電極和輸入電極以及連接到第一節(jié)點的輸出電極。第三控制晶體管包括共同接收第k進位信號的控制電極和輸入電極以及連接到第二節(jié)點的輸出電極。
[0016]在本發(fā)明構(gòu)思的示例性實施例中，第一控制晶體管可以包括共同接收從第(k-1)驅(qū)動級輸出的第(k-1)進位信號的控制電極和輸入電極以及輸出第一控制信號的輸出電極。
[0017]在本發(fā)明構(gòu)思的示例性實施例中，第一控制晶體管可以包括接收從第(k-Ι)驅(qū)動級輸出的第(k-Ι)進位信號的控制電極、接收具有與第(k-Ι)進位信號的高電平相同的電平的偏置電壓的輸入電極以及輸出第一控制信號的輸出電極。
[0018]在本發(fā)明構(gòu)思的示例性實施例中，控制部分還可以包括電容器、第四控制晶體管和第五控制晶體管。電容器響應于第k柵極信號可以增大第一節(jié)點的電壓。在第k柵極信號輸出之后，第四控制晶體管響應于從第(k+Ι)驅(qū)動級輸出的第(k+Ι)進位信號可以將第一放電電壓施加到第一節(jié)點。在第一放電電壓通過第四控制晶體管施加到第一節(jié)點之后，第五控制晶體管可以響應于開關信號將第二放電電壓施加到第一節(jié)點。
[0019]在本發(fā)明構(gòu)思的示例性實施例中，控制部分還可以包括在第k柵極信號輸出之后響應于從第(k+Ι)驅(qū)動級輸出的第(k+Ι)進位信號將第三放電電壓施加到第二節(jié)點的第六控制晶體管。
[0020]在本發(fā)明構(gòu)思的示例性實施例中，輸出部分可以包括第一輸出晶體管和第二輸出晶體管。第一輸出晶體管可以輸出第k柵極信號。第二輸出晶體管可以輸出第k進位信號。
[0021]在本發(fā)明構(gòu)思的示例性實施例中，下拉部分可以包括第一下拉部分和第二下拉部分。在第(k+Ι)進位信號到達的情況下，第一下拉部分可以將第一輸出晶體管的輸出電極的電壓下拉。在第(k+Ι)進位信號到達的情況下，第二下拉部分可以將第二輸出晶體管的輸出電極的電壓下拉。
[0022]在本發(fā)明構(gòu)思的示例性實施例中，第一下拉部分可以包括第一下拉晶體管和第二下拉晶體管。第一下拉晶體管可以響應于第(k+Ι)進位信號將第一放電電壓施加到第一輸出晶體管的輸出電極。在第一放電電壓通過第一下拉晶體管被施加到第一輸出晶體管的輸出電極之后，第二下拉晶體管可以響應于開關信號將第一放電電壓施加到第一輸出晶體管的輸出電極。
[0023]在本發(fā)明構(gòu)思的示例性實施例中，第二下拉部分可以包括第三下拉晶體管和第四下拉晶體管。第三下拉晶體管可以響應于第(k+Ι)進位信號將第二放電電壓施加到第二輸出晶體管的輸出電極。在第二放電電壓通過第三下拉晶體管施加到第二輸出晶體管的輸出電極之后，第四下拉晶體管可以響應于開關信號將第二放電電壓施加到第二輸出晶體管的輸出電極。
[0024]在本發(fā)明構(gòu)思的示例性實施例中，在從第(k+Ι)驅(qū)動級輸出的第(k+Ι)進位信號到達的情況下，下拉部分可以將第k輸出節(jié)點和第k進位節(jié)點的電壓下拉。
[0025]根據(jù)本發(fā)明構(gòu)思的示例性實施例，提供了柵極驅(qū)動電路。柵極驅(qū)動電路包括第一驅(qū)動級至第三驅(qū)動級。在第一時段期間，第一驅(qū)動級將第一柵極信號和第一進位信號分別輸出到第一柵極線和第二驅(qū)動級的輸入端子。在繼第一時段之后的第二時段期間，第二驅(qū)動級將第二柵極信號和第二進位信號分別輸出到第二柵極線和第三驅(qū)動級的輸入端子。在繼第二時段之后的第三時段期間，第三驅(qū)動級將第三柵極信號和第三進位信號分別輸出到第三柵極線和第四驅(qū)動級的輸入端子。第二驅(qū)動級包括第一控制裝置和第二控制裝置?；诘谝贿M位信號在第一時段期間，第一控制裝置接收第一進位信號并且將第一控制信號施加到第一節(jié)點。在第二時段期間，第二控制裝置將第二控制信號施加到第一節(jié)點。第二控制信號與第二進位信號或第二柵極信號對應。
[0026]柵極驅(qū)動電路還可以包括第一輸出晶體管。第一輸出晶體管可以包括輸出第二柵極信號的輸出電極、連接到第二節(jié)點的控制電極以及接收時鐘信號的輸入電極。
[0027]第一控制裝置可以是第一晶體管。第一晶體管可以包括共同接收第一進位信號的控制電極和輸入電極以及輸出第一控制信號的輸出電極。
[0028]第一控制裝置可以是第二晶體管。第二晶體管可以包括接收第一進位信號的控制電極、接收偏置電壓的輸入電極以及輸出第一控制信號的輸出電極。偏置電壓可以與第一進位信號的高電平基本相同。
[0029]第一控制裝置可以是第一二極管，第一二極管包括接收第一進位信號的陽極和輸出第一控制信號的陰極。
[0030]第二控制裝置可以是第三晶體管。第三晶體管可以包括共同連接到輸出第二進位信號的進位端子的輸入電極和控制電極以及連接到第一節(jié)點的輸出電極。
[0031]第二控制裝置可以是第四晶體管。第四晶體管可以包括連接到輸出第二進位信號的進位端子的輸入電極、連接到輸出第二柵極信號的輸出節(jié)點的控制電極以及連接到第一節(jié)點的輸出電極。
[0032]第二控制裝置可以是第二二極管，第二二極管包括連接到輸出第二進位信號的進位端子的陽極和連接到第一節(jié)點的陰極。
[0033]柵極驅(qū)動電路還可以包括連接在第一節(jié)點與第二節(jié)點之間的第五控制晶體管，第一節(jié)點和第二節(jié)點通過電容器連接到輸出節(jié)點。輸出節(jié)點可以輸出第二柵極信號。第五控制晶體管可以包括共同連接到第一節(jié)點的控制電極和輸入電極以及連接到第二節(jié)點的輸出電極。
[0034]柵極驅(qū)動電路還可以包括連接在第一節(jié)點與第二節(jié)點之間的第三二極管，第一節(jié)點和第二節(jié)點通過電容器連接到輸出節(jié)點。輸出節(jié)點可以輸出第二柵極信號。第三二極管可以包括連接到第一節(jié)點的陽極和連接到第二節(jié)點的陰極。
【附圖說明】
[0035]參照隨后的附圖，本發(fā)明構(gòu)思的上面和其它的特征將變得更加明顯，在附圖中:
[0036]圖1是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的顯示裝置的平面圖；
[0037]圖2是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的顯示裝置的信號的時序圖；
[0038]圖3是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的像素的電路圖；
[0039]圖4是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的像素的剖視圖；
[0040]圖5是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的柵極驅(qū)動電路的框圖；
[0041]圖6是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的柵極驅(qū)動電路的第三驅(qū)動級的電路圖；
[0042]圖7是根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖6的第三驅(qū)動級的輸入信號和輸出信號的波形圖；
[0043]圖8是示出了根據(jù)本發(fā)明構(gòu)思的實施例的在圖6中示出的第三驅(qū)動級的第二節(jié)點的電壓的變化的波形圖；
[0044]圖9是示出了根據(jù)本發(fā)明構(gòu)思的實施例的在圖6中示出的第三驅(qū)動級的第一節(jié)點的電壓的變化的波形圖；
[0045]圖10是示出了根據(jù)本發(fā)明構(gòu)思的實施例的在圖6中示出的第三驅(qū)動級的輸出端子的電壓的變化的波形圖；
[0046]圖11是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的柵極驅(qū)動電路的第三驅(qū)動級的電路圖；
[0047]圖12是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的柵極驅(qū)動電路的第三驅(qū)動級的電路圖；
[0048]圖13是示出了根據(jù)本發(fā)明構(gòu)思的實施例的在圖12中示出的第三驅(qū)動級的第二節(jié)點的電壓的變化的波形圖；
[0049]圖14是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的柵極驅(qū)動電路的框圖；以及
[0050]圖15是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的柵極驅(qū)動電路的第三驅(qū)動級的電路圖。
【具體實施方式】
[0051]貫穿書面描述和附圖，同樣的附圖標記可以表示同樣的元件。如這里使用的，術語“和/或”包括一個或更多個相關所列項的任何組合和所有組合。如這里使用的，除非上下文另外明確指出，否則單數(shù)形式“一”、“一個(種)”和“所述(該)”也意圖包括復數(shù)形式。
[0052]在下文中，將參照附圖詳細地描述本發(fā)明構(gòu)思的示例性實施例。
[0053]圖1是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的顯示裝置的平面圖，圖2是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的顯示裝置的信號的時序圖。
[0054]參照圖1和圖2，顯示裝置包括顯示面板DP、柵極驅(qū)動電路100和數(shù)據(jù)驅(qū)動電路200。
[0055]顯示面板DP可以是諸如液晶顯示面板、有機發(fā)光顯示面板、電泳顯示面板、電潤濕顯示面板等的各種顯示面板。在示例性實施例中，液晶顯示面板將被描述為顯示面板DP13S夕卜，包括液晶顯示面板的液晶顯示裝置還可以包括偏振器和背光單元。
[0056]顯示面板DP包括:第一基板DSl;第二基板DS2，與第一基板DSl分隔開；以及液晶層，設置在第一基板DSl與第二基板DS2之間。當在平面圖中觀察時，顯示面板DP包括設置有多個像素PXiI至PXnm的顯示區(qū)域DA和圍繞顯示區(qū)域DA的非顯示區(qū)域NDA。這里，η和m是正整數(shù)。
[0057]顯示面板DP包括設置在第一基板DSl上的多條柵極線GLl至GLn和在第一基板DSl上與柵極線GLl交叉的多條數(shù)據(jù)線DLl至DLm。柵極線GLl至GLn連接到柵極驅(qū)動電路100。數(shù)據(jù)線DLl至DLm連接到數(shù)據(jù)驅(qū)動電路200。圖1示出了柵極線GLl至GLn的一部分和數(shù)據(jù)線DLl至DLm的一部分。顯示面板DP還可以包括設置在第一基板DSl的非顯示區(qū)域NDA中的虛設柵極線GL-D。
[0058]圖1示出了像素PX11至PXnJ^—部分。像素PX11至PXnm*的每個連接到柵極線GLl至GLn中的對應的柵極線和數(shù)據(jù)線DLl至DLm中的對應的數(shù)據(jù)線。虛設柵極線GL-D不會連接到像素PXll至PXnmo
[0059]像素PX11至PXnm根據(jù)將通過像素PX11至PXnm來顯示的顏色而被分為多個組。像素PXn至PXnm中的每個顯示原色中的一種。原色可以包括但不限于紅色、綠色、藍色和白色。原色還可以包括例如黃色、青色、品紅等的各種顏色。
[0060]柵極驅(qū)動電路100和數(shù)據(jù)驅(qū)動電路200從例如時序控制器的信號控制器SC接收控制信號。信號控制器SC安裝在主電路板MCB上。信號控制器SC從外部圖形控制器接收圖像數(shù)據(jù)和控制信號?？刂菩盘柊?時鐘信號；垂直同步信號Vsync，用作區(qū)分幀周期Fn-l、Fn和Fn+Ι的信號；水平同步信號Hsync，用作區(qū)分水平時段HP的行區(qū)分信號；以及數(shù)據(jù)能使信號，在輸出數(shù)據(jù)的時段期間維持在高電平以表明數(shù)據(jù)輸入時段。
[0061 ] 柵極驅(qū)動電路100在幀周期Fn-1、Fn和Fn+Ι期間響應于從信號控制器SC提供的控制信號(在下文中，稱為柵極控制信號)來產(chǎn)生柵極信號GSl至GSn，并將柵極信號GSl至GSn分別施加到柵極線GLl至GLn。柵極信號GSl至GSn被順序地輸出以對應于水平時段HP。柵極驅(qū)動電路100可以通過薄膜工藝基本上與像素PX11至PXnm—起同時形成。例如，柵極驅(qū)動電路100可以以非晶硅TFT柵極驅(qū)動器電路(ASG)形式或者氧化物半導體TFT柵極驅(qū)動器電路(OSG)形式安裝在非顯示區(qū)域NDA上。
[0062]圖1示出了作為示例連接到柵極線GLl至GLn的第一端的單個柵極驅(qū)動電路100。然而，在示例性實施例中，顯示裝置可以包括兩個柵極驅(qū)動電路。在此情況下，兩個柵極驅(qū)動電路中的一個柵極驅(qū)動電路連接到柵極線GLl至GLn的第一端，兩個柵極驅(qū)動電路中的另一個柵極驅(qū)動電路連接到柵極線GLl至GLn的第二端。另外，兩個柵極驅(qū)動電路中的一個柵極驅(qū)動電路連接到柵極線GLl至GLn中的奇數(shù)編號的柵極線，兩個柵極驅(qū)動電路中的另一個柵極驅(qū)動電路連接到柵極線GLl至GLn中的偶數(shù)編號的柵極線。
[0063]數(shù)據(jù)驅(qū)動電路200響應于從信號控制器SC提供的控制信號(在下文中，稱為數(shù)據(jù)信號)來產(chǎn)生與從信號控制器SC提供的圖像數(shù)據(jù)對應的灰度電壓。數(shù)據(jù)驅(qū)動電路200將灰度電壓分別施加到數(shù)據(jù)線DLl至DLm作為數(shù)據(jù)電壓DS。
[0064]數(shù)據(jù)電壓DS包括相對于共電壓具有正極性的正(+)數(shù)據(jù)電壓和/或相對于共電壓具有負極性的負(_)數(shù)據(jù)電壓。例如，在每個水平時段HP期間施加到數(shù)據(jù)線DLl至DLm的數(shù)據(jù)電壓DS的一部分具有正極性，在每個水平時段HP期間施加到數(shù)據(jù)線DLl至DLm的數(shù)據(jù)電壓DS的其它部分具有負極性。數(shù)據(jù)電壓DS的極性根據(jù)幀周期Fn-UFn和Fn+Ι反轉(zhuǎn)以防止液晶燒損和劣化。例如，數(shù)據(jù)驅(qū)動電路200響應于反轉(zhuǎn)信號來產(chǎn)生以幀周期為單元反轉(zhuǎn)的數(shù)據(jù)電壓DS0
[0065]數(shù)據(jù)驅(qū)動電路200包括驅(qū)動芯片210和其上安裝有驅(qū)動芯片210的柔性電路板220。例如，可以設置不止一個驅(qū)動芯片210，并且可以設置不止一個柔性電路板220。柔性電路板220電連接主電路板MCB和第一基板DS1。驅(qū)動芯片210中的每個將數(shù)據(jù)電壓DS中的對應的數(shù)據(jù)電壓施加到數(shù)據(jù)線DLl至DLm中的對應的數(shù)據(jù)線。
[0066]在圖1中，數(shù)據(jù)驅(qū)動電路200以帶載封裝(TCP)形式設置，但本發(fā)明構(gòu)思不限于此。例如，數(shù)據(jù)驅(qū)動電路200可以以玻璃上芯片(COG)形式安裝在第一基板DSl上以對應于非顯示區(qū)域NDA。
[0067]圖3是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的像素的電路圖，圖4是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的像素的剖視圖。在圖1中示出的像素PXn至PXnm中的每個可以具有與在圖3中不出的電路圖基本相同的電路圖。
[0068]參照圖3，像素PXJ這里，i是等于或大于I且等于或小于η的整數(shù)，j是等于或大于I且等于或小于m的整數(shù))包括像素薄膜晶體管TR(在下文中，稱為像素晶體管)、液晶電容器Clc和存儲電容器Cst。在下文中，術語“晶體管”可以被理解為意思是薄膜晶體管，可以省略存儲電容器Cst。
[0069]像素PXij的像素晶體管TR電連接到第i柵極線GLi和第j數(shù)據(jù)線DLj。像素晶體管TR響應于從第i柵極線GLi提供的柵極信號來輸出與從第j數(shù)據(jù)線DLj提供的數(shù)據(jù)信號對應的像素電壓。
[0070]液晶電容器Clc被充入有從像素晶體管TR輸出的像素電壓。包括在液晶層LCL (參照圖4)中的液晶指向矢的取向根據(jù)液晶電容器Clc中充入的電荷的量而改變。入射到液晶層LCL的光通過液晶指向矢的取向透射或者被液晶指向矢的取向阻擋。
[0071]存儲電容器Cst并聯(lián)連接到液晶電容器Clc。存儲電容器Cst將液晶指向矢的取向維持預定的時間段。
[0072]參照圖4，像素晶體管TR包括連接到第i柵極線GLi(參照圖3)的控制電極GE、與控制電極GE疊置的有源部分AL、連接到第j數(shù)據(jù)線DLj(參照圖3)的輸入電極SE和設置為與輸入電極SE分隔開的輸出電極DE。
[0073]液晶電容器Clc包括像素電極PE和共電極CE。存儲電容器Cst包括像素電極PE和存儲線STL的一部分。
[0074]第i柵極線GLi和存儲線STL設置在第一基板DSl的表面上?？刂齐姌OGE可以從第i柵極線GLi分支。第i柵極線GLi和存儲線STL包括諸如鋁(Al)、銀(Ag)、銅(Cu)、鉬(Mo)、鉻(Cr)、鉭(Ta)、或鈦(Ti)等的金屬材料或它們的合金。第i柵極線GLi和存儲線STL中的每條具有鈦層和銅層的多層結(jié)構(gòu)。
[0075]第一絕緣層10設置在第一基板DSl上以覆蓋控制電極GE和存儲線STL。第一絕緣層10包括無機材料和有機材料中的至少一個。第一絕緣層10是有機層。在示例性實施例中，第一絕緣層10可以是無機層。第一絕緣層10具有氮化硅層和氧化硅層的多層結(jié)構(gòu)。
[0076]有源部分AL設置在第一絕緣層10上以與控制電極GE疊置。有源部分AL可以包括半導體層和歐姆接觸層。半導體層可以設置在第一絕緣層10上，歐姆接觸層可以設置在半導體層上。
[0077]半導體層可以包括非晶硅、多晶硅等。另外，半導體層可以包括金屬氧化物半導體。歐姆接觸層可以高度摻雜有與半導體層不同的摻雜劑。歐姆接觸層可以包括彼此分隔開的兩個部分。在示例性實施例中，歐姆接觸層可以以單個單元一體地形成。
[0078]晶體管TR的輸出電極DE和輸入電極SE設置在有源部分AL上。輸出電極DE和輸入電極SE彼此分隔開。輸出電極DE和輸入電極SE中的每個與控制電極GE部分地疊置。
[0079]例如，輸出電極DE和輸入電極SE設置在有源部分AL上。當在平面圖中觀察時，輸出電極DE與有源部分AL的一部分疊置，輸入電極SE與有源部分AL的另一部分疊置。
[0080]第二絕緣層20設置在第一絕緣層10上以覆蓋有源部分AL、輸出電極DE和輸入電極SE。第二絕緣層20包括無機材料和有機材料中的至少一個。第二絕緣層20是有機層。在示例性實施例中，第二絕緣層可以是無機層。第二絕緣層20具有氮化硅層和氧化硅層的多層結(jié)構(gòu)。
[0081]圖1示出了具有交錯結(jié)構(gòu)的像素晶體管TR，但是像素晶體管TR的結(jié)構(gòu)不限于交錯結(jié)構(gòu)。例如，像素晶體管TR可以具有平面結(jié)構(gòu)。
[0082]第三絕緣層30設置在第二絕緣層20上。第三絕緣層30提供平坦的表面。第三絕緣層30包括有機材料。
[0083]像素電極PE設置在第三絕緣層30上。像素電極PE通過穿過第二絕緣層20和第三絕緣層30形成的接觸孔CH連接到輸出電極DE。取向?qū)釉O置在第三絕緣層30上以覆蓋像素電極PE0
[0084]濾色器層CF設置在第二基板DS2的表面上。共電極CE設置在濾色器層CF上。共電極CE被施加有共電壓。共電壓具有與像素電壓的電平不同的電平。取向?qū)涌梢栽O置在共電極CE上以覆蓋共電極CE。絕緣層可以設置在濾色器層CF與共電極CE之間。
[0085 ]彼此面對使得液晶層LCL設置在像素電極PE與共電極CE之間的像素電極PE和共電極CE形成液晶電容器Clc。另外，彼此面對使得第一絕緣層10、第二絕緣層20和第三絕緣層30設置在像素電極PE與存儲線STL的一部分之間的像素電極PE和存儲線STL的一部分形成存儲電容器Cst。具有與像素電壓的電平不同的電平的存儲電壓被施加到存儲線STL。存儲電壓可以具有與共電壓的電平相同的電平。
[0086]另外，濾色器層CF和共電極CE中的至少一個可以設置在第一基板DSl上。例如，根據(jù)本發(fā)明構(gòu)思的示例性實施例的液晶顯示面板可以包括垂直取向(VA)模式像素、圖案垂直取向(PVA)模式像素、共面切換(IPS)模式像素、邊緣場切換(FFS)模式像素、面線切換(PLS)模式像素等。
[0087]圖5是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的柵極驅(qū)動電路的框圖。參照圖5，柵極驅(qū)動電路100包括相繼連接的多個驅(qū)動級SRCl至SRCn。
[0088]在示例性實施例中，驅(qū)動級SRCl至SRCn分別連接到柵極線GLl至GLn。驅(qū)動級SRCl至SRCn將柵極信號分別施加到柵極線GLl至GLn。在示例性實施例中，在柵極線中的奇數(shù)編號的柵極線或偶數(shù)編號的柵極線可以連接到驅(qū)動級SRCl至SRCn。
[0089]柵極驅(qū)動電路100還可以包括虛設級SRC-D和虛設柵極線GL-D。虛設級SRC-D連接到驅(qū)動級SRCl至SRCn之中的最后一個驅(qū)動級SRCn。虛設級SRC-D連接到虛設柵極線GL-D。
[0090]驅(qū)動級SRCI至SRCn中的每個包括輸出端子OUT、進位端子CR、輸入端子IN、控制端子CT、時鐘端子CK、第一電壓輸入端子Vl和第二電壓輸入端子V2。
[0091]驅(qū)動級SRCI至SRCn中的每個的輸出端子OUT連接到柵極線GLI至GLn中的對應的柵極線。由驅(qū)動級SRCl至SRCn產(chǎn)生的柵極信號GSl至GSn通過輸出端子OUT分別被施加到柵極線GLl至GLn。
[0092]驅(qū)動級SRCl至SRCn-1中的第k驅(qū)動級SRCk的進位端子CR電連接到在第k驅(qū)動級SRCk之后的第(k+Ι)驅(qū)動級SRCk+Ι的輸入端子IN。這里，k是等于或大于I且等于或小于n-1的整數(shù)。驅(qū)動級SRCl至SRCn的進位端子CR分別輸出進位信號CRSl至CRSn。例如，第η驅(qū)動級SRCn的進位端子CR可以電連接到虛設級SRC-D的輸入端子IN，虛設級SRC-D的進位端子CR可以輸出進位信號CRS-D。
[0093]驅(qū)動級SRCl至SRCn中的第一驅(qū)動級SRCl的輸入端子IN接收啟動柵極驅(qū)動電路100的操作的啟動信號STV。驅(qū)動級SRCl至SRCn中的第P驅(qū)動級SRCp的輸入端子IN接收從在第P驅(qū)動級SRCp之后的第(ρ-1)驅(qū)動級SRCp-1輸出的進位信號CRSp-Ι。這里，P是等于或大約2且等于或小于η的整數(shù)。例如，第三驅(qū)動級SRC3的輸入端子IN接收從第二驅(qū)動級SRC2輸出的進位信號CRS2。虛設級SRC-D的輸入端子IN可以接收從第η驅(qū)動級SRCn輸出的進位信號CRSn。
[0094]驅(qū)動級SRCl至SRCn中的第q驅(qū)動級SRCq的控制端子CT電連接到在第q驅(qū)動級SRCp之后的第(q+Ι)級驅(qū)動級SRCq+Ι的進位端子CR。這里，q是等于或大于I且等于或小于η-1的整數(shù)。第q驅(qū)動級SRCq的控制端子CT接收在第q驅(qū)動級SRCq之后的第(q+Ι)驅(qū)動級SRCq+Ι的進位信號CRSq+Ι。例如，第二驅(qū)動級SRC2的控制端子CT接收從第三驅(qū)動級SRC3的進位端子CR輸出的進位信號CRS3。在另一示例性實施例中，第q驅(qū)動級SRCq的控制端子CT可以電連接到在第q驅(qū)動級之后的第(q+Ι)驅(qū)動級的輸出端子OUT。
[0095]第η驅(qū)動級SRCn的控制端子CT電連接到虛設級SRC-D的進位端子CR。第η驅(qū)動級SRCn的控制端子CT接收從虛設級SRC-D的進位端子CR輸出的進位信號CRS-D。虛設級SRC-D的控制端子CT接收啟動信號STV。
[0096]驅(qū)動級SRCl至SRCn中的每個驅(qū)動級的時鐘端子CK接收第一時鐘信號CKV或第二時鐘信號CKVB。在驅(qū)動級SRCI至SRCn之中的奇數(shù)編號的驅(qū)動級(例如，SRC1、SRC3、SRCn-1等)的時鐘端子CK接收第一時鐘信號CKV。在驅(qū)動級SRCl至SRCn之中的偶數(shù)編號的驅(qū)動級(例如，SRC2、SRC4、SRCn等)的時鐘端子CK接收第二時鐘信號CKVB。例如，虛設驅(qū)動級SRC-D可以接收第一時鐘信號CKV。第一時鐘信號CKV的相位與第二時鐘信號CKVB的相位不同。
[0097]驅(qū)動級SRCl至SRCn中的每個驅(qū)動級的第一電壓輸入端子Vl接收第一放電電壓VSSl，驅(qū)動級SRCl至SRCn中的每個驅(qū)動級的第二電壓輸入端子V2接收第二放電電壓VSS2。在示例性實施例中，第二放電電壓VSS2具有比第一放電電壓VSSl的電壓電平低的電壓電平。
[0098]在根據(jù)本發(fā)明構(gòu)思的示例性實施例的驅(qū)動級SRCl至SRCn中的每個中，可以省略輸出端子0UT、輸入端子IN、進位端子CR、控制端子CT、時鐘端子CK、第一電壓輸入端子Vl和第二電壓輸入端子V2中的至少一個，或者另一個端子可以添加到驅(qū)動級SRCl至SRCn中的每個驅(qū)動級。例如，可以省略第一電壓輸入端子Vl和第二電壓輸入端子V2中的一個。另外，可以改變在驅(qū)動級SRCl至SRCn之間的連接關系。
[0099]圖6是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的柵極驅(qū)動電路的第三驅(qū)動級SRC3的電路圖，圖7是根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖6的第三驅(qū)動級SRC3的輸入信號和輸出信號的波形圖。在圖5中示出的驅(qū)動級SRCl至SRCn中的每個可以具有與圖6的第三驅(qū)動級SRC3的電路圖基本相同的電路圖。
[0100]參照圖6和圖7，第三驅(qū)動級SRC3包括輸出部分110-1和110-2、控制部分120、反相器部分130以及下拉部分140-1和140-2。輸出部分110-1和110-2包括用于輸出第三柵極信號GS3的第一輸出部分110-1和用于輸出第三進位信號CRS3的第二輸出部分110-2。下拉部分140-1和140-2包括用于降低(例如，下拉)輸出端子OUT的電壓的第一下拉部分140-1和用于降低(例如，下拉)進位端子CRT的電壓的第二下拉部分140-2。第三驅(qū)動級SRC3的電路圖不限于上面提到的電路圖。
[0101]第一輸出部分110-1包括第一輸出晶體管TRl。第一輸出晶體管TRl包括施加有第一時鐘信號CKV的輸入電極、連接到第一節(jié)點NQ的控制電極和輸出第三柵極信號GS3的輸出電極。
[0102]第二輸出部分110-2包括第二輸出晶體管TR2。第二輸出晶體管TR2包括施加有第一時鐘信號CKV的輸入電極、連接到第一節(jié)點NQ的控制電極和輸出第三進位信號CRS3的輸出電極。
[0103]如圖7中所示，第一時鐘信號CKV的相位與第二時鐘信號CKVB的相位相反。例如，第一時鐘信號CKV的相位與第二時鐘信號CKVB的相位具有大約180度的相位差。第一時鐘信號CKV和第二時鐘信號CKVB中的每個包括具有低電壓VL-C的邏輯低時段和具有高電壓VH-C的邏輯高時段。在第一時鐘信號CKV和第二時鐘信號CKVB中的每個中，彼此交替地布置邏輯低時段和邏輯高時段。例如，高電壓VH-C為大約10伏，低電壓VL-C為大約-16伏。低電壓VL-C具有與第二放電電壓VSS2(參照圖5)的電平基本相同的電平。
[0104]第三柵極信號GS3包括具有低電壓VL-G的邏輯低時段和具有高電壓VH-G的邏輯高時段。第三柵極信號GS3的低電壓VL-G具有與第一放電電壓VSSl的電平基本相同的電平(參照圖5)。例如，低電壓VL-G為大約-13伏。在時段(例如，HP2)期間，第三柵極信號GS3具有與第一時鐘信號CKV的低電壓VH-C(例如，VSS2)的電平基本相同的電平。第三柵極信號GS3的高電壓VH-G可以具有與高電壓VH-C的電平基本相同的電平。
[0105]第三進位信號CRS3包括具有低電壓VL-C的邏輯低時段和具有高電壓VH-C的邏輯高時段。第三進位信號CRS3基于第一時鐘信號CKV而產(chǎn)生，因此，第三進位信號CRS3的低電壓VL-C和高電壓VH-C可以分別與第一時鐘信號CKV的低電壓VL-C和高電壓VH-C基本相同或基本相似。
[0106]參照圖6和圖7，控制部分120控制第一輸出部分110-1和第二輸出部分110-2的操作。控制部分120響應于第二進位信號CRS2導通第一輸出部分110-1和第二輸出部分110-2的晶體管TRl和TR2。第二進位信號CRS2從第二驅(qū)動級SRC2輸出并且通過第三驅(qū)動級SRC3的輸入端子IN輸入。另外，控制部分120響應于從第四驅(qū)動級SRC4輸出的第四進位信號CRS4來使第一輸出部分110-1和第二輸出部分110-2的晶體管TRl和TR2截止。控制部分120響應于從反相器部分130輸出的開關信號維持第一輸出部分110-1和第二輸出部分110-2的晶體管TRl和TR2的截止狀態(tài)。
[0107]控制部分120包括第一控制晶體管TR3、第二控制晶體管TR4、第三控制晶體管TR40、第四控制晶體管TR5-1和TR5-2、第五控制晶體管TR6-1和TR6-2以及電容器CAP。在示例性實施例中，兩個第四控制晶體管TR5-1和TR5-2彼此串聯(lián)連接，兩個第五控制晶體管TR6-1和TR6-2彼此串聯(lián)連接。
[0108]在第三柵極信號GS3被激活(例如，在邏輯高時段中)之前，第一控制晶體管TR3將第一控制信號施加到第二節(jié)點NC以控制第一節(jié)點NQ的電勢(例如，電壓)。圖7示出了第二水平時段至第四水平時段HP2、HP3和HP4。水平時段HP2、HP3和HP4中的每個與其中第二柵極信號GS2、第三柵極信號GS3和第四柵極信號GS4中的每個被激活(例如，在邏輯高時段中)的時段對應。第三水平時段HP3在第二水平時段HP2之后，第四水平時段HP4在第三水平時段HP3之后。
[0109]第一控制晶體管TR3包括連接到第二節(jié)點NC的輸出電極以及共同連接到第三驅(qū)動級SRC3的輸入端子以接收從第二驅(qū)動級SRC2輸出的第二進位信號CRS2的控制電極和輸入電極。在示例性實施例中，第一控制信號可以是第二進位信號CRS2。在示例性實施例中，第一控制晶體管TR3可以用包括連接到第三驅(qū)動級SRC3的輸入端子以接收第二進位信號CRS2的陽極和連接到第二節(jié)點NC的陰極的第一二極管取代。
[0110]第二控制晶體管TR4在第二節(jié)點NC與第一節(jié)點NQ之間二極管連接使得電流路徑形成在第二節(jié)點NC與第一節(jié)點NQ之間。第二控制晶體管TR4包括連接到第一節(jié)點NQ的輸出電極以及共同連接到第二節(jié)點NC的控制電極和輸入電極。在示例性實施例中，第二控制晶體管TR4可以用連接在第二節(jié)點NC與第一節(jié)點NQ之間的第二二極管取代，使得電流路徑形成在第二節(jié)點NC與第一節(jié)點NQ之間。第二二極管可以包括連接到第二節(jié)點NC的陽極和連接到第一節(jié)點NQ的陰極。
[0111]在第二進位信號CRS2被施加到第二節(jié)點NC之后，第二控制信號被施加到第二節(jié)點NC。第二控制信號可以是與第三柵極信號GS3同步的信號。這里，術語“第二控制信號與第三柵極信號GS3同步”可以被理解為:第二控制信號在與第三柵極信號GS3的時間點相同的時間點時具有邏輯高電壓。
[0112]第三控制晶體管TR40將第二控制信號施加到第二節(jié)點NC。第三控制晶體管TR40在第二輸出晶體管TR2的輸出電極與第二節(jié)點NC之間二極管連接，使得電流路徑形成在第二輸出晶體管TR2的輸出電極與第二節(jié)點NC之間。第三控制晶體管TR40包括連接到第二節(jié)點NC的輸出電極以及共同連接到第二輸出晶體管TR2的輸出電極的控制電極和輸入電極。在示例性實施例中，第三控制晶體管TR40可以用第三二極管取代。第三二極管可以將第二控制信號施加到第二節(jié)點NC。第三二極管可以連接在第二輸出晶體管TR2的輸出電極與第二節(jié)點NC之間使得電流路徑形成在第二輸出晶體管TR2的輸出電極與第二節(jié)點NC之間。第三二極管可以包括連接到第二輸出晶體管TR的輸出電極的陽極和連接到第二節(jié)點NC的陰極。
[0113]第二控制信號可以與第二進位信號CRS2基本相同。在示例性實施例中，第三控制晶體管TR40可以在第一輸出晶體管TRl的輸出電極與第二節(jié)點NC之間二極管連接。在此情況下，第二控制信號可以與第三柵極信號GS3基本相同。例如，第三控制晶體管TR40可以將與第三柵極信號GS3基本相同的信號施加到第二節(jié)點NC作為第二控制信號。
[0114]電容器CAP連接在第一輸出晶體管TRl的輸出電極與第一輸出晶體管TRl的控制電極(或第一節(jié)點NQ)之間。
[0115]兩個第四控制晶體管TR5-1和TR5-2串聯(lián)連接在第二電壓輸入端子V2與第一節(jié)點NQ之間。第四控制晶體管TR5-1和TR5-2的控制電極共同連接到控制端子CT。第四控制晶體管TR5-1和TR5-2響應于從第四驅(qū)動級輸出的第四進位信號CRS4將第二放電電壓VSS2施加到第一節(jié)點NQ。在示例性實施例中，兩個第四控制晶體管TR5-1和TR5-2可以通過第四柵極信號GS4導通。
[0116]兩個第五控制晶體管TR6-1和TR6-2串聯(lián)連接在第二電壓輸入端子V2與第一節(jié)點NQ之間。第五控制晶體管TR6-1和TR6-2的控制電極共同連接到第三節(jié)點NA。第五控制晶體管TR6-1和TR6-2響應于從反相器部分130輸出的開關信號將第二放電電壓VSS2施加到第一節(jié)點NQ。
[0117]在示例性實施例中，可以省略兩個第四控制晶體管TR5-1和TR5-2中的一個，并且可以省略兩個第五控制晶體管TR6-1和TR6-2中的一個。在示例性實施例中，第四控制晶體管TR5-1和TR5-2或第五控制晶體管TR6-1和TR6-2可以連接到第一電壓輸入端子VI。
[0118]如在圖7中所示，在第二水平時段HP2期間，第一節(jié)點NQ的電勢(例如，電壓)通過第二進位信號CRS2增加到第一高電壓VQl。當?shù)诙M位信號CRS2被施加到第一節(jié)點NQ時，電容器CAP被充入有與第二進位信號CRS2對應的電壓。在第三水平時段HP3期間輸出第三柵極信號GS3。在此情況下，第一節(jié)點NQ的電壓從第一高電壓VQl增大到第二高電壓VQ2。
[0119]由于第二控制信號被施加到第二節(jié)點NC，所以在第三水平時段HP3期間第一控制晶體管TR3和第二控制晶體管TR4中的每個控制晶體管的漏-源電壓降低。將參照圖8至圖10對此進行詳細地描述。
[0120]在第四水平時段HP4期間，第一節(jié)點NQ的電壓降低到第二放電電壓VSS2。因此，第一輸出晶體管TRl和第二輸出晶體管TR2截止。在第四水平時段HP4之后，在下一個幀周期中，第一節(jié)點NQ的電壓維持在第二放電電壓VSS2直到第三柵極信號GS3被激活(例如，在邏輯高時段中)。因此，在第四水平時段HP4之后且在下一個幀周期的第三柵極信號GS3被激活之前的時間周期期間，維持第一輸出晶體管TRl和第二輸出晶體管TR2的截止狀態(tài)。
[0121]參照圖6和圖7，反相器部分130將開關信號輸出到第三節(jié)點NA。反相器部分130包括第一反相器晶體管TR7、第二反相器晶體管TR8、第三反相器晶體管TR9和第四反相器晶體管TR10。第一反相器晶體管TR7包括共同連接到時鐘端子CK的輸入電極和控制電極和連接到第二反相器晶體管TR8的控制電極的輸出電極。第二反相器晶體管TR8包括連接到時鐘端子CK的輸入電極和連接到第三節(jié)點NA的輸出電極。
[0122]第三反相器晶體管TR9包括連接到第一反相器晶體管TR7的輸出電極的輸出電極、連接到進位端子CR的控制電極和連接到第二電壓輸入端子V2的輸入電極。第四反相器晶體管TRl O包括連接到第三節(jié)點NA的輸出電極、連接到進位端子CR的控制電極和連接到第二電壓輸入端子V2的輸入電極。在示例性實施例中，第三反相器晶體管TR9和第四反相器晶體管TRlO的控制電極可以連接到輸出端子OUT，第三反相器晶體管TR9和第四反相器晶體管TRlO的輸出電極可以連接到第一電壓輸入端子VI。
[0123]如圖7中所示，除了在第三水平時段HP3中的波形之外，第三節(jié)點NA的信號具有與第一時鐘信號CKV的波形基本相同的波形(例如，相位)。在第三水平時段HP3期間，第三反相器晶體管TR9和第四反相器晶體管TRlO響應于第三進位信號CRS3導通。在此情況下，從第二反相器晶體管TR8輸出的第一時鐘信號CKV的高電壓VH-C放電成第二放電電壓VSS2。在除了第三水平時段HP3之外的時段期間，從第二反相器晶體管TR8輸出的第一時鐘信號CKV的高電壓VH-C和低電壓VL-C施加到第三節(jié)點NA。高電壓VH-C和低電壓VL-C以交替的方式施加到第三節(jié)點NA并且作為開關信號被提供給其它晶體管(例如，TRl2、TR6-1、TR6-2)。
[0124]第一下拉部分140-1包括第一下拉晶體管TRll和第二下拉晶體管TR12。第一下拉晶體管TRll包括連接到第一電壓輸入端子Vl的輸入電極、連接到控制端子CT的控制電極和連接到第一輸出晶體管TRl的輸出電極的輸出電極。第二下拉晶體管TRl 2包括連接到第一電壓輸入端子VI的輸入電極、連接到第三節(jié)點NA的控制電極和連接到第一輸出晶體管TRl的輸出電極的輸出電極。在不例性實施例中，第一下拉晶體管T R11的輸入電極和第二下拉晶體管TR12的輸入電極中的至少一個可以連接到第二電壓輸入端子V2。
[0?25]如圖7中所不，第三柵極信號GS3的電壓與第一輸出晶體管TRl的輸出電極的電壓對應。第一下拉晶體管TRl I在第四水平時段HP4期間響應于第四進位信號CRS4將第一放電電壓VSSl施加到第一輸出晶體管TRl的輸出電極。在第四水平時段HP4之后，第二下拉晶體管TR12響應于從第三節(jié)點NA輸出的開關信號將第一放電電壓VSSl施加到第一輸出晶體管TRl的輸出電極。
[0126]第二下拉部分140-2包括第三下拉晶體管TR13和第四下拉晶體管TR14。第三下拉晶體管TR13包括連接到第二電壓輸入端子V2的輸入電極、連接到控制端子CT的控制電極和連接到第二輸出晶體管TR2的輸出電極的輸出電極。第四下拉晶體管TRl 4包括連接到第二電壓輸入端子V2的輸入電極、連接到第三節(jié)點NA的控制電極和連接到第二輸出晶體管TR2的輸出電極的輸出電極。在示例性實施例中，第三下拉晶體管TR13的輸入電極和第四下拉晶體管TR14的輸入電極中的至少一個可以連接到第一電壓輸入端子VI。
[0127]如圖7中所示，第三進位信號CRS3的電壓與第二輸出晶體管TR2的輸出電極的電壓對應。第三下拉晶體管TR13在第四水平時段HP4期間響應于第四進位信號CRS4將第二放電電壓VSS2施加到第二輸出晶體管TR2的輸出電極。在第四水平時段HP4之后，第四下拉晶體管TR14響應于從第三節(jié)點NA輸出的開關信號將第二放電電壓VSS2施加到第二輸出晶體管TR2的輸出電極。
[0128]圖8是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的在圖6中示出的第三驅(qū)動級SRC3的第二節(jié)點NC的電壓的變化的波形圖，圖9是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的在圖6中示出的第三驅(qū)動級SRC3的第一節(jié)點NQ的電壓的變化的波形圖，圖10是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的在圖6中示出的第三驅(qū)動級SRC3的輸出端子OUT的電壓的變化的波形圖。
[0129]參照圖8，在第二水平時段HP2期間，第二節(jié)點NC通過第一控制晶體管TR3接收第二進位信號CRS2，因此，在第二水平時段HP2的時刻，第二節(jié)點NC具有第一高電壓VC1(例如，9伏)。第一高電壓VCl具有與第二進位信號CRS2的高電壓VH-C的電壓電平基本相同或比第二進位信號CRS2的高電壓VH-C的電壓電平低的電壓電平。
[0130]參照圖9，在第二水平時段HP2期間，第一節(jié)點NQ通過第二控制晶體管TR4接收與第二進位信號CRS2對應的電壓，因此，在第二水平時段HP2的時刻，第一節(jié)點NQ具有第一高電壓VQ1(例如，9伏)。第一高電壓VQl具有與第二節(jié)點NC的第一高電壓VCl的電壓電平基本相同或比第二節(jié)點NC的第一高電壓VCl的電壓電平低的電壓電平。
[0131]參照圖10，在第二水平時段HP2期間，輸出端子OUT具有與第一時鐘信號CKV的低電壓VL-C的電壓電平基本相同的電壓電平。這是因為在第二水平時段HP2期間第一輸出晶體管TRl響應于第一節(jié)點NQ的第一高電壓VQl而導通。
[0132]如在圖8中所示，在第三水平時段HP3期間，第二節(jié)點NC通過第三控制晶體管TR40接收第三進位信號CRS3，因此，第二節(jié)點NC在第三水平時段HP3期間增加到第二高電壓VC2(例如，10伏)。第二高電壓VC2具有與第三進位信號CRS3的高電壓VH-C的電壓電平基本相同或比第三進位信號CRS3的高電壓VH-C的電壓電平低的電壓電平。在圖8中，第二節(jié)點NC的第二高電壓VC2比第二節(jié)點NC的第一高電壓VCl稍微高。第二節(jié)點NC的第一高電壓VCl和第二高電壓VC2的電壓電平可以根據(jù)第一控制晶體管TRl和第三控制晶體管TR3的特性而改變。
[0133]如圖9中所示，在第三水平時段HP3期間，第一節(jié)點NQ具有第二高電壓VQ2。例如，第一節(jié)點NQ的第二高電壓VQ2為大約30伏。在此情況下，如圖10中所示，在第三水平時段HP3期間，第二節(jié)點NC的第二高電壓VC2為大約10伏。另外，輸入端子IN可以具有與第二進位信號CRS2的低電壓VL-C對應的大約-16伏。
[0134]在第三水平時段HP3期間，可以改變第一控制晶體管TR3和第三控制晶體管TR40中的每個的輸入電極與輸出電極之間的電壓電平或電流流動方向。在第三水平時段HP3期間，例如大約26伏的漏-源電壓可以形成在第一控制晶體管TR3的輸入電極與輸出電極之間，例如大約20伏的漏-源電壓可以形成在第三控制晶體管TR40的輸入電極與輸出電極之間。
[0135]在省略了第三控制晶體管TR40的對比示例中，例如大約46伏的漏-源電壓形成在第二控制晶體管TR4的輸入電極與輸出電極之間。當在第三水平時段HP3期間在第二控制晶體管T R 4的輸入電極與輸出電極之間形成例如大約4 6伏的漏-源電壓時，第二控制晶體管TR4會被燒損或會劣化。另外，在省略了第三控制晶體管TR40的對比示例中，在第三水平時段HP3期間，從第一節(jié)點NQ流到第二節(jié)點NC的斷態(tài)泄漏電流通過第二控制晶體管TR4發(fā)生。斷態(tài)泄漏電流降低第一節(jié)點NQ的電壓并且延遲第三柵極信號GS3和第三進位信號CRS3。
[0136]根據(jù)省略了第二控制晶體管TR4和第三控制晶體管TR40的對比示例，例如大約46伏的漏-源電壓形成在第一控制晶體管TR3的輸入電極與輸出電極之間。當在第三水平時段HP3期間在第一控制晶體管TR3的輸入電極與輸出電極之間形成例如大約46伏的漏-源電壓時，第一控制晶體管TR3會被燒損或會劣化。因此，第一控制晶體管TR3的響應時間被延遲，因此，缺陷發(fā)生在驅(qū)動級的電路中。
[0137]根據(jù)本發(fā)明構(gòu)思的示例性實施例，相對低的漏-源電壓形成在第一控制晶體管TR3和第三控制晶體管TR40中。因此，防止第一控制晶體管TR3和第二控制晶體管TR4劣化。當?shù)谝豢刂凭w管TR3和第二控制晶體管TR4的斷態(tài)泄漏電流減小時，連接到第一輸出晶體管TRl的控制電極的第一節(jié)點NQ的電壓維持在基準電平(例如，期望的電平)。因此，第三柵極信號GS3和第三進位信號CRS3不被延遲。
[0138]另外，術語“發(fā)生斷態(tài)泄漏電流”可以被理解為晶體管的輸入電極與輸出電極之間的電壓電平和電流流動方向根據(jù)時間流逝來改變，并且因此晶體管劣化。包括金屬氧化物半導體的薄膜晶體管易于劣化。根據(jù)本發(fā)明構(gòu)思的示例性實施例，盡管連接到第一節(jié)點NQ或第二節(jié)點NC的第一控制晶體管TR3和晶體管(例如，TR4、TR5-1、TR6-1和TR40)包括金屬氧化物半導體，但是由于用于控制第一節(jié)點NQ的電壓的控制信號被施加到第二節(jié)點NC，所以防止晶體管劣化。
[0139]參照圖8，在第三水平時段HP3之后的水平時段(例如，第四水平時段HP4)期間，第二節(jié)點NC的電壓放電。參照圖9和圖10，在第三水平時段HP3之后的水平時段(例如，第四水平時段HP4)期間，第一節(jié)點NQ的電壓放電到第二放電電壓VSS2，輸出端子OUT的電壓放電到第一放電電壓VSSl。
[0140]圖11是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的柵極驅(qū)動電路的第三驅(qū)動級SRC3-1的電路圖。除了第三控制晶體管TR400之外，在圖11中示出的第三驅(qū)動級SRC3-1具有與在圖6中示出的第三驅(qū)動級SRC3的結(jié)構(gòu)和功能相同的結(jié)構(gòu)和功能。
[0141 ]參照圖11，第三控制晶體管TR400包括連接到第二節(jié)點NC的輸出電極、連接到進位端子CR的輸入電極以及連接到輸出端子OUT的控制電極。在第三水平時段HP3期間，第三控制晶體管TR400響應于第三柵極信號GS3將第三進位信號CRS3施加到第二節(jié)點NC。因此，在第三水平時段HP3期間，第一控制晶體管TR3和第二控制晶體管TR4的斷態(tài)泄漏電流減小。
[0142]在示例性實施例中，第三控制晶體管TR400的輸入電極可以連接到輸出端子OUT，第三控制晶體管TR400的控制電極可以連接到進位端子CR。
[0143]圖12是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的柵極驅(qū)動電路的第三驅(qū)動級SRC3-2的電路圖，圖13是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例在圖12中示出的第三驅(qū)動級SRC3-2的第二節(jié)點NC的電壓的變化的波形圖。
[0144]根據(jù)本發(fā)明構(gòu)思的示例性實施例，當與圖6中示出的驅(qū)動級SRC3比較時，第三驅(qū)動級SRC3-2還包括第六控制晶體管TR4000。
[0145]第六控制晶體管TR4000包括連接到第二節(jié)點NC的輸出電極、連接到第二電壓輸入端子V2的輸入電極以及連接到控制端子CT的控制電極。在第四水平時段HP4期間，第六控制晶體管TR4000響應于第四進位信號CRS4將第二放電電壓VSS2施加到第二節(jié)點NC。
[0146]在示例性實施例中，第六控制晶體管TR4000可以被添加到圖11中示出的驅(qū)動級SRC3-1 ο例如，參照圖11，第六控制晶體管TR4000包括連接到第二節(jié)點NC的輸出電極、連接到第二電壓輸入端子V2的輸入電極和連接到控制端子CT的控制電極。
[0147]因此，在第四水平時段HP4期間，輸入端子IN、第二節(jié)點NC和第一節(jié)點NQ具有基本相同的電壓。例如，輸入端子IN、第二節(jié)點NC和第一節(jié)點NQ具有與第二放電電壓VSS2的電壓電平基本相同的電壓電平。在第四水平時段HP4期間，防止第一控制晶體管TR3和第二控制晶體管TR4劣化。
[0148]圖14是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的柵極驅(qū)動電路100-1的框圖，圖15是示出了根據(jù)本發(fā)明構(gòu)思的示例性實施例的柵極驅(qū)動電路的第三驅(qū)動級SRC30的電路圖。
[0149]圖14出于說明目的示出了三個驅(qū)動級SRC10、SRC20和SRC30。三個驅(qū)動級SRC10、SRC20和SRC30分別與在圖5中示出的三個驅(qū)動級SRC1、SRC2和SRC3對應。當與圖5中示出的驅(qū)動級SRC1、SRC2和SRC3中的每個比較時，三個驅(qū)動級SRC10、SRC20和SRC30中的每個還包括第三電壓輸入端子V3。在圖14中示出的驅(qū)動級SRClO至SRC30中的每個可以具有與圖15的第三驅(qū)動級SRC30的結(jié)構(gòu)基本相同的結(jié)構(gòu)。另外，除了第一控制晶體管TR30的一部分之外，驅(qū)動級SRC30具有與圖6中示出的驅(qū)動級SRC3的結(jié)構(gòu)和功能基本相同的結(jié)構(gòu)和功能。
[0150]參照圖15，第三電壓輸入端子V3接收偏置電壓Von。第一控制晶體管TR30包括連接到第二節(jié)點NC的輸出電極、連接到第三電壓輸入端子V3的輸入電極和連接到輸入端子IN的控制電極。在第二水平時段HP2期間，第一控制晶體管TR30響應于從第二驅(qū)動級SRC20輸出的第二進位信號CRS2將通過第三電壓輸入端子V3接收的偏置電壓Von施加到第二節(jié)點NC。
[0151]在第三水平時段HP3期間，第三控制晶體管TR40將第三進位信號CRS3施加到第二節(jié)點NC。因此，在第三水平時段HP3期間，防止第一控制晶體管TR30和第二控制晶體管TR4劣化。
[0152]第一控制晶體管TR30的輸入電極被偏置為第二進位信號CRS2的高電壓VH-C(例如，第一時鐘信號的高電壓VH-C)，而與水平時段無關。在第三水平時段HP3和第四水平時段HP4以及在第四水平時段HP4之后的水平時段期間，第一控制晶體管TR30的輸入電極的電壓等于或大于第一控制晶體管TR30的輸出電極的電壓(例如，第二節(jié)點NC的電壓)。第一控制晶體管TR30的電流路徑(例如，電流流動方向)不改變并防止第一控制晶體管TR30劣化。
[0153]盡管已經(jīng)參照本發(fā)明構(gòu)思的示例性實施例描述了本發(fā)明構(gòu)思，但是將理解的是，本發(fā)明構(gòu)思不限于這里闡述的示例性實施例，在不脫離如權(quán)利要求限定的本發(fā)明構(gòu)思的精神和范圍的情況下，可以在此做出形式和細節(jié)上的各種改變。
【主權(quán)項】
1.一種柵極驅(qū)動電路，其特征在于，所述柵極驅(qū)動電路包括: 多個驅(qū)動級，所述多個驅(qū)動級中的每個驅(qū)動級將柵極信號中的對應的柵極信號施加到顯示面板的柵極線中的對應的柵極線， 其中，在所述多個驅(qū)動級之中的第k驅(qū)動級包括: 第一輸出晶體管，包括連接到第一節(jié)點的控制電極、接收時鐘信號的輸入電極和輸出基于所述時鐘信號產(chǎn)生的第k柵極信號的輸出電極，其中，k是等于或大于2的自然數(shù)； 電容器，連接在所述第一輸出晶體管的所述輸出電極與所述第一輸出晶體管的所述控制電極之間； 第一控制晶體管，在所述第k柵極信號輸出之前將第一控制信號施加到第二節(jié)點以控制所述第一節(jié)點的電壓；以及 第二控制晶體管，包括共同連接到所述第二節(jié)點的輸入電極和控制電極以及連接到所述第一節(jié)點的輸出電極使得在所述第二節(jié)點與所述第一節(jié)點之間形成電流路徑， 其中，在所述第一控制信號被施加到所述第二節(jié)點之后，與所述第k柵極信號同步的第二控制信號被施加到所述第二節(jié)點。2.根據(jù)權(quán)利要求1所述的柵極驅(qū)動電路，其特征在于，所述第一控制晶體管包括共同接收從第(k-Ι)驅(qū)動級輸出的信號的控制電極和輸入電極以及輸出所述第一控制信號的輸出電極。3.根據(jù)權(quán)利要求2所述的柵極驅(qū)動電路，其特征在于，從所述第(k-Ι)驅(qū)動級輸出的所述信號與從所述第(k-Ι)驅(qū)動級輸出的第(k-Ι)進位信號對應。4.根據(jù)權(quán)利要求1所述的柵極驅(qū)動電路，其特征在于，所述第一控制晶體管包括接收從第(k-Ι)驅(qū)動級輸出的信號的控制電極、接收偏置電壓的輸入電極以及輸出所述第一控制信號的輸出電極。5.根據(jù)權(quán)利要求4所述的柵極驅(qū)動電路，其特征在于，從所述第(k-Ι)驅(qū)動級輸出的所述信號與從所述第(k-Ι)驅(qū)動級輸出的第(k-Ι)進位信號對應，所述偏置電壓與所述第(k-1)進位信號的高電平相同。6.根據(jù)權(quán)利要求1所述的柵極驅(qū)動電路，其特征在于，所述柵極驅(qū)動電路還包括第二輸出晶體管，所述第二輸出晶體管包括連接到所述第一節(jié)點的控制電極、接收所述時鐘信號的輸入電極以及輸出基于所述時鐘信號產(chǎn)生的第k進位信號的輸出電極。7.根據(jù)權(quán)利要求6所述的柵極驅(qū)動電路，其特征在于，所述第二控制信號與從所述第k驅(qū)動級輸出的所述第k進位信號對應。8.根據(jù)權(quán)利要求6所述的柵極驅(qū)動電路，其特征在于，所述柵極驅(qū)動電路還包括第三控制晶體管，所述第三控制晶體管包括共同接收所述第k進位信號的控制電極和輸入電極以及輸出所述第二控制信號的輸出電極。9.根據(jù)權(quán)利要求1所述的柵極驅(qū)動電路，其特征在于，所述柵極驅(qū)動電路還包括第四控制晶體管，所述第四控制晶體管在所述第k柵極信號輸出之后將第一放電電壓施加到所述第一節(jié)點使得所述第一輸出晶體管截止。10.根據(jù)權(quán)利要求9所述的柵極驅(qū)動電路，其特征在于，所述柵極驅(qū)動電路還包括在所述第k柵極信號輸出之后將第二放電電壓施加到所述第二節(jié)點的第五控制晶體管。11.根據(jù)權(quán)利要求10所述的柵極驅(qū)動電路，其特征在于，所述第五控制晶體管包括接收開關信號的控制電極、接收所述第二放電電壓的輸入電極以及連接到所述第二節(jié)點的輸出電極， 其中，所述開關信號與從所述驅(qū)動級的第(k+Ι)驅(qū)動級輸出的第(k+Ι)進位信號對應。12.一種柵極驅(qū)動電路，其特征在于，所述柵極驅(qū)動電路包括: 多個驅(qū)動級，所述多個驅(qū)動級中的每個將柵極信號中的對應的柵極信號施加到顯示面板的柵極線中的對應的柵極線， 其中，在所述多個驅(qū)動級之中的第k驅(qū)動級包括: 輸出部分，響應于第一節(jié)點的電壓通過第k輸出節(jié)點輸出第k柵極信號并且通過第Idi位節(jié)點輸出第k進位信號，其中，所述第k柵極信號和所述第k進位信號基于時鐘信號產(chǎn)生，其中，k是等于或大于2的自然數(shù)； 控制部分，控制所述第一節(jié)點的所述電壓； 反相器部分，輸出基于所述時鐘信號產(chǎn)生的開關信號；以及 下拉部分，下拉所述第k輸出節(jié)點和所述第k進位節(jié)點的電壓， 其中，所述控制部分包括: 第一控制晶體管，在所述第k柵極信號輸出之前將第一控制信號施加到第二節(jié)點以控制所述第一節(jié)點的電壓； 第二控制晶體管，包括共同連接到所述第二節(jié)點的控制電極和輸入電極以及連接到所述第一節(jié)點的輸出電極；以及 第三控制晶體管，包括共同接收所述第k進位信號的控制電極和輸入電極以及連接到所述第二節(jié)點的輸出電極。13.根據(jù)權(quán)利要求12所述的柵極驅(qū)動電路，其特征在于，所述第一控制晶體管包括共同接收從第(k-Ι)驅(qū)動級輸出的第(k-Ι)進位信號的控制電極和輸入電極以及輸出所述第一控制信號的輸出電極。14.根據(jù)權(quán)利要求12所述的柵極驅(qū)動電路，其特征在于，所述第一控制晶體管包括接收從第(k-Ι)驅(qū)動級輸出的第(k-Ι)進位信號的控制電極、接收具有與所述第(k-Ι)進位信號的高電平相同的電平的偏置電壓的輸入電極以及輸出所述第一控制信號的輸出電極。15.根據(jù)權(quán)利要求12所述的柵極驅(qū)動電路，其特征在于，所述控制部分還包括: 電容器，響應于所述第k柵極信號增大所述第一節(jié)點的所述電壓； 第四控制晶體管，在所述第k柵極信號輸出之后響應于從第(k+Ι)驅(qū)動級輸出的第(k+I)進位信號將第一放電電壓施加到所述第一節(jié)點；以及 第五控制晶體管，在所述第一放電電壓通過所述第四控制晶體管施加到所述第一節(jié)點之后響應于所述開關信號將第二放電電壓施加到所述第一節(jié)點。16.根據(jù)權(quán)利要求15所述的柵極驅(qū)動電路，其特征在于，所述控制部分還包括第六控制晶體管，所述第六控制晶體管在所述第k柵極信號輸出之后響應于從所述第(k+Ι)驅(qū)動級輸出的所述第(k+1)進位信號將第三放電電壓施加到所述第二節(jié)點。17.根據(jù)權(quán)利要求12所述的柵極驅(qū)動電路，其特征在于，所述輸出部分包括: 第一輸出晶體管，輸出所述第k柵極信號；以及 第二輸出晶體管，輸出所述第k進位信號。18.根據(jù)權(quán)利要求17所述的柵極驅(qū)動電路，其特征在于，所述下拉部分包括: 第一下拉部分，在所述第(k+1)進位信號到達時將所述第一輸出晶體管的輸出電極的電壓下拉；以及 第二下拉部分，在所述第(k+Ι)進位信號到達時將所述第二輸出晶體管的輸出電極的電壓下拉。19.根據(jù)權(quán)利要求18所述的柵極驅(qū)動電路，其特征在于，所述第一下拉部分包括: 第一下拉晶體管，響應于所述第(k+1)進位信號將第一放電電壓施加到所述第一輸出晶體管的所述輸出電極；以及 第二下拉晶體管，在所述第一放電電壓通過所述第一下拉晶體管施加到所述第一輸出晶體管的所述輸出電極之后響應于所述開關信號將所述第一放電電壓施加到所述第一輸出晶體管的所述輸出電極。20.根據(jù)權(quán)利要求19所述的柵極驅(qū)動電路，其特征在于，所述第二下拉部分包括: 第三下拉晶體管，響應于所述第(k+1)進位信號將第二放電電壓施加到所述第二輸出晶體管的所述輸出電極；以及 第四下拉晶體管，在所述第二放電電壓通過所述第三下拉晶體管施加到所述第二輸出晶體管的所述輸出電極之后響應于所述開關信號將所述第二放電電壓施加到所述第二輸出晶體管的所述輸出電極。
【文檔編號】G09G3/28GK105825823SQ201610037141
【公開日】2016年8月3日
【申請日】2016年1月20日
【發(fā)明人】趙德漢, 金汎俊, 金允鎬, 竹內(nèi)昇, 金江南
【申請人】三星顯示有限公司