移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路的制作方法
【專利摘要】本發(fā)明提供一種移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路，屬于柵極驅(qū)動電路技術(shù)領(lǐng)域，其可至少部分解決現(xiàn)有的具有分時驅(qū)動功能的移位寄存器在暫停工作時第一節(jié)點的電平可能變化，從而影響后續(xù)顯示的問題。本發(fā)明的移位寄存器包括電容、第一暫停端，所述電容的第一極連接第一節(jié)點，所述第一暫停端用于輸入第一暫停信號以使移位寄存器暫停工作，且所述移位寄存器還包括：保持單元，與所述第一節(jié)點和第一暫停端相連，用于在所述第一暫停端輸入第一暫停信號且第一節(jié)點為第一電平時，向所述第一節(jié)點輸入第一電平。
【專利說明】
移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于柵極驅(qū)動電路技術(shù)領(lǐng)域，具體涉及一種移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路。
【背景技術(shù)】
[0002]顯示裝置(液晶顯示裝置、有機發(fā)光二極管顯示裝置等)的陣列基板可采用柵極驅(qū)動電路(GOA)驅(qū)動?xùn)啪€。柵極驅(qū)動電路由多個級聯(lián)的移位寄存器構(gòu)成，每個移位寄存器驅(qū)動一條柵線，同時也為其他移位寄存器提供信號，以改變其他移位寄存器的工作狀態(tài)。
[0003]柵線有些情況下要被分時驅(qū)動，例如在具有觸控功能的陣列基板中，柵線在顯示階段進行掃描，而在觸控階段則可作為觸控電極。因此在觸控階段柵極驅(qū)動電路不能輸出導(dǎo)通信號，而在觸控階段結(jié)束后柵極驅(qū)動電路要“繼續(xù)”工作，向下一條柵線輸出導(dǎo)通信號。換言之，觸控階段中柵極驅(qū)動電路的各移位寄存器應(yīng)“暫停工作”，其各節(jié)點的電平應(yīng)保持觸控階段(暫停階段)前的水平，以在暫停結(jié)束后立即進入下一階段的工作。
[0004]—種具有分時驅(qū)動功能的移位寄存器及其驅(qū)動時序如圖1、圖2，該移位寄存器包括第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7、第八晶體管M8、第九晶體管M9、第十晶體管Ml O、電容C、第一電壓端VDS、第二電壓端VSD、第三電壓端VSS、第一暫停端GCL、第二暫停端GCH、輸出端OUTPUT、第一輸入端INPUT1、第二輸入端INPUT2、時鐘端CLK、第一節(jié)點PU、第二節(jié)點H)等。在顯示階段，移位寄存器的第一暫停端GCL和第二暫停端GCH分別輸入低電平和高電平，而在觸控階段(暫停階段)中，二者的電平互換，從而使第三電壓端VSS的低電平可經(jīng)第一晶體管Ml進入輸出端OUTPUT，保證移位寄存器在觸控階段輸出低電平；同時，第八晶體管M8、第九晶體管M9、第十晶體管MlO均關(guān)斷，以使第一節(jié)點PU(上拉節(jié)點)保持之前的電平(多數(shù)移位寄存器中均為低電平)，移位寄存器暫停工作。
[0005]如圖2所示，在觸控階段(暫停階段)開始時必有一個移位寄存器正好剛結(jié)束第一顯示階段，該移位寄存器的第一節(jié)點PU此時為高電平，且應(yīng)在觸控階段保持高電平，以便在暫停結(jié)束后(即第二顯示階段中)使三晶體管M3導(dǎo)通，通過第三晶體管M3將時鐘端CLK的高電平傳輸至輸出端OUTPUT，輸出導(dǎo)通信號。但是，第八晶體管M8、第九晶體管M9、第十晶體管MlO不可避免的存在漏電流，且觸控階段一般持續(xù)時間較長，故在觸控階段中第一節(jié)點PU的電平會逐漸降低，導(dǎo)致暫停結(jié)束后其電平偏低，第三晶體管M3的導(dǎo)通不良，從而該移位寄存器無法輸出合格的導(dǎo)通信號，導(dǎo)致屏幕上出現(xiàn)黑線。且由于顯示階段和觸控階段是快速交替的，故屏幕上會出現(xiàn)多條黑線，影響顯示效果。

【發(fā)明內(nèi)容】

[0006]本發(fā)明至少部分解決現(xiàn)有的具有分時驅(qū)動功能的移位寄存器在暫停工作時第一節(jié)點的電平可能變化，從而影響后續(xù)顯示的問題，提供一種可保證暫停工作時第一節(jié)點電平不變的移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路。
[0007]解決本發(fā)明技術(shù)問題所采用的技術(shù)方案是一種移位寄存器，包括電容、第一暫停端，所述電容的第一極連接第一節(jié)點，所述第一暫停端用于輸入第一暫停信號以使移位寄存器暫停工作，且所述移位寄存器還包括:
[0008]保持單元，與所述第一節(jié)點和第一暫停端相連，用于在所述第一暫停端輸入第一暫停信號且第一節(jié)點為第一電平時，向所述第一節(jié)點輸入第一電平。
[0009]優(yōu)選的是，所述第一暫停信號為第一電平;所述保持單元用于在所述第一暫停端輸入第一暫停信號且第一節(jié)點為第一電平時，將第一暫停端與第一節(jié)點導(dǎo)通。
[0010]進一步優(yōu)選的是，所述保持單元包括:第十一晶體管，其第一極連接第一暫停端，第二極連接第一節(jié)點;第十二晶體管，其第一極連接第一暫停端，第二極連接第十一晶體管的柵極，柵極連接第一節(jié)點；所述第十一晶體管與第十二晶體管均在柵極為第一電平時導(dǎo)通。
[0011 ]進一步優(yōu)選的是，所述移位寄存器包括:
[0012]第一節(jié)點模塊，用于根據(jù)第一輸入端、第二輸入端、第二節(jié)點的信號將第一電壓端、第二電壓端、第三電壓端的信號傳輸至第一節(jié)點；
[0013]第二節(jié)點模塊，用于根據(jù)第一節(jié)點、第二暫停端的信號將第二暫停端、第三電壓端的信號傳輸至第二節(jié)點；
[0014]輸出模塊，用于根據(jù)第一節(jié)點、第二節(jié)點的信號將時鐘端、第三電壓端的信號傳輸至輸出端；
[0015]暫停模塊，用于根據(jù)第一暫停端的信號將第三電壓端的信號傳輸至輸出端。
[0016]進一步優(yōu)選的是，所述第一節(jié)點模塊包括第八晶體管、第九晶體管、第十晶體管；第二節(jié)點模塊包括第四晶體管、第五晶體管、第六晶體管、第七晶體管;輸出模塊包括第二晶體管、第三晶體管;所述暫停模塊包括第一晶體管;其中，
[0017]所述第一晶體管的第一極連接輸出端，第二極連接第三電壓端，柵極連接第一暫停端；
[0018]所述第二晶體管的第一極連接時鐘端，第二極連接輸出端，柵極連接第一節(jié)點；
[0019]所述第三晶體管的第一極連接輸出端，第二極連接第三電壓端，柵極連接第二節(jié)占.V ，
[0020]所述第四晶體管的第一極連接第五晶體管的第二極，第二極連接第三電壓端，柵極連接第一節(jié)點；
[0021 ]所述第五晶體管的第一極和柵極連接第二暫停端；
[0022]所述第六晶體管的第一極連接第二節(jié)點，第二極連接第三電壓端，柵極連接第一節(jié)點；
[0023]所述第七晶體管的第一極連接第二暫停端，第二極連接第二節(jié)點，柵極連接第五晶體管的第二極；
[0024]所述第八晶體管的第一極連接第一電壓端，第二極連接第一節(jié)點，柵極連接第一輸入端；
[0025]所述第九晶體管的第一極連接第一節(jié)點，第二極連接第二電壓端，柵極連接第二輸入端；
[0026]所述第十晶體管的第一極連接第一節(jié)點，第二極連接第三電壓端，柵極連接第二節(jié)點；
[0027]所述電容的第二極連接輸出端。
[0028]進一步優(yōu)選的是，所有所述晶體管均為N型晶體管，所述第一電平為高電平，第二電平為低電平;或者，所有所述晶體管均為P型晶體管，所述第一電平為低電平，第二電平為高電平。
[0029]解決本發(fā)明技術(shù)問題所采用的技術(shù)方案是一種上述移位寄存器的驅(qū)動方法，其包括:
[0030]暫停階段:向所述第一暫停端輸入第一暫停信號，以使所述移位寄存器暫停工作，若此時所述第一節(jié)點為第一電平，則所述保持單元向第一節(jié)點輸入第一電平。
[0031]優(yōu)選的是，在驅(qū)動過程中，持續(xù)向所述第三電壓端輸入第二電平，向所述第一電壓端輸入第一電平，向所述第二電壓端輸入第二電平；
[0032]在所述暫停階段前，還包括第一顯示階段:向所述第一輸入端輸入第一電平，向所述第二輸入端輸入第二電平，向所述時鐘端輸入第二電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平；
[0033]所述暫停階段具體包括:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第二電平，向所述時鐘端輸入第二電平，向所述第一暫停端輸入第一電平，向所述第二暫停端輸入第二電平；
[0034]在所述暫停階段后，還包括:
[0035]第二顯示階段:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第二電平，向所述時鐘端輸入第一電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平；
[0036]第三顯示階段:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第一電平，向所述時鐘端輸入第二電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平；
[0037]第四顯示階段:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第二電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平。
[0038]優(yōu)選的是，在驅(qū)動過程中，持續(xù)向所述第三電壓端輸入第二電平，向所述第一電壓端輸入第二電平，向所述第二電壓端輸入第一電平；
[0039]在所述暫停階段前，還包括第一顯示階段:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第一電平，向所述時鐘端輸入第二電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平；
[0040]所述暫停階段具體包括:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第二電平，向所述時鐘端輸入第二電平，向所述第一暫停端輸入第一電平，向所述第二暫停端輸入第二電平；
[0041]在所述暫停階段后，還包括:
[0042]第二顯示階段:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第二電平，向所述時鐘端輸入第一電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平；
[0043]第三顯示階段:向所述第一輸入端輸入第一電平，向所述第二輸入端輸入第二電平，向所述時鐘端輸入第二電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平；
[0044]第四顯示階段:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第二電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平。
[0045]解決本發(fā)明技術(shù)問題所采用的技術(shù)方案是一種柵極驅(qū)動電路，其包括:
[0046]多個級聯(lián)的上述移位寄存器，
[0047]本發(fā)明的移位寄存器中包括保持單元，當移位寄存器暫停工作時，若其第一節(jié)點應(yīng)保持第一電平，則保持單元可不斷向第一節(jié)點輸送第一電平的信號，從而避免第一節(jié)點的電平因漏電流等變化，保證暫停后移位寄存器可正常工作，不對顯示造成影響。
【附圖說明】
[0048]圖1為現(xiàn)有的一種移位寄存器的電路圖；
[0049]圖2為現(xiàn)有的一種移位寄存器進行暫停時的驅(qū)動時序圖；
[0050]圖3為本發(fā)明的實施例的一種移位寄存器的電路圖；
[0051 ]圖4為本發(fā)明的實施例的一種移位寄存器的驅(qū)動時序圖；
[0052]圖5為現(xiàn)有的和本發(fā)明的移位寄存器不進行暫停時部分位置的電平模擬圖；
[0053]圖6為現(xiàn)有的和本發(fā)明的移位寄存器進行暫停時第一節(jié)點的電平模擬圖；
[0054]圖7為本發(fā)明的實施例的柵極驅(qū)動電路的組成示意框圖；
[0055]其中，附圖標記為:1、保持單元;Ml、第一晶體管;M2、第二晶體管;M3、第三晶體管；M4、第四晶體管;M5、第五晶體管;M6、第六晶體管;M7、第七晶體管;M8、第八晶體管;M9、第九晶體管;MlO、第十晶體管;Ml 1、第^^一晶體管;Ml 2、第十二晶體管;C、電容;VDS、第一電壓端;VSD、第二電壓端;VSS、第三電壓端;GCL、第一暫停端;GCH、第二暫停端;OUTPUT、輸出端；INPUTl、第一輸入端；INPUT2、第二輸入端;CLK、時鐘端;PU、第一節(jié)點;PD、第二節(jié)點。
【具體實施方式】
[0056]為使本領(lǐng)域技術(shù)人員更好地理解本發(fā)明的技術(shù)方案，下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進一步詳細描述。
[0057]實施例1:
[0058]如圖3至圖7所示，本實施例提供一種移位寄存器，其包括電容C、第一暫停端GCL，電容C的第一極連接第一節(jié)點HJ，第一暫停端GCL用于輸入第一暫停信號以使移位寄存器暫停工作，且移位寄存器還包括:
[0059]保持單元I，與第一節(jié)點PU和第一暫停端GCL相連，用于在第一暫停端GCL輸入第一暫停信號且第一節(jié)點PU為第一電平時，向第一節(jié)點PU輸入第一電平。
[0060]本實施例的移位寄存器中包括保持單元I，當移位寄存器暫停工作時，若其第一節(jié)點PU應(yīng)保持第一電平，則保持單元I可不斷向第一節(jié)點PU輸送第一電平的信號，從而避免第一節(jié)點PU的電平因漏電流等變化，保證暫停后移位寄存器可正常工作，不對顯示造成影響。
[0061]優(yōu)選的，第一暫停信號為第一電平;保持單元I用于在第一暫停端GCL輸入第一暫停信號且第一節(jié)點PU為第一電平時，將第一暫停端GCL與第一節(jié)點PU導(dǎo)通。
[0062]也就是說，若在暫停時，第一暫停端GCL接入的信號就是第一電平，則保持單元I只要將第一暫停端GCL與第一節(jié)點PU導(dǎo)通，把暫停信號直接引入第一節(jié)點PU即可實現(xiàn)保持第一節(jié)點PU為第一電平的目的。
[0063]更優(yōu)選的，保持單元I包括:
[0064]第^^一晶體管Mll，其第一極連接第一暫停端GCL，第二極連接第一節(jié)點PU;
[0065]第十二晶體管M12，其第一極連接第一暫停端GCL，第二極連接第^^一晶體管MlI的柵極，柵極連接第一節(jié)點PU ；
[0066]第^一晶體管MlI與第十二晶體管M12均在柵極為第一電平時導(dǎo)通。
[0067]也就是說，如圖3所示，保持單元I可由兩個晶體管組成，其中第十二晶體管M12的柵極連接第一節(jié)點PU，故當?shù)谝还?jié)點HJ為第一電平時其導(dǎo)通，將第一暫停端GCL的信號導(dǎo)入第十一晶體管Mll的柵極連，若此時第一暫停端GCL輸入第一電平(即暫停信號)，則第十一晶體管Mll也導(dǎo)通，從而可將第一電平(暫停信號)輸入到第一節(jié)點PU;而若第一暫停端GCL輸入的不是第一電平(即此時不是暫停狀態(tài))，或者第一節(jié)點PU不是第一電平(即該級移位寄存器不用保持第一節(jié)點HJ的電平)，則第一暫停端GCL的信號均不能輸入到第一節(jié)點PU。
[0068]可見，以上保持單元I可確保只有在第一節(jié)點PU和第一暫停端GCL的信號均為第一電平時才對第一節(jié)點PU進行補償，從而保證在暫停階段中第一節(jié)點PU的電平不變，避免其對暫停結(jié)束后的顯示造成不良影響；而且，該保持單元I僅包括兩個晶體管，也不需要增加額外的控制線，因此結(jié)構(gòu)簡單，可靠性好。
[0069]當然，以上的保持單元I并不限于用在圖3的移位寄存器中，其也可直接加在其他一種的移位寄存器的第一節(jié)點PU處。
[0070]當然，保持單元I的具體形式也并不限于此，只要其能確保在第一暫停端GCL輸入暫停信號(即移位寄存器暫停工作)且第一節(jié)點HJ為第一電平時，能向第一節(jié)點PU輸入第一電平即可。
[0071 ]優(yōu)選的，下面對移位寄存器的具體結(jié)構(gòu)進行介紹，該移位寄存器包括:
[0072]第一節(jié)點模塊，用于根據(jù)第一輸入端INPUTl、第二輸入端INPUT2、第二節(jié)點H)的信號將第一電壓端VDS、第二電壓端VSD、第三電壓端VSS的信號傳輸至第一節(jié)點PU;
[0073]第二節(jié)點模塊，用于根據(jù)第一節(jié)點PU、第二暫停端GCH的信號將第二暫停端GCH、第三電壓端VSS的信號傳輸至第二節(jié)點ro;
[0074]輸出模塊，用于根據(jù)第一節(jié)點PU、第二節(jié)點ro的信號將時鐘端CLK、第三電壓端VSS的信號傳輸至輸出端OUTPUT;
[0075]暫停模塊，用于根據(jù)第一暫停端GCL的信號將第三電壓端VSS的信號傳輸至輸出端OUTPUT。
[0076]更優(yōu)選的，第一節(jié)點模塊包括第八晶體管M8、第九晶體管M9、第十晶體管M10;第二節(jié)點模塊包括第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7;輸出模塊包括第二晶體管M2、第三晶體管M3;暫停模塊包括第一晶體管Ml;其中，
[0077]第一晶體管Ml的第一極連接輸出端OUTPUT，第二極連接第三電壓端VSS，柵極連接第一暫停端GCL;
[0078]第二晶體管M2的第一極連接時鐘端CLK，第二極連接輸出端OUTPUT，柵極連接第一節(jié)點HJ;
[0079]第三晶體管M3的第一極連接輸出端OUTPUT，第二極連接第三電壓端VSS，柵極連接第二節(jié)點ro;
[0080]第四晶體管M4的第一極連接第五晶體管M5的第二極，第二極連接第三電壓端VSS，柵極連接第一節(jié)點PU ；
[0081 ]第五晶體管M5的第一極和柵極連接第二暫停端GCH;
[0082]第六晶體管M6的第一極連接第二節(jié)點H)，第二極連接第三電壓端VSS，柵極連接第一節(jié)點HJ;
[0083]第七晶體管M7的第一極連接第二暫停端GCH，第二極連接第二節(jié)點H)，柵極連接第五晶體管M5的第二極；
[0084]第八晶體管M8的第一極連接第一電壓端VDS，第二極連接第一節(jié)點PU，柵極連接第一輸入端INPUTl ；
[0085]第九晶體管M9的第一極連接第一節(jié)點PU，第二極連接第二電壓端VSD，柵極連接第二輸入端INPUT2;
[0086]第十晶體管MlO的第一極連接第一節(jié)點PU，第二極連接第三電壓端VSS，柵極連接第二節(jié)點ro;
[0087]電容C的第二極連接輸出端OUTPUT。
[0088]可見，根據(jù)以上的移位寄存器具體結(jié)構(gòu)，第一節(jié)點PU也就是上拉節(jié)點，而保持單元I用于使第一節(jié)點PU保持能使各晶體管導(dǎo)通的電平。但應(yīng)當理解，以上形式并不是對本發(fā)明的限定，例如:保持單元I也可用于其他結(jié)構(gòu)的移位寄存器中，保持單元I也可用于保持其他節(jié)點的電平，保持單元I也可用于保持能使各晶體管關(guān)斷的電平等。
[0089]優(yōu)選的，作為本實施例的一種方式，以上晶體管(包括第十一晶體管Mll和第十二晶體管M12)均為N型晶體管，即各晶體管均在柵極為高電平時導(dǎo)通，柵極為低電平時關(guān)斷；相應(yīng)的，此時第一電平為高電平，第二電平為低電平。
[0090]或者，作為本實施例的另一種方式，以上晶體管(包括第十一晶體管Mll和第十二晶體管M12)也可均為P型晶體管，相應(yīng)的，此時第一電平為低電平，第二電平為高電平。
[0091 ]本實施例還提供一種移位寄存器的驅(qū)動方法，其包括:
[0092]暫停階段:向第一暫停端GCL輸入第一暫停信號，以使移位寄存器暫停工作，若此時第一節(jié)點HJ為第一電平，則保持單元I向第一節(jié)點PU輸入第一電平。
[0093]也就是說，對于以上的移位寄存器，當其要進入暫停階段時，可按照正常方式向其輸入暫停信號，由于保持單元I的作用，對于此時第一節(jié)點PU為第一電平的移位寄存器，保持單元I會向第一節(jié)點PU輸入第一電平，以保持其電平不變。
[0094]具體的，下面以晶體管均為N型、第一電平為高電平、第二電平為低電平的移位寄存器為例，對其驅(qū)動方法進行詳細介紹。
[0095]其中，由以上移位寄存器構(gòu)成的柵極驅(qū)動電路可實現(xiàn)雙向驅(qū)動，即其可按照第η條，第η+1條、第η+2條柵線的順序輸出導(dǎo)通信號(正向掃描)，也可按照第η條，第η-1條、第η-2條柵線的順序輸出導(dǎo)通信號(反向掃描)。
[0096]如圖4所示，當正向掃描時，需要持續(xù)向第三電壓端VSS輸入低電平，向第一電壓端VDS輸入高電平，向第二電壓端VSD輸入低電平;而移位寄存器的驅(qū)動方法具體包括:
[0097]S01、第一顯示階段(充電階段):向第一輸入端INPUTl輸入高電平，向第二輸入端INPUT2輸入低電平，向時鐘端CLK輸入低電平，向第一暫停端GCL輸入低電平，向第二暫停端GCH輸入高電平。
[0098]本階段中，第一輸入端INPUTl (連接上一級移位寄存器的輸出端OUTPUT)輸入高電平，從而第八晶體管M8導(dǎo)通，將第一電壓端VDS的高電平引入第一節(jié)點PU。進而，第二晶體管M2導(dǎo)通，將時鐘端CLK的低電平引入輸出端OUTPUT，移位寄存器輸出低電平。
[0099]S02、暫停階段(如觸控階段):向第一輸入端INPUTl輸入低電平，向第二輸入端INPUT2輸入低電平，向時鐘端CLK輸入低電平，向第一暫停端GCL輸入高電平，向第二暫停端GCH輸入低電平。
[0100]當因為一些原因(如要進行觸控)要使各移位寄存器暫停工作時，可使第一暫停端GCL和第二暫停端GCH的電平反轉(zhuǎn)，同時使時鐘端CLK持續(xù)輸入低電平。
[0101]本階段中，對于本移位寄存器(如第η級移位寄存器)，其第一暫停端GCL為高電平，故第三電壓端VSS的低電平經(jīng)第一晶體管Ml傳輸至輸出端OUTPUT，移位寄存器持續(xù)輸出低電平。同時，由于該移位寄存器的第一節(jié)點PU為高電平，從而如前所述，第十二晶體管M12和第i^一晶體管Mll導(dǎo)通，將第一暫停端GCL的高電平引入第一節(jié)點PU，以保持其高電平狀態(tài)。由于此時時鐘端CLK持續(xù)為低電平，故雖然第二晶體管M2導(dǎo)通，但移位寄存器仍可穩(wěn)定的輸出低電平。
[0102 ]當然，以上第一暫停端GCL、第二暫停端GCH的信號是同時提供給柵極驅(qū)動電路中的全部移位寄存器的，故此時所有移位寄存器的第一晶體管Ml均導(dǎo)通，各移位寄存器均可穩(wěn)定輸出低電平。而由于其他級移位寄存器此前不處于第一顯示階段，故暫停階段開始時它們的第一節(jié)點PU均為低電平，故暫停階段中它們的第十二晶體管M12和第十一晶體管Mll關(guān)斷，保持單元I并不起作用，第一節(jié)點PU可保持低電平。
[0103]S03、第二顯示階段(輸出階段):向第一輸入端INPUTl輸入低電平，向第二輸入端INPUT2輸入低電平，向時鐘端CLK輸入高電平，向第一暫停端GCL輸入低電平，向第二暫停端GCH輸入高電平。
[0104]當觸控等操作完成后，暫停階段結(jié)束，第一暫停端GCL和第二暫停端GCH的信號再次反轉(zhuǎn)，而時鐘端CLK則繼續(xù)輸入高電平(在暫停階段前其輸入的是低電平)。
[0105]由于保持單元I的作用，故本階段開始時本級移位寄存器的第一節(jié)點PU可維持足夠高的高電平，以使第二晶體管M2導(dǎo)通，將時鐘端CLK的高電平經(jīng)第二晶體管M2進入輸出端OUTPUT，保證移位寄存器可輸出合格的高電平(導(dǎo)通信號)，使顯示正常進行。當然，此時第一節(jié)點HJ的電平也因電容C的自舉效應(yīng)被進一步抬升。
[0106]而對于其他級的移位寄存器，它們的第一節(jié)點PU—直保持低電平，故本階段中也可自然進入各自后續(xù)的工作狀態(tài)。
[0107]S04、第三顯示階段(重置階段):向第一輸入端INPUTl輸入低電平，向第二輸入端INPUT2輸入高電平，向時鐘端CLK輸入低電平，向第一暫停端GCL輸入低電平，向第二暫停端GCH輸入高電平。
[0108]本階段中，第二輸入端INPUT2(連接下一級移位寄存器的輸出端OUTPUT)輸入高電平，使第二電壓端VSD的低電平經(jīng)第九晶體管M9進入第一節(jié)點PU，將第一節(jié)點PU變?yōu)榈碗娖?，故第二晶體管M2、第四晶體管M4、第六晶體管M6關(guān)斷；進一步的，第二暫停端GCH的高電平使第五晶體管M5、第七晶體管M7依次導(dǎo)通，將高電平信號輸入至第二節(jié)點H)(下拉節(jié)點)，從而第三電壓端VSS的低電平經(jīng)第三晶體管M3引入輸出端OUTPUT，移位寄存器輸出低電平。
[0109]S05、第四顯示階段(保持階段):向第一輸入端INPUTl輸入低電平，向第二輸入端INPUT2輸入低電平，向第一暫停端GCL輸入低電平，向第二暫停端GCH輸入高電平。
[0110]本階段中，第二暫停端GCH持續(xù)向第二節(jié)點PD輸入高電平，故第三電壓端VSS的低電平分別經(jīng)第十晶體管MlO和第三晶體管M3輸出至第一節(jié)點PU和輸出端OUTPUT，移位寄存器持續(xù)輸出低電平。直到下一幀畫面中，本級移位寄存器再次進入第一顯示階段(但該第一階段后可能沒有暫停階段而直接進入第二顯示階段)；或者直到下一個暫停階段來到，移位寄存器再次進入暫停工作的狀態(tài)(當然其在該次暫停中可能處在不同階段，故第一節(jié)點PU不一定為高電平)。
[0111]其中，若是以上移位寄存器進行反向掃描，則在驅(qū)動過程中，應(yīng)持續(xù)向第三電壓端VSS輸入低電平，向第一電壓端VDS輸入低電平，向第二電壓端VSD輸入高電平;且其驅(qū)動方法具體包括:
[0112]S11、第一顯示階段:向第一輸入端INPUTl輸入低電平，向第二輸入端INPUT2(連接下一級移位寄存器的輸出端OUTPUT)輸入高電平，向時鐘端CLK輸入低電平，向第一暫停端GCL輸入低電平，向第二暫停端GCH輸入高電平。
[0113]S12、暫停階段:向第一輸入端INPUTl輸入低電平，向第二輸入端INPUT2輸入低電平，向時鐘端CLK輸入低電平，向第一暫停端GCL輸入高電平，向第二暫停端GCH輸入低電平。
[0114]S13、第二顯示階段:向第一輸入端INPUTl輸入低電平，向第二輸入端INPUT2輸入低電平，向時鐘端CLK輸入高電平，向第一暫停端GCL輸入低電平，向第二暫停端GCH輸入高電平。
[0115]S14、第三顯示階段:向第一輸入端INPUTl(連接上一級移位寄存器的輸出端OUTPUT)輸入高電平，向第二輸入端INPUT2輸入低電平，向時鐘端CLK輸入低電平，向第一暫停端GCL輸入低電平，向第二暫停端GCH輸入高電平。
[0116]S15、第四顯示階段:向第一輸入端INPUTl輸入低電平，向第二輸入端INPUT2輸入低電平，向第一暫停端GCL輸入低電平，向第二暫停端GCH輸入高電平。
[0117]也就是說，在反向掃描時，由于是下一級移位寄存器先輸出高電平(導(dǎo)通信號)，故對每個移位寄存器，都是第二輸入端INPUT2先輸入高電平而第一輸入端INPUTl后輸入高電平。相應(yīng)的，只要將分別受第一輸入端INPUTl和第二輸入端INPUT2控制的第一電壓端VDS和第二電壓端VSD的信號反轉(zhuǎn)(即第一電壓端VDS持續(xù)輸入低電平而第二電壓端VSD持續(xù)輸入高電平)，即可使移位寄存器的其他部分(除第八晶體管M8和第九晶體管M9)按照完全一樣方式工作，在此不再詳細描述。
[0118]當然，雖然以上移位寄存器及其驅(qū)動方法中，是以所有晶體管均為N型晶體管，第一電平為高電平，第二電平為低電平為例進行說明的，但應(yīng)當理解，若是所有晶體管均為P型晶體管，則只要將第一電平設(shè)為低電平，第二電平設(shè)為高電平，即可按照相同的方法實現(xiàn)以上驅(qū)動。其中，由于當晶體管類型和所有信號的電平的狀況均反轉(zhuǎn)時，移位寄存器的實際工作狀態(tài)完全相同，故在此不再對其詳細描述。當然，此時與各柵線相連的晶體管(即顯示區(qū)中的柵極與柵線相連的晶體管)也應(yīng)為P型晶體管，以便它們能以低電平為導(dǎo)通信號。
[0119]其中，還用Gateray軟件對圖1所示的現(xiàn)有移位寄存器和圖3所示的本實施例的移位寄存器的運行狀況進行模擬。
[0120]如圖5所示，在不進行暫停時，現(xiàn)有移位寄存器和本實施例的移位寄存器的第一節(jié)點PU、第二節(jié)點ro、輸出端output的電平狀況幾乎相等，這表明設(shè)置保持單元I不會對移位寄存器本身的運行造成影響。
[0121]如圖6所示，在暫停過程中，本實施例的移位寄存器的第一節(jié)點PU的電平幾乎不降低，而現(xiàn)有移位寄存器的第一節(jié)點PU的電平則降低明顯，這表明，采用以上保持單元I確實可在暫停階段中起到保持第一節(jié)點PU電平的作用。
[0122]實施例2:
[0123]如圖3至圖7所示，本實施例還提供一種柵極驅(qū)動電路，其包括:
[0124]多個級聯(lián)的上述實施例1的移位寄存器。
[0125]也就是說，可將多個移位寄存器依次級聯(lián)，從而構(gòu)成完整的柵極驅(qū)動電路。
[0126]其中，如圖7所示，在由以上移位寄存器構(gòu)成的柵極驅(qū)動電路中，每個移位寄存器的輸出端OUTPUT可連接一條柵線，且同時連接下一級移位寄存器的第一輸入端INPUTl和上一級移位寄存器的第二輸入端INPUT2;當然，第一級移位寄存器的第一輸入端INPUTl和最后一級移位寄存器的第二輸入端INPUT2則可連接單獨的控制線。
[0127]另外，柵極驅(qū)動電路中用于連接時鐘端CLK的時鐘信號線應(yīng)有兩條，分別提供相位相差半個周期的時鐘信號，且任意兩相鄰級移位寄存器的時鐘端CLK應(yīng)分別連接兩不同的時鐘信號線，即任意兩相鄰移位寄存器的時鐘端CLK獲得的信號應(yīng)相差半個周期(因為它們中第一輸入端INPUTl和第一輸入端INPUTl的信號也相差半個周期)。
[0128]當然，針對不同的移位寄存器，其級聯(lián)構(gòu)成柵極驅(qū)動電路的具體方式也可不同，在此不再詳細描述。
[0129]可以理解的是，以上實施方式僅僅是為了說明本發(fā)明的原理而采用的示例性實施方式，然而本發(fā)明并不局限于此。對于本領(lǐng)域內(nèi)的普通技術(shù)人員而言，在不脫離本發(fā)明的精神和實質(zhì)的情況下，可以做出各種變型和改進，這些變型和改進也視為本發(fā)明的保護范圍。
【主權(quán)項】
1.一種移位寄存器，包括電容、第一暫停端，所述電容的第一極連接第一節(jié)點，所述第一暫停端用于輸入第一暫停信號以使移位寄存器暫停工作，其特征在于，所述移位寄存器還包括: 保持單元，與所述第一節(jié)點和第一暫停端相連，用于在所述第一暫停端輸入第一暫停信號且第一節(jié)點為第一電平時，向所述第一節(jié)點輸入第一電平。2.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于， 所述第一暫停信號為第一電平； 所述保持單元用于在所述第一暫停端輸入第一暫停信號且第一節(jié)點為第一電平時，將第一暫停端與第一節(jié)點導(dǎo)通。3.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于，所述保持單元包括: 第十一晶體管，其第一極連接第一暫停端，第二極連接第一節(jié)點； 第十二晶體管，其第一極連接第一暫停端，第二極連接第十一晶體管的柵極，柵極連接第一節(jié)點； 所述第十一晶體管與第十二晶體管均在柵極為第一電平時導(dǎo)通。4.根據(jù)權(quán)利要求3所述的移位寄存器，其特征在于，包括: 第一節(jié)點模塊，用于根據(jù)第一輸入端、第二輸入端、第二節(jié)點的信號將第一電壓端、第二電壓端、第三電壓端的信號傳輸至第一節(jié)點； 第二節(jié)點模塊，用于根據(jù)第一節(jié)點、第二暫停端的信號將第二暫停端、第三電壓端的信號傳輸至第二節(jié)點； 輸出模塊，用于根據(jù)第一節(jié)點、第二節(jié)點的信號將時鐘端、第三電壓端的信號傳輸至輸出立而; 暫停模塊，用于根據(jù)第一暫停端的信號將第三電壓端的信號傳輸至輸出端。5.根據(jù)權(quán)利要求4所述的移位寄存器，其特征在于，所述第一節(jié)點模塊包括第八晶體管、第九晶體管、第十晶體管;第二節(jié)點模塊包括第四晶體管、第五晶體管、第六晶體管、第七晶體管;輸出模塊包括第二晶體管、第三晶體管;所述暫停模塊包括第一晶體管;其中， 所述第一晶體管的第一極連接輸出端，第二極連接第三電壓端，柵極連接第一暫停端； 所述第二晶體管的第一極連接時鐘端，第二極連接輸出端，柵極連接第一節(jié)點； 所述第三晶體管的第一極連接輸出端，第二極連接第三電壓端，柵極連接第二節(jié)點； 所述第四晶體管的第一極連接第五晶體管的第二極，第二極連接第三電壓端，柵極連接第一節(jié)點； 所述第五晶體管的第一極和柵極連接第二暫停端； 所述第六晶體管的第一極連接第二節(jié)點，第二極連接第三電壓端，柵極連接第一節(jié)點；所述第七晶體管的第一極連接第二暫停端，第二極連接第二節(jié)點，柵極連接第五晶體管的第二極； 所述第八晶體管的第一極連接第一電壓端，第二極連接第一節(jié)點，柵極連接第一輸入端； 所述第九晶體管的第一極連接第一節(jié)點，第二極連接第二電壓端，柵極連接第二輸入端； 所述第十晶體管的第一極連接第一節(jié)點，第二極連接第三電壓端，柵極連接第二節(jié)點； 所述電容的第二極連接輸出端。6.根據(jù)權(quán)利要求5所述的移位寄存器，其特征在于， 所有所述晶體管均為N型晶體管，所述第一電平為高電平，第二電平為低電平； 或者， 所有所述晶體管均為P型晶體管，所述第一電平為低電平，第二電平為高電平。7.—種移位寄存器的驅(qū)動方法，所述移位寄存器為權(quán)利要求1至6中任意一項所述的移位寄存器，其特征在于，所述移位寄存器的驅(qū)動方法包括: 暫停階段:向所述第一暫停端輸入第一暫停信號，以使所述移位寄存器暫停工作，若此時所述第一節(jié)點為第一電平，則所述保持單元向第一節(jié)點輸入第一電平。8.根據(jù)權(quán)利要求7所述的移位寄存器的驅(qū)動方法，其特征在于，所述移位寄存器為權(quán)利要求6所述的移位寄存器;在驅(qū)動過程中，持續(xù)向所述第三電壓端輸入第二電平，向所述第一電壓端輸入第一電平，向所述第二電壓端輸入第二電平； 在所述暫停階段前，還包括第一顯示階段:向所述第一輸入端輸入第一電平，向所述第二輸入端輸入第二電平，向所述時鐘端輸入第二電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平； 所述暫停階段具體包括:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第二電平，向所述時鐘端輸入第二電平，向所述第一暫停端輸入第一電平，向所述第二暫停端輸入第二電平； 在所述暫停階段后，還包括: 第二顯示階段:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第二電平，向所述時鐘端輸入第一電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平； 第三顯示階段:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第一電平，向所述時鐘端輸入第二電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平； 第四顯示階段:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第二電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平。9.根據(jù)權(quán)利要求7所述的移位寄存器的驅(qū)動方法，其特征在于，所述移位寄存器為權(quán)利要求6所述的移位寄存器;在驅(qū)動過程中，持續(xù)向所述第三電壓端輸入第二電平，向所述第一電壓端輸入第二電平，向所述第二電壓端輸入第一電平； 在所述暫停階段前，還包括第一顯示階段:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第一電平，向所述時鐘端輸入第二電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平； 所述暫停階段具體包括:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第二電平，向所述時鐘端輸入第二電平，向所述第一暫停端輸入第一電平，向所述第二暫停端輸入第二電平； 在所述暫停階段后，還包括: 第二顯示階段:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第二電平，向所述時鐘端輸入第一電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平； 第三顯示階段:向所述第一輸入端輸入第一電平，向所述第二輸入端輸入第二電平，向所述時鐘端輸入第二電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平； 第四顯示階段:向所述第一輸入端輸入第二電平，向所述第二輸入端輸入第二電平，向所述第一暫停端輸入第二電平，向所述第二暫停端輸入第一電平。10.一種柵極驅(qū)動電路，其特征在于，包括: 多個級聯(lián)的移位寄存器，所述移位寄存器為權(quán)利要求1至6中任意一項所述的移位寄存器。
【文檔編號】G11C19/28GK105931602SQ201610513719
【公開日】2016年9月7日
【申請日】2016年6月30日
【發(fā)明人】龍躍, 黃煒赟, 王楊
【申請人】京東方科技集團股份有限公司, 成都京東方光電科技有限公司